KR100269505B1 - 반도체 기억 장치 - Google Patents

Abstract

마스크 ROM의 에러 데이터를 정정하고, 정정한 데이터를 또 리라이트하기 위해, 소거 리라이트 가능한 메모리 셀을 탑재하면, 제조 프로세스가 복잡하게 된다.

마스크 ROM으로 되는 본체 메모리 어레이에 1층 EPROM으로 이루어진 데이터 기억용 EPROM 셀 어레이(5) 및 어드레스 기억용 EPROM 셀 어레이(9), 어드레스 검지 회로(31), 우선 순위 회로(32)를 마련한다.

Description

반도체 기억 장치

본 발명은 마스크 ROM과 리라이트 가능한 PROM을 갖는 반도체 기억 장치에 관한 것으로, 특히 PROM에 라이트된 데이터를 외관상 소거하고 리라이트가능하게 하는 반도체 기억 장치에 관한 것이다.

종래의 마스크 ROM에서는 마스크 ROM의 제조중에 데이터가 라이트되고, 제조후에 사용자가 데이터를 리라이트할 수 없다.

종래의 마스크 ROM에서는 사용자가 마스크 ROM을 구입한 후, 사용자측의 프로그램의 버그 등에 의한 데이터의 에러가 발견되었을 때는 이 마스크 ROM은 폐기해야 한다.

그러나, 이 데이터의 에러는 수 비트 정도인 일이 많고, 이 수 비트의 잘못된 데이터를 리라이트할 수 있으면, 이 마스크 ROM을 폐기하지 않고 사용하는 것이 가능하게 된다.

그 때문에, 종래부터 일본국 특허 평성7-320182호에 개시된 바와 같이, 칩 상에 마스크 ROM 외에 사용자가 데이터를 라이트할 수 있는 메모리 셀을 마련하고, 마스크 ROM에 있어서의 수 비트의 버그를 구제하는 것이 고려되고 있다.

이 경우, 수정한 데이터를 그 메모리 셀이 라이트한 후에, 다시 같은 어드레스의 데이터를 리라이트할 필요가 생기는 일이 있다. 따라서, 구제용 메모리 셀은 소거가능한 셀인 것이 바람직하다.

그러나, 소거가능한 셀의 제조 공정은 마스크 ROM보다 복잡하므로, 제조 코스트가 상승하여 버린다.

본 발명은 상기 문제를 감안해서 이루어진 것으로, 마스크 ROM과 동일 제조 공정에 의해 제조할 수 있는 메모리 셀을 사용하여, 동일한 어드레스의 데이터를 2번이상 리라이트하는 것을 목적으로 한다.

도 1은 본 발명의 실시예의 일부를 도시한 도면.

도 2는 본 발명의 실시예의 플로우플랜을 도시한 도면.

도 3은 본 발명의 반도체 기억 장치의 일부를 도시한 평면도.

도 4는 도 3의 IV-IV선에 따른 단면도.

도 5는 도 3의 V-V선에 따른 단면도.

도 6은 도 3의 1층 EPROM의 등가회로를 도시한 도면.

도 7은 본 발명의 반도체 기억 장치의 데이터 기억용 EPROM 셀 어레이와 칼럼 디코더를 도시한 회로도.

도 8은 본 발명의 반도체 기억 장치의 프리디코더의 동작을 도시한 도면.

도 9는 본 발명의 반도체 기억 장치의 어드레스 기억용 EPROM 셀 어레이를 도시한 회로도.

도 10은 본 발명의 반도체 기억 장치의 어드레스 검지 회로와 우선 순위 회로를 도시한 회로도.

도 11은 본 발명의 실시예의 동작을 설명하는 도면.

도 12는 본 발명의 실시예의 동작을 설명하는 도면.

도 13은 본 발명의 반도체 기억 장치의 제2 우선 순위 회로를 도시한 회로도.

도 14는 본 발명의 반도체 기억 장치의 디스인에이블 회로를 도시한 회로도.

도 15는 본 발명의 반도체 기억 장치의 자동 뱅크 지정 회로를 도시한 회로도.

도 16은 본 발명의 제2 실시예를 도신한 것으로 전체적인 구성도.

도 17은 도 16에 도시한 MROM의 구성을 도시한 도면.

도 18은 도 17의 1블럭의 구성을 도시한 도면.

도 19의 (a)는 도 18에 도시한 1뱅크의 회로 구성을 도시한 도면.

도 19의 (b)는 도 19의 (a)에 도시한 워드선의 논리를 도시한 도면.

도 20은 도 16에 도시한 OTP 어드레스 기억용 EPROM 셀, R/D 어드레스 기억용 EPROM 셀을 도시한 회로도.

도 21은 도 20의 동작을 설명하기 위한 도면.

도 22는 도 16에 도시한 어드레스 검지 회로를 도시한 회로도.

도 23은 도 20 내지 도 22의 동작을 설명하기 위해 도시한 회로도.

도 24는 도 16에 도시한 OTP 우선 회로를 도시한 회로도.

도 25는 도 16에 도시한 R/D 인에이블 회로를 도시한 회로도.

도 26은 도 16에 도시한 OTPEPROM 셀 어레이, R/DEPROM 셀 어레이를 도시한 회로도.

도 27은 도 16에 도시한 R/D 로우 디코더를 도시한 회로 구성도.

도 28은 도 27에 도시한 레벨 시프트 회로를 도시한 회로 구성도.

도 29는 OTPEROM 셀 어레이, R/DEPROM 셀 어레이의 라이트 동작을 설명하기 위한 흐름도.

도 30은 각 핀과 각 동작 모드의 관계를 도시한 도면.

도 31은 라이트 모드 검출 회로를 도시한 회로도.

도 32는 도 31에 도시한 고전압 검출 회로를 도시한 회로도.

도 33은 도 16에 도시한 라이트 부하 회로를 도시한 회로도.

도 34는 어드레스 라이트 동작을 도시한 타이밍챠트.

도 35는 데이터 라이트 동작을 도시한 타이밍챠트.

도 36은 어드레스 베리파이 동작을 도시한 타이밍챠트.

도 37은 데이터 베리파이 동작을 도시한 타이밍챠트.

＜도면의 주요 부분에 대한 부호의 설명＞

1A, 1B : 본체 메모리 셀 어레이

2 : 로우 디코더

3A, 3B : 칼럼 디코더

4A, 4B : 센스 앰프

5, 5A, 5B : 데이터 기억용 EPROM 셀 어레이

7, 7A, 7B : 칼럼 디코더

8, 8A, 8B : 센스 앰프

9 : 어드레스 기억용 EPROM 셀 어레이

10 : 논리 회로

11A, 11B : 패드

31 : 어드레스 검지 회로

32 : 우선 순위 회로

33 : 프리디코더

34 : 우선 순위 회로

35 : 디스인에이블 회로

51, 52 : MROM 셀 어레이

61, 62 : OTPEPROM 셀 어레이

63, 64 : R/DEPROM 셀 어레이

65, 66 : R/D 로우 디코더

67, 68 : R/D 칼럼 디코더

69 : OTP, R/D 프리디코더

70 : OTP 어드레스 기억용 EPROM 셀

71 : R/D 어드레스 기억용 EPROM 셀

72 : 라이트 부하 회로

73, 74 : 어드레스 검지 회로

75 : OTP 우선 회로

76 : R/D 인에이블 회로

77, 78 : R/D 센스 앰프

79, 80 : 전환 회로

84 : 데이터 라이트용 디코더

상기 목적을 달성하기 위해, 본 발명의 반도체 기억 장치는 마스크 ROM 셀 어레이와, 마스크 ROM 셀 어레이의 에러 데이터에 대응하는 어드레스의 일부를 기억하는 제1 PROM 셀 어레이와, 제1 PROM 셀 어레이에 기억되는 어드레스의 일부에 대응하는 하나이상의 데이터군(뱅크)을 기억하는 제2 PROM 셀 어레이와, 외부에서 입력된 어드레스 신호가 제1 PROM 셀 어레이에 기억되는 어드레스와 일치하는가 않는가를 검출하고, 일치한 경우에는 제2 PROM 셀 어레이에서 대응하는 하나이상의 데이터군(뱅크)을 리드하는 데이터 리드 수단을 갖고, 제1 PROM 셀 어레이에 일치하는 어드레스가 2이상 기억되어 있던 경우에는 대응하는 하나이상의 데이터군(뱅크)을 선택하여 리드한다.

또한, 본 발명은 마스크 ROM 셀 어레이와, 이 마스크 ROM 셀 어레이에 기억된 데이터를 리드하는 제1 리드 수단과, 상기 마스크 ROM 셀 어레이의 에러 데이터에 대응하는 어드레스의 일부를 기억하는 제1 PROM 셀 어레이와, 상기 마스크 ROM 셀 어레이의 불량 셀에 대응하는 어드레스의 일부를 기억하는 제2 PROM 셀 어레이와, 상기 제1 PROM 셀 어레이에 기억되는 어드레스의 일부에 대응하는 하나이상의 데이터군을 기억하는 제3 PROM 셀 어레이와, 상기 제2 PROM 셀 어레이에 기억되는 어드레스의 일부에 대응하는 하나이상의 데이터군을 기억하는 제4 PROM 셀 어레이와, 외부에서 입력된 어드레스 신호가 상기 제1 PROM 셀 어레이에 기억되는 어드레스와 일치하는가 않는가를 검지하는 제1 어드레스 검지 수단과, 외부에서 입력된 어드레스 신호가 상기 제2 PROM 셀 어레이에 기억되는 어드레스와 일치하는 가 않는가를 검지하는 제2 어드레스 검지 수단과, 상기 제2 어드레스 검지 수단이 상기 제4PROM 셀 어레이에 대응하는 어드레스를 검지한 경우, 어드레스에 따라 상기 제4 PROM 셀 어레이를 선택하기 위한 신호를 출력하는 선택 수단과, 상기 제1 어드레스 검지 수단이 상기 제3 PROM 셀 어레이에 대응하는 어드레스를 검지한 경우, 어드레스에 따라 상기 제3 PROM 셀 어레이를 선택하기 위한 신호를 출력함과 동시에 상기 선택 수단을 비선택 상태로 하는 우선 수단과, 상기 제3 PROM 셀 어레이에서 대응하는 하나이상의 데이터군을 리드하는 제2 리드 수단을 갖고 있다.

이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.

도 2는 본 발명의 실시예의 플로우플랜을 도시한 것이다. 이하, 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략한다.

도 2에 도시한 바와 같이, 반도체 칩(12) 상에 마스크 ROM으로 구성되는 본체 메모리 셀 어레이(1A, 1B)가 마련되어 있다. 로우 디코더(2)는 본체 메모리 셀 어레이(1A, 1B) 사이에 배치되고, 이 2개의 본 메모리 셀 어레이에 의해 공용된다. 칼럼 디코더(3A, 3B)는 각각 본체 메모리 셀 어레이(1A, 1B)에 인접하여 배치되어 있다. 또한, 본체용 센스 앰프(4A, 4B)는 각각 칼럼 디코더(3A, 3B)에 인접하여 배치되어 있다.

또한, 반도체 칩(12) 상에는 전기적으로 데이터를 리라이트할 수 있는 EPROM에 의해 구성되는 데이터 기억용 EPROM 메모리 어레이(5A, 5B)가 마련되어 있다. 칼럼 디코더(7A, 7B)는 각각 데이터용 EPROM 셀 어레이(5A, 5B)에 인접하여 배치되어 있다. 상기 데이터 기억용 EPROM 셀 어레이(5A, 5B)에는 사용자에 의해 데이터가 라이트된다.

또한, 데이터 기억용 EPROM 셀 어레이(5A, 5B) 사이에 어드레스 기억용 EPROM 셀 어레이(9)가 배치되어 있다. 논리 회로(10)는 어드레스 기억용 EPROM 셀 어레이(9)에 인접하여 배치되어 있다.

또한, 패드(11A, 11B)는 반도체 칩(12)가 서로 대향하는 2개의 둘레부에 각각 배치되어 있다.

도 3은 도 2에 도시한 실시예에 사용되는 1층 EPROM을 도시한 평면도이다. 도 4는 도 3의 IV-IV선에 따른 단면도이고, 도 5는 도 3의 V-V선에 따른 단면도이다. 도 6은 1층 EPROM의 등가 회로도를 도시하고 있다.

또한, 도 3에 있어서, 사선부는 일반적으로 SDG(소스, 드레인, 게이트) 영역이라고 하고, 그 영역에 소스·드레인 영역이나 게이트 전극이 형성된다.

반도체 기판(20) 상에는 필드 산화막(21)이 형성되어 있다. 반도체 기판(20) 중에는 워드선(제어 게이트)(22)이 형성되어 있다. 워드선은 확산층으로 구성된다.

워드선(22) 상에는 복수의 플로팅 게이트(floating gate)(23)가 배치되어 있다. 플로팅 게이트(23)는 예를 들면, WSi로 구성된다.

플로팅 게이트(23)의 일부의 바로 아래의 반도체 기판(20)내에는 트랜지스터의 채널이 형성되어 있다. 그 채널 양단의 반도체 기판(20)내에는 소스·드레인 영역(24A, 24B)이 형성되어 있다. 소스·드레인 영역(24A, 24B)은 확산층으로 구성되어 있다.

소스·드레인 영역(24A, 24B)은 비트선(25)에 접속되어 있다.

또한, 서로 인접하는 1층 EPROM M1, M2는 소스·드레인 영역(24A, 24B)을 공유하고 있다.

이 1층 EPROM을 마스크 ROM에 부가하여 마련하는 경우, 1층 EPROM의 워드선이나 소스·드레인 영역과 마스크 ROM의 소스·드레인 영역은 동시에 형성할 수 있고, 1층 EPROM의 플로팅 게이트와 마스크 ROM의 게이트를 동시에 형성할 수 있다. 그 때문에, 제조 공정수가 증가하지 않고, 코스트는 상승하지 않는다.

이하, 이 1층 EPROM 셀에 데이터를 라이트할 때의 동작을 설명한다.

먼저, 데이터를 라이트하고 싶은 셀의 제어 게이트에 고전위 VPP를 공급한다. 제어 게이트에 고전위가 공급되고 있으므로, 플로팅 게이트의 전위도 상승한다.

다음에, 셀의 소스를 접지하고, 드레인에 고전위 VPP를 공급한다. 그 결과, 셀의 소스·드레인 영역 사이에 핫 일렉트론(hot electron)이 발생하고, 플로팅 게이트에 전자가 주입된다. 그 때문에, 트랜지스터의 스레쉬홀드 전압이 상승한다.

또한, 드레인에 고전위 VPP를 인가하면, 핫 일렉트론은 발생하지 않는다. 그러나, 이 경우, 플로팅 게이트에 전자는 주입되지 않고, 트랜지스터의 스레쉬홀드 전압은 변화하지 않는다.

다음에 이 EPROM 셀에서 데이터를 리드할 때의 동작을 설명한다.

먼저, 데이터를 리드하고 싶은 셀의 제어 게이트에 통상의 전원전위 VDD를 공급하고, 소스에 예를 들면 1V를 인가한다. 셀의 플로팅 게이트에 전자가 주입되고 있는 경우는 스레쉬홀드 전압이 높으므로, 소스·드레인 사이에 전류는 흐르지 않는다. 한편, 셀의 플로팅 게이트에 전자가 주입되고 있지 않을 때는 스레쉬홀드 전압이 낮으므로, 소스·드레인 사이에 전류가 흐른다. 이와 같이, 전류가 흐르는가 아닌가를 검출하는 것에 의해, 셀에 기억되어 있는 데이터를 알 수 있다.

도 1은 본 발명의 실시예의 블록도를 도시한다. 이 블록도는 도 2에 도시한 본 발명의 반도체 기억 장치의 플로우플랜에 있어서의 데이터 기억용 EPROM 셀 어레이(5), 어드레스 기억용 EPROM 셀 어레이(9), 칼럼 디코더(7), 센스 앰프(8) 및 논리 회로(10)에 의해 상세히 도시한 것이다. 도 1에 도시한 어드레스 검지 회로(31), 우선 순위 회로(32) 및 프리디코더(33)는 도 2에 도시한 플로우플랜에서는 논리 회로(10)에 마련되어 있다.

외부에서 패드를 거쳐 공급되는 어드레스 신호는 칼럼 디코더(7), 프리디코더(33)와 도 2에 도시한 본체 메모리 셀 어레이용 로우 디코더(2), 칼럼 디코더(3A, 3B)에 공급된다.

프리디코더(33)는 입력된 어드레스 신호에 따라 신호 ψ1∼ψ4, R1∼R4를 생성하고, 그 신호를 어드레스 기억용 EPROM 셀 어레이(9)에 공급한다.

어드레스 기억용 EPROM 셀 어레이(9)는 본체 메모리 셀 어레이내의 에러 데이터의 어드레스의 적어도 일부를 기억한다.

어드레스 검지 회로(31)는 어드레스 기억용 EPROM 셀 어레이(9)에 기억된 어드레스와 어드레스 신호가 일치하는가 않는가를 검지하고, 신호 OHIT1∼OHIT4, 신호 OTPMODE(OTP : One Time Program)을 출력한다. 반도체 기억 장치의 예를들면 도시하지 않은 출력 회로는 신호 OTPMODE에 따라 본체 메모리 셀 어레이가 기억하는 데이터 또는 데이터 기억용 EPROM 셀 어레이(5)를 외부로 출력한다.

우선 순위 회로(32)는 신호 OHIT1∼OHIT4 중에서 우선되는 신호를 하나 선택하고, 데이터 기억용 EPROM 셀 어레이(5)에 신호 OTP1∼OTP4를 공급한다.

데이터 기억용 EPROM 셀 어레이(5)는 본체 메모리 셀 어레이 내의 에러 데이터를 정정한 데이터를 기억한다.

칼럼 디코더(7)는 어드레스 신호에 따라 데이터 기억용 EPROM 셀 어레이의 칼럼선을 선택하고, 그 데이터를 리드하여 센스 앰프(8)로 출력한다.

센스 앰프(8)는 도시하지 않은 출력 회로를 거쳐 리드한 데이터를 외부로 출력한다.

도 7은 도 1에 도시한 실시예에 사용되는 데이터 기억용 EPROM 셀 어레이(5)와 칼럼 디코더(7)의 회로예를 도시한다.

본 실시예에서는 어드레스 신호의 2비트 A0, A1을 하나의 단위로 하고, 그 단위마다 본체 메모리 셀 어레이의 데이터를 치환한다.

칼럼 디코더(7)의 입력 단자에는 어드레스 신호 A0, A1, 제어 신호 C1, C2가 공급된다. 칼럼 디코더의 4개의 출력 단자는 데이터 기억용 EPROM 셀 어레이(5)의 칼럼선 COL1∼COL4에 각각 접속된다. 또한, 칼럼 디코더는 고전위 VPP가 공급되는 단자와 센스 앰프의 입력 단자와 접속된 단자를 갖는다.

칼럼 디코더(7)는 어드레스 신호 A0, A1에 따라 칼럼선 COL1∼COL4중 어느 하나를 선택하고, 그 칼럼선을 제어 신호 C1, C2에 따라 데이터 라이트시는 고전위 VPP에 접속하고, 데이터 리드시는 센스 앰프의 입력 단자에 접속한다.

데이터 기억용 EPROM 셀 어레이(5)는 4개의 1층 EPROM 셀로 이루어진 예를 들면 4개의 메모리 뱅크 DBK1∼DBK4를 갖는다. 각 메모리 뱅크에 있어서, 제1 내지 제4 1층 EPROM의 드레인은 각각 칼럼 라인 COL1∼COL4에 접속되고, 소스는 모두 접지되어 있다. 예를 들면, 메모리 뱅크 DBK1은 1층 EPROM 셀 MD11∼MD14로 구성되고, EPRO0M 셀 M11∼M14의 드레인은 각각 칼럼 라인 COL1∼COL4에 접속된다. 또한, 동일 메모리 뱅크의 1층 EPROM의 제어 게이트는 동일 워드선에 접속되어 있다. 메모리 뱅크 DBK1∼DBK4의 공통 워드선에는 각각 신호OTP1∼OTP4가 공급된다.

도 8은 도 1에 도시한 실시예에 사용되는 프리디코더(33)의 동작을 설명하는 도면이다.

프리디코더(33)의 입력 단자에는 어드레스 신호중의 예를 들면 A2, A3, A4, A5가 공급된다. 또한, 프리디코더(33)는 어드레스 신호 A2∼A5에 따라, 8비트 신호ψ1∼ψ4, R1∼R4를 출력한다.

도 8의 (a) 및 도 8의 (b)는 신호ψ1∼ψ4, R1∼R4와 신호 A2∼A5의 관계를 도시한다. 신호Z는 신호 X와 신호 Y의 논리합으로 되어 있다. 예를 들면, 신호ψ1은 /A2와 /A3의 논리합이다. 이하, /는 반전 신호를 나타내는 것으로 한다.

도 8에서 알 수 있듯이, 프리디코더(33)의 출력 신호 신호ψ1∼ψ4 중 항상 하나만 하이 레벨이고, 나머지 신호는 로우 레벨로 되고, 출력 신호 R1∼R4 중 항상 하나만 하이 레벨이고 나머지 신호는 로우 레벨로 된다. 예를 들면, 신호 A2∼A5가 모두 로우 레벨일 때는 신호 신호ψ1과 신호 R1이 하이 레벨로 되고, 신호ψ2∼ψ4, R2∼R4가 로우 레벨로 된다.

또한, 프리디코더의 동작 논리는 도 8에 도시한 논리에 한정되는 것은 아니다.

도 9는 도 1에 도시한 실시예에 사용되는 어드레스 기억용 EPROM 셀 어레이의 회로예를 도시한다.

어드레스 기억용 EPROM 셀 어레이(9)는 데이터 기억용 EPROM 셀 어레이(5)의 메모리 뱅크수와 같은 수의 메모리 뱅크로 구성된다. 각 메모리 뱅크는 프리디코더(33)의 출력 신호의 수와 동일한 수의 1층 EPROM으로 구성된다. 상술한 예에 대응시키면, 어드레스 기억용 EPROM 셀 어레이(9)는 8개의 1층 EPROM으로 구성되는 4개의 메모리 뱅크 ABK1∼ABK4를 갖는다.

각 메모리 뱅크에 있어서, 8개의 1층 EPROM의 제어 게이트에는 각각 신호ψ1∼ψ4, R1∼R4가 공급되고, 소스는 모두 접지되어 있다.

예를 들면, 메모리 뱅크 ABK1은 8개의 1층 EPROM 셀 MA11∼MA18로 구성되고, EPROM 셀 MA11∼MA18의 제어 게이트에는 각각 신호ψ1∼ψ4, R1∼R4가 공급된다. 또한, 각 메모리 뱅크의 8개의 1층 EPROM 셀의 드레인은 공통의 드레인선에 접속되어 있다. 메모리 뱅크 ABK1∼ABK4의 그의 공통으로 접속된 드레인선을 각각 MOH1T1∼MOH1T4라고 한다.

공통의 드레인선 MOH1T1∼MOHIT4은 각각 트랜지스터 Q1∼Q4의 소스에 접속된다. 트랜지스터 Q1∼Q4의 게이트에는 제어 신호 C11∼C14가 공급된다. 트랜지스터 Q1∼Q4의 드레인은 트랜지스터 Q5의 소스에 접속된다. 트랜지스터 Q5의 드레인에는 어드레스 라이트시에 고전위 VPP가 공급되고, 트랜지스터 Q5의 게이트에는 제어 신호 C15가 공급된다.

또한, 이하 n을 1부터 4까지의 자연수로 하여, 데이터 기억용 EPROM 셀 어레이(5)의 메모리 뱅크 DBKn과 어드레스 기억용 EPROM 셀 어레의 메모리 뱅크 ABKn을 합쳐서 뱅크 n으로 부르는 것으로 한다.

도 10은 도 1에 도시한 실시예에 사용되는 어드레스 검지 회로(31)와 우선 순위 회로(32)의 회로예를 도시한다.

어드레스 검지 회로(31)에 있어서, 트랜지스터 Q21∼Q24의 전류 경로의 한쪽끝은 도 9에 도시한 어드레스 기억용 EPROM 셀 어레이의 공통 드레인선 MOHIT1∼MOHIT4에 각각 접속되어 있다. 트랜지스터 Q21∼Q24의 게이트에는 제어 신호 C21가 공급된다. 트랜지스터 Q21∼Q24의 전류 경로의 다른쪽끝은 각각 트랜지스터 Q25∼Q28의 소스에 접속된다. 트랜지스터 Q25∼Q28의 드레인에는 모두 전원 전위 VDD가 공급되고, 게이트에는 모두 제어 신호 C22가 공급된다. 통상, 제어 신호 C21, C22는 중간 전위에 있다.

또한, 트랜지스터 Q21∼Q24의 전류 경로의 다른쪽끝은 각각 예를 들면, 2단 인버터의 입력 단자에 접속되고, 이 2단 인버터의 출력 신호는 각각 신호 OHIT1∼OHIT4로 된다.

또한, 노어 게이트(NOR gate) G1의 제1 내지 제4 입력 단자에는 신호 OHIT1∼OHIT4가 공급된다. 노어 게이트 G1의 출력 단자는 인버터 G2 의 입력 단자에 접속된다. 인버터 G2의 출력 단자에서 신호 OTPMODE가 생성된다. 신호 OPTMODE는 어드레스 신호와 어드레스 기억용 EPROM 셀 어레이에 기억되어 있는 어드레스가 일치하는 가 않는가를 나타낸다. 신호 OTPMODE에 따라 본체 메모리 셀 어레이가 기억하는 데이터 또는 데이터 기억용 EPROM 셀 어레이(5)가 기억하는 데이터가 반도체 장치에서 출력된다.

우선 순위 회로(32)는 난드 게이트(NAND gate) G3∼G8과 인버터 G9∼G13으로 구성된다. 인버터 G10∼G13은 예를 들면 레벨 시프터이고, 데이터 기억용 EPROM 셀 어레이(5)러의 데이터 라이트시에 고전위 VPP를 출력한다.

도 10에 도시한 바와 같이, 난드 게이트 G3∼G5의 제1 입력 단자에는 각각 신호 OHIT2∼OHIT4가 공급되고, 제2 입력 단자에 인버터에서 반전된 신호 TOTP가 공급된다.

난드 게이트 G6의 제1 입력 단자에는 신호 OHIT1이 공급되고, 제2 내지 제4 입력 단자는 각각 난드 게이트 G3∼G5의 출력 단자에 접속된다.

난드 게이트 G7의 제1 입력 단자에는 신호 OHIT2가 공급되고, 제2 및 제3 입력 단자는 각각 난드 게이트 G4 G5의 출력 단자에 접속된다.

난드 게이트 G8의 제1 입력 단자에는 신호, OHIT3이 공급되고, 제2 입력 단자는 각각 난드 게이트 G5의 출력 단자에 접속된다.

인버터 G9의 입력 단자에는 신호 OHIT4가 공급된다. 인버터 G10∼G13의 입력 단자는 각각 난드 게이트 G6∼G8의 출력 단자, 인버터 G9의 출력 단자에 접속된다.

인버터 G10∼G13의 출력 단자에서 각각 신호 OTP1∼OTP4가 출력된다. 이들 신호 OPT1∼OTP4는 상술한 바와 같이 데이터 기억용 EPROM 셀 어레이(5)의 메모리 뱅크 DBK1∼DBK4의 워드선에 각각 공급된다.

이 우선 순위 회로에 의해, 뱅크 1에서 뱅트4에 우선 순위가 마련된다. 상술한 우선 순위 회로에서는 숫자가 큰 뱅크만큼 우선도가 높게 되어 있다. 예를 들면, 뱅크 1가 뱅크 2에서는 뱅크 2쪽이 우선된다.

또한, 상술한 어드레스 기억용 EPROM 셀 어레이(9) 및 데이터 기억용 EPROM 셀 어레이(5)에 데이터를 라이트하기 위해, 예를 들면, PROM 라이터가 사용된다. RPOM 라이터는 에를 들면, 어드레스 신호, A5∼A0, 제어 신호 C1, C2, C11∼C15, C21, C22, TOTP, 고전위 VPP, 전원 전위 VDD 등을 공급한다.

이하, 본 실시예의 라이트 동작 및 리드 동작을 도 11, 도 12를 사용하여 설명한다. 또한, 도 11, 도 12에서는 회로의 일부를 생략하여 도시하고 있다.

사용자가 본체 메모리 셀 어레이에 기억된 데이터, 예를 들면 본체 메모리 셀 어레이의 어드레스 010010의 데이터가 잘못이었던 경우의 치환 동작을 설명한다. 본 실시예에서는 어드레스 신호의 2비트 A0, A1을 하나의 단위로 하여 치환하므로, 마스크 ROM의 010000번지에서 010011번지까지의 데이터를 치환해야 한다. 예를 들면, 010000번지에서 010011번지의 데이터를 1, 0, 1, 0으로 치환한다. 지금, 어드레스 기억용 EPROM 셀 어레이(9) 및 데이터 기억용 EPROM 셀 어레이(5)의 뱅크 1에는 모두 다른 번지의 데이터가 라이트되어 있는 것으로 한다.

이 라이트 동작은 어드레스 라이트, 어드레스 베리파이, 데이터 라이트, 데이터 베리파이의 각 처리에 의해 구성된다.

먼저, 어드레스 라이트에 대하여 설명한다. 어드레스 기억용 EPROM 셀 어레이(9)의 예를 들면, 뱅크 ABK2에 에러 데이터가 기억되어 있는 어드레스의 비트 A5∼A2를 라이트한다.

즉, 외부에서 어드레스 패드에 어드레스 신호를 입력한다. 이 어드레스 신호A5∼A2는 0100이고, 비트 A4는 하이 레벨로 되고, 비트 A5, A3, A2는 로우 레벨로 된다.

프리디코더(33)는 도 8에 도시한 논리에 따라, A5∼A2에서 ψ1∼ψ4, R1∼R4를 생성한다. 따라서, 신호 ψ1 및 신호 R2를 하이 레벨, 신호ψ2∼ψ4, R1, R2, R3, R4를 로우 레벨로 한다. 이 하이 레벨의 신호는 고전위 VPP에 있다.

또한, 어드레스 기억용 메모리 뱅크 ABK1∼ABK4 내의 하나의 메모리 뱅크의 드레인에 고전위 VPP를 공급한다. 예를 들면, 제어 신호 C12, C15를 하이 레벨로 하고, 제어 신호 C11, C13, C14를 로우 레벨로 하여, 메모리 뱅크 ABK2의 드레인에만 고전위 VPP를 공급한다. 이때, 어드레스 검지 회로(31)의 트랜지스터 A21∼Q24는 비도통 상태에 있다.

그 결과, 도 11에 도시한 바와 같이, 메모리 뱅크 ABK2의 EPROM 셀내, 셀 MA21, MA26의 플로팅 게이트에 전자가 주입된다.

또한, 이들 제어 신호 C11∼C15는 예를 들면, ROM 라이터 등에서 공급되는 외부 신호에 의해 정해진다. 따라서, 어느 뱅크에 데이터를 라이트하는 가를 사용자가 결정하게 된다.

다음에, 어드레스 베리파이 동작에 대하여 설명한다. 메모리 뱅크 ABK2에 어드레스가 라이트되었는 가 체크한다.

먼저, 외부에서 어드레스 패드에 메모리 뱅크ABK2에 라이트된 어드레스에 대응하는 어드레스 신호를 공급한다. 프리디코더(33)는 신호ψ1 및 신호 R2를 하이 레벨로 하고, 신호ψ2∼ψ4, R1, R2, R3, R4를 로우 레벨로 하여 출력한다.

이 때, 어드레스 기억용 EPROM 셀 어레이(9)의 트랜지스터 Q1∼Q5를 비도통으로 한다. 또한, 어드레스 검지 회로(31)의 트랜지스터 Q21∼Q28의 게이트에 중간 전위를 인가하고, 이들 트랜지스터를 도통시킨다. 또한, 어드레스 기억용 EPROM 셀 어레이로의 라이트을 방지하기 위해, 어드레스 검지 회로의 트랜지스터 Q25∼Q28에 공급되는 전위는 고전위 VPP보다도 낮은 전위이다.

어드레스 기억용 메모리 뱅크 ABK2에 있어서, 메모리 셀 MA21, MA26의 스레쉬홀드 전압이 높고, 그이외의 메모리 셀의 스레쉬홀드 전압은 낮다. 따라서, 어떠한 메모리 셀도 오프 상태에 있다. 따라서, 메모리 뱅크 ABK2의 공통의 드레인선 MOHIT2는 하이 레벨로 되고, 신호 OHIT2는 하이 레벨로 된다.

한편, 어드레스 기억용 메모리 뱅크 ABK1에 있어서, 메모리 셀 MA11, MA17의 스레쉬홀드 전압은 높지만, 그이외의 메모리 셀의 스레쉬홀드 전압은 낮다. 메모리 셀 M16의 제어 게이트에 하이 레벨의 신호 R2가 공급되므로, 메모리 셀 MA16이 온한다. 따라서, 메모리 벵크 ABK1의 공통의 드레인선 MOHIT1은 로우 레벨로 되고, 신호 OHIT1은 로우 레벨로 된다.

메모리 뱅크 ABK3, ABK4에 있어서도 메모리 뱅크 ABK1과 마찬가지로, 신호 OHIT3, OHIT4는 로우 레벨로 된다.

또한, 신호 TOTP는 하이 레벨로 하여 둔다. 그 때문에, 우선 순위 회로(32)에 있어서, 신호 OTP2는 하이 레벨, 신호 OTP1, OTP3, OTP4는 로우 레벨로 된다.

따라서, 신호 OTP2가 하이 레벨로 되는가 아닌가를 측정함으로써, 메모리 뱅크 ABK2에 어드레스가 정상으로 라이트되었는가 아닌가, 즉 리던던시(redundancy) 모드로 되는 가 아닌가를 확인할 수 있다.

다음에, 데이터 기억용 EPROM 셀 어레이(5)의 뱅크 DBK2에 데이터를 라이트한다.

이 때, 프리디코더(33), 어드레스 기억용 EPROM 셀 어레이(9) 및 어드레스 검지 회로(31)는 상술항 어드레스 베리파이시와 마찬가지로 동작시킨다.

먼저, 우선 순위 회로(32)에 공급되는 신호 TOTP를 로우 레벨로 한다.

어드레스 검지 회로(31)에서 OHIT2는 하이 레벨, OHIT1, OHIT3, OHIT4는 로우 레벨로 되므로, 레벨 시프터 G10∼G13에 의해, 신호 OTP2는 고전위 VPP인 하이 레벨로 되고, 신호 OTP1, OTP3, OTP4는 로우 레벨로 된다.

또한, 어드레스 패드를 거쳐 외부에서 어드레스 신호 A1, A0를 적절히 공급하고, 데이터를 라이트할 필요가 있는 경우는 칼럼선 COL1∼COL4중 어느 것을 선택한다. 다음에 제어 신호 C1을 하이 레벨, C2를 로우 레벨로 하여, 선택된 칼럼선에 고전위 VPP를 공급하고, 데이터의 라이트을 실행한다.

그 결과, 도 11에 도시한 바와 같이, 데이터 기억용 EPROM 셀 어레이(5)의 뱅크 DBK2에 어드레스 010000∼010011에 대응하는 데이터가 라이트된다. 여기서, 도 11에 도시한 메모리 셀 MD21, MD22, MD23, MD24는 각각 어드레스 01000,010010, 010001, 010011에 대응하고 있다.

다음에, 데이터 베리파이에 대하여 설명한다.

이 때, 프리디코더(33), 어드레스 기억용 EPROM 셀 어레이(9) 및 어드레스 검지 회로(31)는 상술한 데이터 라이트과 마찬가지로 동작시킨다.

우선 순위 회로(32)에 있어서, 신호 TOTP를 로우 레벨로 한다. 또한, 레벨 시프터 G10∼G13에는 중간 전위를 출력시키도록 한다. 따라서, 신호 OTP2는 중간 전위로 되고, 신호 OTP1, OTP3, OTP4는 로우 레벨로 된다.

또한, 어드레스 신호 A1, A0를 공급하고, 칼럼선 COL1∼COL4의 어느것을 센스 앰프(8)에 접속한다.

그 결과, 데이터 기억용 EPROM 셀 어레이(5)의 뱅크 DBK2에 라이트된 데이터가 센스 앰프로 리드된다.

다음에, 뱅크에 라이트된 데이터를 다시 라이트하는 경우의 동작을 설명한다.

예를 들면, 도 11에 도시한 바와 같이, 뱅크 1에 100000번지부터 100011번지까지의 데이터가 라이트되고, 뱅크 2에 010000번지부터 010011번지까지의 데이터가 라이트되어 있고, 뱅크 2에 기억된 데이터를 다시 리라이트한다고 한다.

먼저, 상술한 바와 같이, 어드레스 기억용 EPROM 셀 어레이(9)의 뱅크 ABK3에 뱅크 ABK2와 동일한 데이터를 라이트한다.

이어서, 상술한 바와 같이, 어드레스 베리파이를 실행한다. 어드레스 검지 회로(31)의 출력 신호 OHIT2, OHIT3이 하이 레벨로 된다. 신호 TOTP가 하이 레벨이므로, 우선 순위 회로(32)의 출력 신호 OTP2, OTP3이 하이 레벨로 된다. 따라서, 뱅크 2 및 뱅크 3이 OTP 모드로 되는 것이 확인된다.

다음에, 상술한 바와 같이, 데이터 기억용 EPROM 셀 어레이(5)의 뱅크 DBK3에 수정한 데이터를 라이트한다. 이 경우, 신호 TOTP가 로우 레벨이므로, 우선 순위 회로(32)는 뱅크간의 순위매김을 실행한다. 그 결과, 신호 OTP3은 하이 레벨로 되고, 신호 OTP2는 로우 레벨로 된다. 이것에 의해, 도 12에 도시한 바와 같이, 데이터 기억용 EPROM 셀 어레이의 뱅크 DBK3에 데이터가 라이트된다.

이어서, 상술한 것과 마찬가지로 하여, 데이터 베리파이를 실행한다.

다음에, 본 실시예의 리드 동작을 설명한다. 예를 들면, 010010번지의 데이터를 리드한다고 한다.

이 어드레스 신호는 어드레스 버스를 거쳐 프리디코더(33) 및 칼럼 디코더(7)에 공급된다.

프리디코더(33)는 신호ψ1, R2를 하이 레벨로 하고, 그밖의 출력 신호를 로우 레벨로 하여 출력한다.

어드레스 기억용 EPROM 셀 어레이(9)의 트랜지스터 Q1∼Q5는 오프하고 있다. 또한, 어드레스 검지 회로(31)의 트랜지스터 Q21∼Q28은 온하고, 트랜지스터 Q24∼Q28의 드레인에 전원 전위 VDD가 공급되어 있다.

따라서, 어드레스 검지 회로(31)의 출력 신호 OHIT2, OHIT3은 하이 레벨이고, 신호 OHIT1, OHIT4는 하이 레벨로 된다.

따라서, 신호 OTPMODE는 하이 레벨로 된다. 그 결과, 본체 메모리 셀 어레이가 기억하는 데이터의 출력을 정지되고, 데이터 기억용 EPROM 셀 어레이가 기억하는 데이터가 외부로 출력되게 된다.

또한, 신호 TOTP를 하이 레벨로 한다. 그 결과, 우선 순위 회로(32)의 출력 신호 OTP3이 하이 레벨로 되고, 그 밖의 신호 OTP1, OTP2, OTP4는 로우 레벨로 된다.

따라서, 데이터 기억용 EPROM 셀 어레이(5)에 있어서, 뱅크 DBK3의 제어 게이트만이 하이 레벨로 된다. 뱅크 DBK2의 제어 게이트는 로우 레벨이므로, 뱅크 2에 기억된 동일 어드레스의 데이터는 리드되지 않는다.

또한, 칼럼 디코더(7)에 있어서, 어드레스 신호 A1, A0는 각각 "1", "0"이다. 그 결과, 메모리 셀 MD3이 유지하는 데이터가 센스 앰프(8)로 리드된다.

이와 같이, 본 실시예에서는 마스크 ROM의 동일 어드레스의 데이터를 2번이상 리라이트할 때, 새로운 EPROM 셀에 새로운 데이터를 라이트하고, 이전 데이터를 유지하는 EPROM 세에서 데이터를 리드할 수 없도록 한다. 그 결과, 외견상, 데이터의 소거 및 리라이트이 가능하게 되고, 의사적으로 EEPROM과 마찬가지 기능을 실현할 수 있다.

또한, 이 EPROM 셀은 1층 EPROM이므로, 마스크 ROM과 동일한 제조 공정에 의해 제작할 수 있다. 그 때문에, 제조 코스트는 거의 상승하지 않는다.

도 13은 본 발명의 제2 실시예를 도시한다.

본 실시예는 우선 순위 회로(34)를 트랜지스터 Q31∼Q36으로 구성한 것이다. 그이외는 제1 실시예와 마찬가지 구성이다.

이 우선 순위 회로(34)에 있어서, 어드레스 검지 회로(31)의 출력 신호 OHIT2는 트랜지스터 Q31의 게이트에 공급된다. 어드레스 검지 회로(31)의 출력 신호 OHIT3은 트랜지스터 Q32, Q34의 게이트에 공급된다. 어드레스 검지 회로(31)의 출력 신호 OHIT4는 트랜지스터 Q33, Q35, Q36의 게이트에 공급된다. 또한, 트랜지스터 Q31∼Q33의 드레인은 어드레스 기억용 EPROM 셀 어레이(9)의 뱅크 ABK1의 공통 드레인선 MOHIT1에 접속된다. 트랜지스터 Q34, Q35의 드레인은 어드레스 기억용 EPROM 셀 어레이(9)의 뱅크 ABK2의 공통 드레인선 MOHIT2에 접속된다. 트랜지스터 Q36의 드레인은 어드레스 기억용 EPROM 셀 어레이(9)의 뱅크 ABK3의 공통의 드레인선 MOHIT3에 접속된다. 또한, 트랜지스터 Q31∼Q36의 소스는 접지되어 있다.

이 우선 순위 회로(34)는 어드레스 검지 회로(31)에 의해 입력 어드레스 신호와 일치하고 있다고 판단된 뱅크 중에서, 가장 우선도가 높은 뱅크이외의 뱅크의 공통의 드레인선을 로우 레벨로 한다. 그 결과, 가장 우선도가 높은 뱅크의 데이터만이 데이터 기억용 EPROM 셀 어레이에서 리드된다.

본 실시예에서는 마스크 ROM과 동일 제조 공정에 의해 제작할 수 있는 1층 EPROM 셀을 사용하여, 의사적으로 EEPROM과 마찬가지 효과를 얻을 수 있다.

또한, 본 실시예의 우선 순위 회로는 도 10에 도시한 우선 순위 회로보다도 적은 소자로 구성할 수 있다. 그 때문에, 뱅크의 수가 많은 경우, 우선 순위 회로가 점유하는 면적을 보다 작게 하는 것이 가능하게 된다.

도 14는 본 발명의 제3 실시예를 도시한다. 본 실시예는 제1 및 제2 실시예에 있어서의 우선 순위 회로를 대신하여 디스인에이블 회로(35)를 사용한 것이다. 그이외는 본 실시예는 상술한 제1 실시예와 마찬가지 구성 요소로 이루어진다.

디스인에이블 회로(35)는 EPROM 셀 어레이(5, 9)의 뱅크수와 동일한 수의 1층 EPROM 셀 M11∼M14를 갖는다. EPROM 셀 M11∼M14의 제어 게이트는 공통의 선 C31에 접속된다. 또한, EPROM 셀 M11∼M14의 드레인은 예를 들면 도 9에 도시한 트랜지스터 Q1∼Q5와 마찬가지 회로로 이루어지는 라이트 회로의 출력 단자 C32∼C35에 접속된다.

또한, EPROM 셀 M11∼M14의 드레인은 각각 트랜지스터 Q41∼Q44의 전류 경로의 한쪽 끝에 접속된다. 트랜지스터 Q41∼Q44의 게이트에는 제어 신호 C36가 공급된다. 트랜지스터 Q41∼Q44의 전류 경로의 다른쪽끝은 각각 트랜지스터 Q45∼Q48의 소스에 접속된다. 트랜지스터 Q45∼Q48의 드레인에는 모두 전원 전위 VDD가 공급되고, 게이트에는 모두 제어 신호 C37이 공급된다. 제어 신호 C36, C37은 통상 중간 전위에 있다.

또한, 트랜지스터 Q41∼Q44의 전류 경로의 다른쪽 끝은 각각 예를 들면, 2단 인버터의 입력 단자에 접속된다. 이 2단 인버터의 출력 신호는 각각 노어 게이트(NOR gate) G21∼G24의 제1 입력 단자에 공급된다. 노어 게이트 G21∼G24의 제2 입력 단자에는 신호 OHIT1∼OHIT4의 반전 신호가 공급된다. 노어 게이트 G21∼G24의 출력 신호는 신호 OTP1∼OTP4로 되고, 데이터 기억용 EPROM 셀 어레이(5)의 워드선에 각각 공급된다.

이하, 본 실시예의 동작을 설명한다.

먼저, 뱅크 1에 데이터를 라이트한다. 즉, 어드레스 기억용 EPROM 셀 어레이(9)의 뱅크 ABK1 및 데이터 기억용 EPROM 셀 어레이(5)의 뱅크 DBK1에 데이터를 라이트한다.

다음에, 뱅크 DBK1에 기억된 데이터를 또 리라이트하는 경우, 디스인에이블 회로(35)의 EPROM 셀 M11에 라이트을 실행하고, 그의 스레쉬홀드 전압을 높게 한다. 이어서, 예를 들면 뱅크 2에 어드레스와 새로 라이트하고 싶은 데이터를 기억시킨다.

데이터 리드시, 뱅크 1 및 뱅크 2에 기억된 어드레스가 입력되면, 어드레스 검지 회로(31)의 출력 신호 OHIT1 OHIT2는 모두 하이 레벨로 된다.

또한, 데이터 리드시, 디스인에이블 회로(35)의 공통의 제어 게이트선 C31에 전원전위 VDD가 공급된다. 또한, 트랜지스터 Q41∼Q48은 도통하고 있다. 따라서, 메모리 셀 M11, M12는 각각 오프 상태, 온 상태에 있고, 노어 게이트 G21, G22의 제1 입력 단자는 각각 하이 레베, 로우 레벨로 된다.

따라서, 노어 게이트 G21의 출력 신호 OTP1은 로우 레벨, 노어 게이트 G22의 출력 신호 OTP2는 하이 레벨로 되고, 뱅크 1은 비선택으로 된다. 이것에 의해, 뱅크 2에 라이트한 데이터 만이 선택되어 리드된다.

뱅크 3, 뱅크 4에는 뱅크 1, 뱅크 2와 같은 어드레스의 데이터를 다시 라이트하여 데이터를 치환하여도 좋고, 다른 어드레스의 데이터를 라이트하여 데이터를 치환하여도 좋다.

본 실시예에서는 제1 실시예와 마찬가지로, 마스크 ROM과 동일 제조 공정에 의해 제작할 수 있는 1층 EPROM 셀을 사용하여, 의사적으로 EEPORM과 마찬가지 효과를 얻을 수 있다.

상술한 제1 및 제2 실시예와 같이, 뱅크마다 우선 순위를 부여하는 방식에서는 사용자가 사용한 뱅크명을 기억해두어야 한다. 그와 같은 귀찮음을 피하는 데는 라이트 뱅크의 순번을 자동적으로 규정하고, 가장 처음에 라이트에 사용하는 뱅크가 뱅크 1이고, 다음에 라이트에 사용하는 뱅크가 뱅크 2로 되도록 하는 수단을 더 마련할 필요가 있다.

도 15는 이와 같은 자동 뱅크 지정 회로의 회로예를 도시한다. 이 회로는 상술한 제1 및 제2 실시예에 부가되는 것이다.

도 15에 도시한 바와 같이, 트랜지스터 Q51의 드레인에 고전위 VPP가 공급되고, 게이트에 제어 신호 C41이 공급된다. 트랜지스터 Q51의 소스는 트랜지스터 Q52∼Q54의 드레인에 접속된다. 트랜지스터 Q52∼Q54의 소스는 각각 EPROM 셀 M21∼M23의 드레인에 접속된다.

EPROM 셀 M21∼M23은 상술한 일층 EPROM으로 구성된다. EPROM 셀(M21∼M23)의 콘트롤 게이트는 공통의 선 C24에 접속된다.

선 C42에는 예를 들면 칩 이네이블 신호 CE의 반전 신호가 레벨 시프터를 거쳐 공급된다. 또, EPROM 셀 M21∼M23의 소스는 접지되어 있다.

EPROM 셀 M21∼M23의 드레인은 각각 트랜지스터 Q55∼Q56의 전류 경로의 일단에 접속된다. 트랜지스터 Q55∼Q57의 게이트에는 제어 신호 C43이 공급된다. 트랜지스터 Q55∼Q57의 전류 경로의 타단은 각각 트랜지스터 Q58∼Q60의 소스에 접속된다. 트랜지스터 Q58∼Q60의 드레인에는 어디에나 전원 전위 VDD가 공급되고, 게이트에는 어디에나 제어 신호 C44가 공급된다. 제어 신호 C43, C44는 통상 중간 전위에 있다.

또한, 트랜지스터 Q55∼Q57의 전류 경로의 타단은 각각 인버터 G31, G33, G35의 입력 단자에 접속된다. 인버터 G31, G33, G35의 출력 단자는 각각 인버터 G32, G34, G35의 입력 단자에 접속된다.

낸드 게이트 G37에서 제1 내지 제3 입력 단자는 각각 인버터 G32, G34, G36의 출력 단자에 접속된다. 낸드 게이트 G37의 출력 단자는 인버터 G38의 입력 단자에 접속된다.

낸드 게이트 G37에서 제1 내지 제3 입력 단자는 각각 인버터 G31, G34, G36의 출력 단자에 접속된다. 낸드 게이트 G39의 출력 단자는 인버터 G40의 입력 단자에 접속된다.

난드 게이트 G41에 있어서, 제1 내지 제3 입력 단자는 각각 인버터 G31, G33, G36이 출력 단자에 접속된다. 난드 게이트 G41의 출력 단자는 인버터 G42의 입력 단자에 접속된다.

난드 게이트 G43에 있어서, 제1 내지 제3 입력 단자는 각각 인버터 G31, G33, G35의 출력 단자에 접속된다. 난드 게이트 G43의 출력 단자는 인버터 G44의 입력 단자에 접속된다.

인버터 G44, G42, G40, G38의 출력 단자는 예를 들면, 도 9에 도시한 어드레스 기억용 EPROM 셀 어레이(9)의 라이트 회로를 구성하는 트랜지스터 Q1∼Q4의 게이트에 각각 접속된다.

또한, 인버터 G40, G42, G44의 출력 단자는 각각 트랜지스터 Q52, Q53, Q54의 게이트에 접속된다.

이하, 이 자동 뱅크 지정 회로의 동작을 설명한다.

뱅크 1 내지 뱅크 4에 어떠한 데이터도 라이트되어 있지 않을 때, 자동 뱅크 지정 회로의 EPROM 셀 M21∼M23의 스레쉬홀드 전압은 그대로 낮다. 그 때문에, 신호 C11 만이 하이 레벨이고, 어드레스 기억용 EPROM 셀 어레이(9)의 뱅크 1이 지정된다. 신호 C12∼C14는 로우 레벨에 있다.

그후, 어드레스 기억용 EPROM 셀 어레이(9) 및 데이터 기억용 EPROM 셀 어레이(9)에 데이터를 라이트하는 경우, 신호 C11이 하이 레벨에 있으므로, 뱅크 1에 데이터가 라이트된다.

뱅크 1로의 데이터 라이트이 종료하면, 제어 신호 C41을 하이 레벨로 한다. 신호 C11만이 하이 레벨에 있으므로, 트랜지스터 Q54를 거쳐 EPROM 셀 M23의 드레인에 고전위 VPP가 인가된다. 동시에 EPROM 셀 M23의 제어 게이트에 고전위 VPP를 인가한다. 그 결과, EPROM 셀 M23의 플로팅 게이트에 전자가 주입되고, 그의 스레쉬홀드 전압은 높게 된다. 이 EPROM 셀로의 라이트은 다음 벵크에 데이터를 라이트하기 전에 실행해야 한다.

EPROM 셀 M23의 스레쉬홀드 전압이 높게 되면, 신호 C12가 하이 레벨로 되고, 신호 C11, C13, C14는 로우 레벨로 된다. 따라서, 자동 뱅크 지정 회로는 뱅크 2를 지정하게 된다.

이하, 마찬가지로 하여 뱅크 2의 라이트후는 EPROM 셀 M22에 데이터를 라이트하고, 신호 C13만을 하이 레벨로 한다. 뱅크 3의 라이트 후도 마찬가지이다.

이와 같이, 자동 뱅크 지정 회로를 마련하는 것에 의해, 사용자가 사용한 뱅크를 기억해 두지 않아도, 우선 순위가 높은 뱅크에 데이터를 라이트할 수 있다.

또한, 상술한 실시예에서 메모리 뱅크는 4개 마련되어 있지만, 이것에 한정도는 것은 아니다.

또한, 상술한 실시예에서는 어드레스 A0, A1을 단위로 하여 마스크 ROM의 데이터를 치환하고 있지만, 이것에 한정되는 것은 아니다. 어드레스의 모든 비트를 어드레스 기억용 EPROM 셀 어레이에 기억시키고, 마스크 ROM의 데이터를 1비트 단위로 치환하여도 좋다.

다음에, 본 발명의 제2 실시예에 대하여 설명한다. 상기 실시예는 EPROM 셀을 사용자를 위해 사용하였지만, 이 실시예는 EPROM 셀에 의해 사용자 데이터의 뱅크를 수복 가능하게 함과 동시에, 제조시에 생긴 불량 셀의 치환도 가능하게 하고 있다.

도 16은 반도체 기억 장치의 전체적인 구성을 도시하고 있다. 도 16에 있어서, MROM(마스크 ROM) 셀 어레이(51, 52)에는 각각 로우 디코더(53, 54), 칼럼 디코더(55, 56)가 접속되어 있다. 상기 로우 디코더(53, 54)에는 로우 프리디코더(57)가 접속되고, 상기 칼럼 디코더(55, 56)에는 칼럼 프리디코더(58)가 접속되어 있다. 상기 로우 프리디코더(57)에는 어드레스 신호 A5∼A1이 공급되고, 칼럼 프리디코더(58)에는 어드레스 신호 A1∼A4가 공급되고 있다. 상기 MROM 셀 어레이(51, 52)는 상기 로우 디코더(53, 54), 칼럼 디코더(55, 56), 로우 프리디코더(57), 칼럼 프리디코더(58)에 의해 메모리 셀이 선택된다. 칼럼 디코더(55, 56)에는 센스 앰프(59, 60)이 각각 접속되어 있다. 상기 선택된 메모리 셀에서 리드된 데이터는 센스 앰프(59, 60)를 거쳐 출력된다. 이들 센스 앰프(59, 60)에는 어드레스 신호 A0가 공급되고 있다.

한편, 이 반도체 기억 장치는 사용자가 리라이트할 수 있는 데이터 기억용 EPROM 셀 어레이로서의 OTPEPROM 셀 어레이(61, 62) 및 용장계의 EPROM 셀 어레이로서의 R/DEPROM(63, 64)를 갖고 있다. OTPEPROM 셀 어레이(61, 62)는 사용자 모드시에 리라이트되고, R/DEPROM(63, 64)은 불량 셀 리라이트 모드시에 리라이트된다.

이 실시예에서는 설명을 간단화하기 위해, 상기 MROM 셀 어레이(51, 52)의 로우 방향을 어드레스 A0∼A5에 의해 선택되는 64 셀, 칼럼 방향을 어드레스 A6∼A11에 의해 선택되는 64 셀로 하고, 각 MROM 셀 어레이는 2 I/O 구성으로 되어, 전체로 4 I/O로 한다.

상기 MROM 셀 어레이에 불량 셀이 있는 경우, 각 MROM 셀 어레이의 1워드선(128 셀)이 상기 R/DEPROM에 의해 리라이트된다. 이 리라이트의 단위 중에는 어드레스 A0∼A5에 의해 선택되는 모든 셀과 같은 어드레스내의 2 I/O를 포함하고 있다. 사용자에 의해 데이터를 리라이트하는 경우, 양 MROM 셀 어레이의 1워드선씩(256 셀)을 1단위로 하여 리라이트된다. 이 단위중에는 어드레스 A0∼A5에 의해 선택되는 모든 셀과 4 I/O를 포함하고 있다. 즉, 불량 셀의 리라이트의 경우, 어레이마다 (2 I/O) 메모리 셀을 리라이트하고, 사용자에 의한 리라이트은 4 I/O마다 메모리 셀을 리라이트한다. 불량 셀의 리라이트의 경우, 하나의 R/DEPROM 어레이에 있어서 선택되는 워드선의 수는 4줄이고, 사용자에 의한 리라이트의 경우, 양 OTPEPROM 셀 어레이에 있어서, 4줄씩 계8줄의 워드선이 선택된다.

상기 OTPEPROM 셀 어레이(61, 62) 및 R/DEPROM(63, 64)에는 소위 스페어 로우 디코더로서의 R/D 로우 디코더(65, 66)와 R/D 칼럼 디코더(67, 68)이 접속되어 있다. R/D 칼럼 디코더(67, 68)는 상기 칼럼 디코더(58)에 접속되어 있다. OTPEPROM 셀 어레이(61, 62)의 메모리 셀은 이들 R/D 로우 디코더(65, 66)와 R/D 칼럼 디코더(67, 68)에 의해 선택된다. R/D 로우 디코더(65, 66)에는 전원 VPP, 어드레스 신호 A0, A5 및 신호 TOTP, TRD가 공급되고 있다.

OTP, R/D 프리디코더(69)에는 어드레스 신호 A6∼A11, 전원 VPP가 공급되고 있다. 이 OTP, R/D 프리디코더(69)는 OTP 어드레스 기억용 PROM 셀(70), R/D 어드레스 기억용 PROM 셀(71)이 접속되어 있다. 이 OTP, R/D 프리디코더(69)는 출력부에 후술하는 레벨 시프트 회로를 갖고 있다.

OTP 어드레스 기억용 PROM 셀(70)은 상기 OTPEPROM 셀 어레이(61, 62)의 로우 어드레스를 기억하고, R/D 어드레스 기억용 PROM 셀(71)은 R/DEPROM 셀 어레이(63, 64)의 로우 어드레스를 기억한다. 이들 OTP 어드레스 기억용 PROM 셀(70), R/D 어드레스 기억용 PROM 셀(71)에는 라이트 부하 회로(72)가 접속되어 있다. 이 라이트 부하 회로(72)에는 어드레스 신호 A0∼A2, 전원 VPP, 후술하는 신호 TOTP, TRD, WRITE가 공급되고 있다. 이 라이트 부하(72)는 어드레스의 라이트시에 선택된 메모리 셀에 고전압을 공급한다.

상기 OTP 어드레스 기억용 PROM 셀(70)의 출력단에는 어드레스 검지회로(73)가 접속되고, R/D 어드레스 기억용 PROM 셀(71)의 출력단에는 어드레스 검지 회로(74)가 접속되어 있다. 어드레스 검지 회로(73)는 데이터 리드시에 OTP 어드레스 기억용 PROM 셀(70)에서 어드레스 신호가 출력되고 있는가 아닌가를 검지하고, 어드레스 검지 회로(74)는 R/D 어드레스 기억용 PROM 셀(71)에서 어드레스 신호가 출력되고 있는 가 아닌가를 검지한다.

어드레스 검지 회로(73)의 출력단에는 OTP 우선 회로(75)가 접속되고, 어드레스 검지 회로(74)의 출력단에는 R/D 인에이블 회로(76)가 접속되어 있다. 상기 OTP 우선 회로(75)는 어드레스 검지 회로(73)의 출력 신호 중에서 최초로 갱신된 어드레스를 선택하고, 이것을 신호 OTP1∼OTP4로서 상기 R/D 로우 디코더(65, 66)에 공급한다. 이것과 함께, 사용자 모드인 것을 나타내는 신호 OTPMOD를 R/D 인에이블 회로(76)에 공급한다. R/D 인에이블 회로(76)는 어드레스 검지 회로(74)의 출력 신호에 따라, OTPEPROM 셀 어레이(63)를 선택하기 위한 신호 RD1L∼RD4L을 R/D 로우 디코더(65)에 공급하고, R/DEPROM 셀 어레이(64)를 선택하기 위한 신호 RD1R∼RD4R을 R/DEPROM 셀 어레이(64)에 공급한다. 또한, 사용자 모드인 경우, OTP 우선 회로(75)에서 공급되는 신호 OTPMOD에 따라, 신호 RD1R∼RD4R, 신호 RD1L∼RD4L의 출력을 금지한다. 이것에 의해, 데이터의 리드시에 사용자가 라이트한 데이터가 우선하여 리드된다.

상기 R/D 칼럼 디코더(67, 68)에는 라이트용 부하 회로를 갖는 R/D 센스 앰프(77, 78)가 접속되어 있다. 이 R/D 센스 앰프(77)의 출력단은 상기 센스 앰프(59)의 출력단과 함께 전환 회로(79)의 입력단에 접속되고 R/D 센스 앰프(78)의 출력단은 상기 센스 앰프(60)의 출력단과 함께 전환 회로(80)의 입력단에 접속된다. 이들 전환 회로(79, 80)는 통상의 리드시에 센스 앰프(59, 60)의 출력 신호를 선택하고, 사용자 모드 및 리던던시 모드 시에 상기 R/D 인에이블 회로(76)에서 출력되는 신호 SPMODR, SPMODL에 따라, 상기 R/D 센스 앰프(77, 78)의 출력 신호를 선택한다. 상기 전환 회로(79, 80)의 출력단은 출력 버퍼(81)를 거쳐 패드(82)에 접속되어 있다. 따라서, MROM 셀 어레이(51, 52) 또는 OTPEPROM 셀 어레이(61, 62) 및 R/DEPROM 셀 어레이(63, 64)에서 리드된 데이터는 출력 버퍼(81)를 거쳐 패드(82)로 출력된다.

상기 패드(82)는 데이터 입력 회로(83)를 거쳐 상기 R/D 센스 앰프(77, 78)에 접속되어 있다. 패드(82)에 공급된 데이터는 데이터 입력 회로(83)를 거쳐 상기 R/D 센스 앰프(77, 78)에 공급된다.

데이터 라이트용 디코더(84)는 상기 R/D 로우 디코더(65, 66)에 접속되어 있다. 이 데이터 라이트용 디코더(84)에는 상기 신호 WRITE, TOTP, TRD, 어드레스 신호 A6, A7이 공급되고 있다. 이 데이터 라이트용 디코더(84)는 데이터의 라이트시 상기 각 신호에 따라사 신호 SBANK1∼SBANK4를 생성하고, 상기 R/D 로우 디코더(65, 66)에 공급한다. 따라서, 데이터의 라이트시에는 상기 OTP 어드레스 기억용 EPROM 셀(70), R/D 어드레스 기억용 EPROM 셀(71)을 사용하지 않고, 데이터 라이트용 디코더(84), 상기 R/D 로우 디코더(65, 66)에 의해 OTPEPROM 셀 어레이(61, 62), R/DEPROM 셀 어레이(63, 64)가 선택된다.

도 17은 도 16에 도시한 상기 MROM(51, 52)의 1 I/O를 도시하고, 도 18은 도 17중의 1블럭의 구성을 도시하고 있다. 도 17에 도시한 바와 같이, 1 I/O는 16개의 블록에 의해 구성되고, 도 18에 도시한 바와 같이, 1블럭은 16개의 뱅크에 의해 구성되어 있다. 도 17, 도 18에 도시한 바와 같이, 로우 방향의 뱅크 및 블록은 어드레스 신호 A1∼A4를 사용하여 선택되고, 칼럼 방향의 뱅크 및 블록은 어드레스 신호 A8∼A11을 사용하여 선택된다.

도 19의 (a)는 도 18에 도시한 1 뱅크의 회로 구성을 도시하고, 도 19의 (b)는 워드선의 선택 논리를 도시하고 있다. 도 19의 (a)에 도시한 회로에 있어서, 1뱅크는 로우 방향으로 배치된 4셀, 칼럼 방향으로 배치된 4셀에 의해 구성되어 있다. 칼럼 디코더(55)(56)에 의해 1줄의 비트선과 이웃하는 2줄의 칼럼선이 선택되고, 비트선은 센스 앰프(59)(60)에 접속된다. 칼럼선 중 한쪽에는 접지 전위 VSS가 공급되고, 다른쪽에는 센스 앰프에 공급되는 전위와 같은 중간 전위가 공급된다. 이 실시예에 있어서, 센스 앰프(59)(60)는 칼럼선의 접지 전위 VSS와 중간 전위를 선택하기 위해, 어드레스 신호 A0를 사용하고 있다.

또한, 로우 디코더(53)(54)의 출력 신호 SGU, SGD중 한쪽이 하이 레벨 "H", 다른쪽이 로우 레벨 "L"로 되는 것에 의해, 도면중의 뱅크의 로우 방향 4셀중 1셀이 선택된다. 이 실시예에서는 이 선택에 어드레스 신호 A5를 사용하고 있다. 칼럼 방향은 어드레스 신호 A6, A7에 의해 1줄의 워드선이 선택된다. 상기와 같이 하여, 어드레스 신호가 공급되면, MROM 내의 1셀이 선택된다.

도 20은 상기 OTP 어드레스 기억용 EPROM 셀(70), R/D 어드레스 기억용 EPROM 셀(71)의 구성을 도시하고 있다. MROM(51, 52)은 어드레스 신호 A0∼A5까지를 1단위로 하고 있으므로, OTP, R/D 프리디코더(69), OTP 어드레스 기억용 EPROM 셀(70), R/D 어드레스 기억용 EPROM 셀(71)은 어드레스 신호 A6∼A11만 기억하면 좋다.

OTP 어드레스 기억용 EPROM 셀(70)은 12행×4열의 EPROM 셀에 의해 구성되고, R/D 어드레스 기억용 EPROM 셀(71)은 12행×8열의 EPROM 셀에 의해 구성되어 있다. 즉, OTPEPROM 셀 어레이(61, 62)는 상술한 바와 같이, MROM(51, 52)의 4 I/O를 동일 어드레스로 치환하므로, 구제줄수와 동수인 4열이 배치된다. 또한, R/DEPROM 셀 어레이(63, 64)는 각 MROM(51, 52)의 2 I/O씩을 동일 어드레스로 치환하므로, 8열이 배치되어 있다.

OTP, R/D 프리디코더(69)의 출력 신호를 송출하는 프리디코드선 WWL1∼WWL4, WSG1∼WSG4, WPR1∼WPR4는 OTP 어드레스 기억용 EPROM 셀(70), R/D 어드레스 기억용 EPROM 셀(71)에 배치된 워드선에 접속되어 있다. OTP 어드레스 기억용 EPROM 셀(70)에 있어서, 각 EPROM 셀의 드레인은 각 드레인선 MOHIT1∼MOHIT4에 공통 접속되고, R/D 어드레스 기억용 EPROM 셀(71)에 있어서, 각 EPROM 셀의 드레인은 각 드레인선 MRHIT1R∼MRHIT4R, MRHIT1L∼MRHIT4L에 공통 접속되어 있다.

상기 OTP, R/D 프리디코더(69)는 도 21에 도시한 표에 따라 프리디코드선 WWL1∼WWL4, WSG1∼WSG4, WPR1∼WPR4를 선택한다.

도 22는 어드레스 검지 회로(73, 74)를 도시하고 있다. 드레인선 MRHIT1R∼MRHIT4R, MRHIT1L∼MRHIT4L은 트랜지스터(73a)∼(73d), 트랜지스터(74a)∼(74h)를 거쳐 인버터트랜지스터(73e)∼(73h), (74i)∼(74p)의 입력단에 접속되어 있다. 트랜지스터트랜지스터(73a)∼(73d), 트랜지스터(74a)∼(74h)의 게이트에는 데이터의 리드시에 중간 전위가 공급되고, 데이터의 라이트시에 접지 전위 VSS가 공급된다. 인버터(73e)∼(73h), (74i)∼(74p)의 입력단과 전원 VDD가 공급되는 단자 사이에는 트랜지스터(73i)∼(73l), (74q)∼(74x)가 접속되어 있다. 이들 트랜지스터(73i)∼(73l), (74q)∼(74x)의 게이트에는 중간 전위가 공급되고 있다. 인버터(73e)∼(73h), (74i)∼(74p)의 출력단으로 부터는 신호 OHIT1B∼OHIT4B, RHIT1BR∼RHIT4BR, RHIT1BL∼RHIT4BL이 출력된다.

도 23은 어드레스 검지 회로(73, 74)의 동작을 도시한 것으로, 도 22의 주요부를 도시하고 있다. 뱅크 1은 어드레스의 불일치 상태를 도시하고 있다. 즉, 프리디코드선 WWL1에 의해 선택되는 EPROM 셀의 스레쉬홀드 전압이 높게 설정되고, 프리디코드선 WSG1, WPR1에 의해 선택되는 EPROM 셀의 스레쉬홀드 전압이 낮게 설정되어 있다. 이 때문에, 프리디코드선 WSG1, WPR1에 의해 선택되는 EPROM 셀은 온하고, 드레인선 MOHIT1의 전위는 로우 레벨로 된다. 따라서, 인버터(73e)의 출력 신호 OHIT1B는 하이 레벨로 된다.

한편, 뱅크 2는 어드레스 일치 상태를 나타내고 있다. 즉, 프리디코드선 WWL1, WSG1, WPR1에 의해 선택되는 EPROM 셀의 스레쉬홀드 전압이 모두 높게 설정되어 있다. 이 때문에, 프리디코드선 WWL1 ,WSG1, WPR1에 의해 선택되는 EPROM 셀은 오프하고, 드레인선 MOHIT2의 전위는 하이 레벨로 된다. 따라서, 인버터(73f)의 출력 신호 OHIT2B는 로우 레벨로 되고, OTPEPROM 셀 어레이(61, 62)가 선택 상태로 된다.

도 24는 OTP 우선 회로(75)를 도시하고 있다. 어드레스 검지 회로(73)의 출력 신호 OHIT1B∼OHIT4B는 노어 게이트(75a)∼(75d)의 한쪽 입력단에 공급된다. 이들 노어 게이트(75a)∼(75d)의 다른쪽 입력단에는 신호 WRITE가 공급된다. 이들 노어 게이트(75b, 75c, 75d)의 출력단은 우선 회로(75e)를 구성하는 난드 게이트(75f)∼(75h)의 한쪽 입력단에 공급된다. 이들 난드 게이트(75f)∼(75h)의 다른쪽 입력단에는 인버터(75q)를 거쳐 신호TOTP가 공급된다. 난드 게이트(75i)의 복수의 입력단에는 상기 노어 게이트(75a)의 출력단, 난드 게이트(75f)∼(75h)의 출력단이 접속된다. 난드 게이트(75j)의 복수의 입력단에는 상기 노어 게이트(75b)의 출력단, 난드 게이트(75g), (75h)의 출력단이 접속된다. 난드 게이트(75k)의 복수의 입력단에는 상기 노어 게이트(75c)의 출력단, 난드 게이트(75h)의 출력단이 접속된다. 인버터(75l)의 입력단에는 상기 노어 게이트(75d)의 출력단이 접속된다. 난드 게이트(75i, 75j, 75k), 인버터(75l)의 출력단은 인버터(75m)∼(75p)의 입력단에 접속되고, 이들 인버터(75m)∼(75p)의 출력단으로부터 신호 OTP1∼OTP4가 출력된다.

또한, 신호 OHIT1B∼OHIT4B는 난드 게이트(75r)에 공급되고 있다. 이 난드 게이트(75r)는 신호 OHIT1B∼OHIT4B중 어느 것이라도 선택 상태(로우 레벨)로 되면, 하이 레벨의 신호 OTPMOD를 출력한다.

이들 신호 OTP1∼OTP4는 첨자가 큰만큼 우선 순위가 높게 되어 있다. 즉, 이들의 관계는 OTP1＜OTP2＜OTP3＜OTP로 되어 있다. 이 때문에, OTPEPROM 셀 어레이(61, 62)에 있어서 신호 OTP1에 의해 선택되는 셀에 데이터를 라이트하고, 다음에 이 데이터를 리라이트하는 경우, OTP2에 의해 선택되는 셀에 데이터가 라이트된다. 라이트된 데이터를 리드하는 경우, 이 라이트 어드레스에 대응하는 어드레스가 입력되면, 어드레스 검지 회로(73)의 출력 신호 OTP1, OTP2는 함께 선택 상태(로우 레벨)로 된다. 그러나, OTP 우선 회로(75)에 의해 신호 OTP2만이 우선적으로 선택 상태로 되고, 신호 OTP1은 비선태 상태로 된다. 따라서, 신호 OTP2에 의해 선택되는 셀에서 데이터가 리드된다.

신호 OTP3, OTP4에 의해 선택되는 셀에는 신호 OTP1, OTP2에 의해 선택되는 셀에 라이트된 데이터와 마찬가지 데이터를 다시 라이트하여 데이터를 치환하여도 좋고, 다른 어드레스의 데이터를 라이트하여도 좋다.

이와 같이 하여, 마스크 ROM과 동일 공정에 의해 제조할 수 있는 EPROM 셀을 사용하여, 의사적으로 EEPROM의 동작이 가능하다.

도 25는 R/D 인에이블 회로를 도시하고 있다. 상기 어드레스 검지 회로(74)에서 출력되는 신호 RHIT1BR∼RHIT4BR은 노어 게이트(76a)∼(76d)의 한쪽 입력단에 공급된다. 상기 OTP 우선 회로(75)에서 출력되는 신호 OTPMOD 및 신호 WRITE는 노어 게이트(76e)에 공급된다. 이 노어 게이트(76e)의 출력 신호는 인버터(76f)를 거쳐 상기 노어 게이트(76a)∼(76d)의 다른쪽 입력단에 공급된다. 이들 노어 게이트(76a)∼(76d)의 출력단에서는 신호 RD1R∼RD4R이 출력된다. 이들 신호 RD1R∼RD4R은 상기 R/D 로우 디코더(66)에 공급된다.

또한, 상기 신호 RHIT1BR∼RHIT4BR은 노어 게이트(76g)에 공급된다. 이 난드 게이트(76g)의 출력 신호는 상기 신호 OTPMOD와 함께 노어 게이트(76h)에 공급된다. 이 노어 게이트(76h)의 출력단은 인버터(76i)에 공급되고, 이 인버터(76i)의 출력단에서 상기 전환 회로(80)를 제어하는 신호 SPMODR이 출력된다.

또한, 상기 어드레스 검지 회로(74)에서 출력되는 신호 RHIT1BL∼RHIT4BL은 노어 게이트(76j)∼(76m)의 한쪽 입력단에 공급된다. 상기 OTP 우선 회로(75)에서 출력되는 신호 OTPMOD 및 신호 WRITE는 노어 게이트(76n)에 공급된다. 이 노어 게이트(76n)의 출력 신호는 인버터(76o)를 거쳐 상기 노어 게이트(76j)∼(76m)의 다른쪽 입력단에 공급된다. 이들 노어 게이트(76j)∼(76m)의 출력단으로 부터는 신호 RD1L∼RD4L이 출력된다. 이들 신호 RD1L∼RD4L은 상기 R/D 로우 디코더(65)에 공급된다.

또한, 상기 신호 RHIT1BL∼RHIT4BL은 난드 게이트(76p)에 공급된다. 이 난드 게이트(76p)의 출력 신호는 상기 신호 OTPMOD와 함께 노어 게이트(76q)에 공급된다. 이 노어 게이트(76q)의 출력단은 인버터(76r)에 공급되고, 이 인버터(76r)의 출력단에서 상기 전환 회로(79)를 제어하는 신호 SPMODL이 출력된다.

상기 구성의 R/D 인에이블 회로(76)는 불량 셀의 치환 모드시, 신호 RD1R∼RD4R, RHIT1BL∼RHIT4BL에 따라 신호 RD1R∼RD4R, RD1L∼RD4L을 생성한다. R/D 로우 디코더(65, 66)는 신호 RD1R∼RD4R, RD1L∼RD4L에 따라, R/DEPROM 셀 어레이에 기억된 데이터를 리드한다. 이 때문에, 불량 셀에 대응한 정상 데이터가 R/DEPROM 셀 어레이에서 리드된다.

한편, OTP 우선 회로(75)에 의해, 사용자 모드가 검지된 경우, R/D 인에이블 회로(76)는 OTP 우선 회로(75)에서 출력되는 신호 OTPMOD에 의해 디스에이블 상태로 되고, 신호 RD1R∼RD4R, RD1L∼RD4L은 출력되지 않는다. 따라서, 사요자에 의해 리라이트된 OTPEPROM 셀 어레이(61, 62)의 데이터가 우선하여 출력된다.

또한, 상기 어드레스 검지 회로(74)에서 출력되는 신호 RD1R∼RD4R, RHIT1BL∼RHIT4BL 중 어느것이 선택되면, 신호 SPMODR, SPMODL 중 한쪽 또는 양쪽이 선택 상태(하이 레벨)로 된다. 또한, 사용자 모드가 검지된 경우, OTP 우선 회로(75)에서 출력되는 신호 OTPMOD에 따라 신호 SPMODR, SPMODL 양쪽이 선택 상태로 된다. 이 때문에, 불량 셀의 치환 모드시, 도 16에 도시한 전환 회로(79, 80)중 한쪽 또는 양쪽이 선택되어, 불량 셀의 데이터가 R/DEPROM 셀 어레이에서 리드된 데이터로 치환된다. 또한, 사용자 모드로 되면, 전환 회로(79, 80)의 양쪽이 선택되어, 셀의 데이터가 OTPEPROM 셀 어레이에서 리드된 데이터로 치환된다.

도 26은 OTPEPROM 셀 어레이(61), R/DEPROM 셀 어레이(63)의 구성을 도시하고 있다. OTPEPROM 셀 어레이(62), R/DEPROM 셀 어레이(64)의 구성은 OTPEPROM 셀 어레이(61), R/DEPROM 셀 어레이(63)와 마찬가지이므로 생략한다.

OTPEPROM 셀 어레이(61), R/DEPROM 셀 어레이(63)에 있어서, 복수의 EPROM 셀(61a)는 매트릭스 형상으로 배열되어 있다. 각 EPROM 셀(61a)의 제어 게이트는 제어 게이트선 Cgi1, Cgi2...에 공통 접속되어 있다. 각 EPROM 셀(61a)의 드레인은 비트선 BL에 접속되고, 소스는 칼럼선에 접속되어 있다. 상기 비트선 BL은 R/D 칼럼 디코더(67)에 접속되어 있다. R/D 칼럼 디코더(67)의 출력단과 전원 VDD의 상호간에는 트랜지스터(67a)가 접속되어 있다. 이 트랜지스터(67a)의 게이트는 저항(76e)을 거쳐 접지됨과 공시에 레벨 시프트 회로(LESF)(67d)의 출력단에 접속되어 있다. 신호 CESD, WRITE, 인버터(67f)에 의해 반된 신호 BYTE 및 Din은 난드 게이트(67b)에 공급된다. 이 난드 게이트(67b)의 출력 신호는 인버터(67c)를 거쳐 상기 레벨 시프터(67d)의 입력단에 공급된다.

도 27은 R/D 로우 디코더(65)의 구성을 도시하고 있다. 신호 OTP1∼OTP4, 신호 RD1L∼RD4L은 신호 SBAK1∼SBAK4와 함께 선택적으로 노어 게이트(65a1), (65a2)..., (65b1), (65b2)...에 공급된다. 이들 노어 게이트 (65a1), (65a2)...의 출력 신호는 신호 TRD와 함께 노어 게이트(65c1), (65c2)...에 공급되고, 노어 게이트(65b1), (65b2)...의 출력 신호는 신호 TOTP와 함께 노어 게이트(65d1), (65d2)..에 공급된다. 노어 게이트(65c1), (65c2)...,(65d1), (65d2)...이후의 구성은 거의 동일하므로, 노어 게이트(65c1)에 대해서만 설명한다.

상기 노어 게이트(65c1)의 출력 신호는 VDD 레벨의 신호를 고전압 VPP로 변환하는 레벨 시프트 회로(65e)의 입력단에 공급된다. 이 레벨 시프트 회로(65e)의 출력단에는 P채널 MOS 트랜지스터(65f)∼(65i)의 소스가 접속되어 있다. 이들 트랜지스터(65f)∼(65i)의 드레인은 제어 게이트선 Cgi1∼Cgi4에 접속됨과 동시에 트랜지스터(65j)∼(65m)을 거쳐 접지되어 있다. 상기 트랜지스터(65f)∼(65i), (65j)∼(65m)의 각 게이트는 레벨 시프트 회로(65o)∼(65r)의 출력단에 접속되어 있다. 이들 레벨 시프트 회로(65o)∼(65r)의 입력단에는 난드 게이트(65s)∼(65v)의 출력단이 접속되어 있다. 이들 난드 게이트(65s)∼(65v)의 입력단에는 어드레스 신호A0, A5와 그의 반전 신호 A0B, A5B가 선택적으로 공급되고 있다.

상기 구성에 있어서, 데이터의 리드시에, 불량 셀의 치환 모드 또는 사용자 모드로 되면, 신호 OTP1∼OTP4, 신호 RD1L∼RD4L(신호 RD1R∼RD4R) 중 하나가 선택 상태(하이 레벨)로 된다. 이 신호는 R/D 로우 디코더(65)에 공급되고, OTPEPROM 셀 어레이(61) 또는 R/DEPROM 셀 어레이(63)중 하나의 제어 게이트선을 선택한다.

한편, 비트선은 어드레스 신호 A1∼A4에 의해 선택된다. 단, 도 16에 도시한 로우 방향의 셀수는 MROM 셀 어레이가 128 셀인 것에 대하여, OTPEPROM 셀 어레이, R/DEPROM 셀 어레이는 32 셀이다. 이 때문에, 어드레스 신호 A0, A5에 의해 칼럼 방향을 나누어진다.

이와 같은 동작에 의해, 셀이 선택되고, 이 선택된 셀에서 데이터가 리드되고, R/D 센스 앰프(77)에 의해 검지된다. 이 때, 신호 SPMODL이 하이 레벨로 되어 있으므로, 전환 회로(79)에 의해 R/D 센스 앰프(77)의 출력 신호가 선택된다.

도 28은 도 27에 도시한 레벨 시프트 회로의 일예를 도시하고 있다. 이 레벨 시프트 회로는 P채널 트랜지스터 P1, P2, N채널 트랜지스터 N1, N2로 이루어지고, 입력단 IN에 공급된 VDD 레벨의 신호를 VPP 레벨의 신호로 변환하여 출력단 OUT로 출력한다.

다음에, OTPEPROM 셀 어레이 또는 R/DEPROM 셀 어레이에 데이터를 라이트하는 경우에 대하여 설명한다.

도 9는 OTPEPROM 셀 어레이 또는 R/DEPROM 셀 어레이에 데이터를 라이트하는 경우의 동작을 도시하고 있다. 데이터르 리라이트하는 경우, 먼저 리라이트하는 셀의 어드레스를 OTP 어드레스 기억용 EPROM 셀(70) 또는 R/D 어드레스 기억용 셀(71)에 라이트한다(ST1). 다음에, 이 라이트한 어드레스에 따라 OTPEPROM 셀 어레이 도는 R/DEPROM 셀 어레이에 데이터를 라이트한다(ST2). 그후, 라이트한 어드레스와 데이터의 베리파이를 실행한다(ST3). 이와 같은 순번으로 라이트을 실행하는 것에 의해, 고전압 VPP를 발생하는 횟수를 삭감할 수 있다. 고전압 VPP를 발생하기 위해서는 시간이 걸리므로, 고전압 VPP를 발생하는 횟수를 적게 하는 것에 의해, 데이터를 라이트 시간을 단축할 수 있다.

도 30은 각 핀과 각 동작 모드의 관계를 도시하고 있다. 즉, 이 반도체 기억 장치는 어드레스 핀 A0∼A11, /BYTE (명세서중의 /BYTE는 BYTE 의 반전 신호를 나타냄)핀, 데이터 핀 D0∼D3, 전원 핀 VPP, TEST핀을 갖고, 이들 핀을 사용하여 R/D 어드레스 라이트, R/D 어드레스 베리파이, R/D 데이터 라이트, R/D 데이터 베리파이, OTP 어드레스 라이트 OTP 어드레스 베리파이, OTP 데이터 라이트, OTP 데이터 베리파이를 설정한다.

동도에 있어서, 리드시의 /BYTE 신호는 하이 또는 로우로 되고, 하이 레벨인 경우, 4비트 출력으로 되고, 로우 레벨인 경우 2비트 출력으로 된다. 라이트 및 베리파이를 실행하는 경우는 통상 4비트 동작이므로, 후술하는 신호 TOTP 또는 TRD가 검출되면, 자동적으로 4비트 모드로 되고, /BYTE 핀에 인가되는 신호는 사용되지 않는다. 이 때문에, 이 실시예에서는 /BYTE 신호를 하이 레벨로 하는 것에 의해, 어드레스 라이트 베리파이를 실행하도록 하고 있다. HH, VPP는 고전압을 나타낸다.

도 31은 라이트 모드 검출 회로를 도시하고 있다. 어드레스 핀 A11, A5, VPP핀에는 각각 고전압(Vihh) 검출 회로(31d)∼(31f)가 접속되어 있다. 고전압 검출 회로(31d), (31e)의 출력단은 노어 게이트(31g)에 접속되고, 이 노어 게이트(31g)의 출력단은 인버터(31h)에 접속되어 있다. 사용자가 데이터를 리라이트하는 경우, 어드레스 핀 A11 또는 A5에 고전압을 인가한다. 그러면, 고전압 검출 회로(31d), (31e)의 어느 한쪽의 출력단이 하이 레벨로 되고, 노어 게이트(31g), 인버터(31h)를 거쳐 상기 신호 TOTP가 출력된다.

또한, TEST 핀은 통상 저항(31a)을 거쳐 접지되어 있다. 불량 셀을 구제하는 경우, TEST 핀에 하이 레벨(VDD)을 인가한다. 그러면, 인버터(31a), (31b)를 거쳐 상기 신호, TRD가 출력된다.

VPP 핀에는 라이트시에 고전압 VPP를 인가한다. 그러면, 고전압 검출 회로(31f)의 출력단으로부터 하이 레벨의 신호 WRITE가 출력된다. 또한, 신호 CESB는 리드시 로우 레벨로 활성화되고, 하이 레벨에서 스텐바이, 테스트 모드시는 로우 레벨로 라이트 및 베리파이로 된다. 신호 /OE는 로우 레벨로 데이터를 출력한다.

도 32는 고전압 검출 회로(31d)를 도시하고 있다. 다른 고전압 검출 회로(31e), (31f)도 마찬가지 구성이다. 이 회로는 인버터를 구성하는 P채널 MOS 트랜지스터(32a, 32b), N채널 MOS 트랜지스터(32c, 32d, 32e), 인버터(32f, 32g, 32h)에 의해 구성되어 있다. 상기 트랜지스터(32a)의 소스 및 백 게이트는 어드레스 핀 A11에 접속되어 있다. 트랜지스터(32a, 32c)의 게이트, 트랜지스터(32b)의 소스, 트랜지스터(32e)의 게이트에는 전압 VDD가 인가되어 있다.

상기 구성에 있어서, 어드레스 핀 A11이 로우 레벨인 경우, 트랜지스터(32a)와 트랜지스터(32c)의 접속 노드 N32는 로우 레벨로 되어 있다. 이 상태에 있어서, 어드레스 패드 A11에 전압 VDD보다 높은 VPP를 인가하면, 노드 N32가 하이 레벨로 되고, 인버터(32h)의 출력단에서 하이 레벨(VDD)의 신호가 출력된다.

도 33은 상기 라이트 부하 회로(72)를 도시하고 있다. 이 회로는 OTP 어드레스용 라이트 부하 회로(72a)와 R/D 어드레스용 라이트 부하 회로(72b)를 갖고 있다. 어드레스 신호 A0, A1, 그 반전 신호 A0B, A1B, 신호, WRITE, 신호 BYTE는 선택적으로 난드 게이트(72c)∼(72f)에 공급되고 있다. 이 난드 게이트(72c)∼(72f)의 출력단은 인버터(72g)∼(72j)를 각각 거쳐 레벨 시프트 회로(72k)∼(72n)의 입력단에 접속되어 있다. 이들 레벨 시프트 회로(72k)∼(72n)은 VDD 레벨의 신호를 VPP 레벨의 신호로 변환하는 것으로, 도 28에 도시한 회로와 마찬가지 회로이다.

이들 레벨 시프트 회로(72k)∼(72n)의 출력단은 상기 OTP 어드레스용 라이트 부하 회로(72a)를 구성하는 트랜지스터(721, 722, 723, 724)의 게이트 및 R/D 어드레스용 라이트 부하 회로를 구성하는 트랜지스터(725, 726, 727, 728, 729, 7210, 7211, 7212)의 게이트에 각각 공급되고 있다. 상기 트랜지스터(721)∼(724)의 전류 통로의 한쪽끝은 OTP 어드레스 기억용 EPROM 셀(70)의 각 드레인선 MOHIT1∼MOHIT4에 접속되고, 전류 통로의 다른쪽 끝은 트랜지스터(7213)를 거쳐 전원 VPP에 접속되어 있다. 이 트랜지스터(7213)의 게이트는 저항(7214)를 거쳐 접지되어 있다.

상기 트랜지스터(725)∼(728)의 전류 통로의 한쪽 끝은 R/D 어드레스 기억용 EPROM 셀(71)의 각 드레인선 MRHIT1R∼MRHIT4R에 접속되고, 전류 통로의 다른쪽 끝은 트랜지스터(7215)를 거쳐 전원 VPP에 접속되어 있다. 이 트랜지스터(7215)의 게이트는 저항(7216)를 거쳐 접지되어 있다.

상기 트랜지스터(729)∼(7212)의 전류 통로의 한쪽 끝은 R/D 어드레스 기억용 EPROM 셀(71)의 각 드레인선 MRHIT1L∼MRHIT4L에 접속되고, 전류 통로의 다른쪽 끝은 트랜지스터(7217)를 거쳐 전원VPP에 접속되어 있다. 이 트랜지스터(7217)의 게이트는 저항(7218)를 거쳐 접지되어 있다.

한편, 상기 신호 CESB는 인버터(72x)를 거쳐 지연 회로(72y)에 공급된다. 이 진연 회로(72y)는 반전된 신호, CESB의 상승을 소정 시간 지연하여, 신호 CESD를 출력한다. 이 신호 CESD, 신호 WRITE, 신호 BYTE 어드레스 신호 A2, 그의 반전 신호 A2B, 신호 TOTP, 신호 TRD는 선택적으로 난드 게이트(72o, 72p, 72q)에 공급된다. 이들 난드 게이트(72o, 72p, 72q)의 출력단은 인버터(72r, 72s, 72t)에 접속되어 있다. 이들 인버터(72r, 72s, 72t)의 출력단은 레벨 시프트 회로(72u, 72v, 72w)이 입력단에 접속되어 있다. 이들 레벨 시프트 히로(72u)∼(72w)는 상기 레벨 시프트 회로(72k)∼(72n)와 마찬가지 구성이다. 이들 레벨 시프트 회로(72u)∼(72w)의 출력단은 상기 트랜지스터(7213, 7215, 7217)의 게이트에 각각 접속되어 있다.

상기 구성에 있어서, OTP 어드레스 기억용 EPROM 셀(70), R/D 어드레스 기억용 EPROM 셀(71)에 대한 어드레스의 라이트 동작에 대하여 설명한다. 도 34는 어드레스 라이트시에 있어서의 각 신호를 도시하고 있다.

MROM(51, 52)은 상술한 바와 같이, 어드레스 신호 A0∼A5를 일단위로 하고 있으므로, 어드레스 기억용 셀 및 OTP, R/D용 프리디코더(69)는 어드레스 신호 A6∼A11만을 디코드하면 좋다. 이 때문에, 도 30에 도시한 바와 같이, 사용하지 않는 어드레스 핀 A0∼A5에 의해, 사용자 모드인 경우(OTP), 워드선 4줄, 불량 셀 치환 모드인 경우(R/D), 워드선 8줄을 지정한다. 불량 셀 치환 모드와 사용자 모드는 TEST 핀의 전위와 어드레스 핀 A11의 전위에 의해 구별된다.

OTP, R/D용 프리디코더(69)는 상술한 바와 같이, 레벨 시프터 회로를 갖고 있다. 이 때문에, OTP, R/D용 프리디코더(69)는 입력된 어드레스 신호에 따라 프리디코드선에 고전압을 출력한다. 이것과 함께, 도 33에 도시한 라이트 부하 회로(72)는 어드레스 신호 A0∼A2, 신호 TOTP, TRD, WRITE, CESD에 따라, OTP 어드레스 기억용 EPROM 셀(70) 또는 R/D 어드레스 기억용 EPROM 셀(71)의 드레인선 MOHIT1∼MOHIT4, MRHIT1R∼MRHIT4R, MRHIT1L∼MRHIT4L중 어느 것인 가를 선택하고, 이 선택된 드레인선에 고전압을 인가한다. 따라서, 드레인과 게이트가 고전압으로 된 셀에만 데이터가 라이트되고, 이 셀의 스레쉬홀드 전압이 상승된다.

상기 각 드레인선에는 어드레스 검지 회로(73, 74)가 접속되어 있지만, 도 22에 도시한 트랜지스터(73a)∼(73d), (74a)∼(74h)의 각 게이트는 라이트시는 접지 전위 VSS이므로, 고전압이 어드레스 검지 회로(73, 74)에 인가되는 일은 없다.

다음에, 데이터의 라이트 동작에 대하여 설명한다. 도 35는 데이터 라이트시에 있어서의 각부의 신호를 도시하고 있다. 데이터의 라이트은 신호 CESB를 로우 레벨로 하는 것에 의해 개시된다. 어드레스 A0∼A5를 일단위로 하므로, 사용자 모드인 경우에도, 불량 셀 치환 모드인 경우에도, 어드 워드선인가를 알면, 어드레스 신호만으로 디코드할 수 있다. 이 때문에, 도 30에 도시한 바와 같이, 각 모드에 있어서, 사용하지 않는 어드레스 핀 A6∼A7에 의해, 4줄의 워드선을 지정한다. 불량 셀 치환 모드인 경우, 2개의 R/DEPROM 셀 어레이(63, 64)는 좌우 4줄씩 워드선이 존재하지만, 데이터를 라이트할 때는 좌우 일괄해서 라이트하므로, 4줄의 워드선을 선택하면 된다. 또한, 좌우 한쪽만 사용하는 경우는 미사용츠의 EPROM 셀 어레이에 "0"를 라이트한다.

이 실시예에서는 데이터 라이트용 디코더(84)에 어드레스 신호 A6, A7를 입력하면, 데이터 라이트용 디코더(84)에서 신호 SBK1∼SBK4가 출력되고, 이 신호는 R/D 로우 디코더(65, 66)에 공급된다. R/D 로우 디코더(65, 66)는 이 신호에 따라, OTPEPROM 셀 어레이(61, 62) 또는 R/DEPROM 셀 어레이(63, 64)의 워드선을 선택한다. OTPEPROM 셀 어레이(61, 62) 또는 R/DEPROM 셀 어레이(63, 64)의 비트선은 어드레스 신호 A0∼A5에 따라, R/D 칼럼 디코더(67, 68)에 의해 선택된다. 이와 같이 하여 선택된 EPROM 셀의 드레인에 도 16에 도시한 패드(82)에서 공급된 데이터가 데이터 입력 회로(83), R/D 센스 앰프 라이트용 부하(77, 78), R/D 칼럼 디코더(67, 68)를 거쳐 공급되고, 이 선택된 EPROM 셀에 데이터가 라이트된다.

상기와 같이, 데이터 라이트용 디코더(84)를 사용하여, OTPEPROM 셀 어레이(61, 62) 또는 R/DEPROM 셀 어레이(63, 64)의 워드선을 직접 선택하고 있으므로, 어드레스 검지 회로(73, 74)를 동작시킬 필요가 없다. 따라서, OTP, R/D 프리디코더(69)의 출력을 모두 로우 레베롤 할 수 있고, VPP 핀에 고전압이 인가되고 있어도 데이터를 라이트하는 것이 가능하다.

다음에, 어드레스 베리파이 동작에 대하여 설명한다. 도 36은 어드레스 베리파이시에 있어서의 각부의 신호를 도시하고 있다.

OTP 어드레스 기억용 EPROM 셀(70) 또는 R/D 어드레스 기억용 EPROM 셀(71)에 정상적으로 어드레스가 라이트되고 있는 경우, 외부로부터 이 어드레스가 입력된 경우, OTP 우선 회로(75)에서는 신호 OTP1∼OTP4가 출력되고, R/D 인에이블 회로(76)에서는 신호 SPMODR, SPMODL이 출력된다. 어드레스 베리파이시는 이 신호 OTP1∼OTP4, 신호, SPMODR, SPMODL을 외부로 인출하는 것에 의해, 어드레스가 정상적으로 라이트되었는가 아닌가를 검증한다. 이 때문에, OTP 우선 회로(75)의 출력단에는 신호 OTP1∼OTP4를 외부로 출력하기 위한 도시하지 않은 회로가 접속되고, R/D 인에이블 회로(76)의 출력단에는 신호 SPMODR, SPMODL을 외부로 출력하기 위한 도시하지 않은 회로가 접속되어 있다.

상기 구성에 있어서, 어드레스 베리파이시는 통상의 리드 동작과 마찬가지로 어드레스 검지 회로(73, 74)를 동작시키고, 도 30에 도시한 바와 같이, 어드레스 A6∼A11만을 입력한다. 어드레스가 정상적으로 라이트되고 있는 경우, 출력 인에이블 신호 /OE에 따라 신호 OTP1∼OTPO4, 신호 SPODR, SPMODL에 대응한 신호D가 출력된다. 또한, 베리파이시의 고전압 VPP는 4.3V로 설정된다.

다음에, 데이터 베리파이에 대하여 설명한다. 도 37은 데이터 베리파이시에 있어서의 각부의 신호를 도시하고 있다.

데이터 베리파이는 통상의 데이터 리드 동작과 마찬가지라도 좋지만, 도 29에 도시한 시퀀스를 사용하는 경우, 어드레스가 정상적으로 라이트되어 있지 않을 가능성을 갖고 있다. 이 때문에, 상술한 데이터의 라이트과 마찬가지로, 외부에서 데이터 라이트용 디코더(84)에 어드레스 신호를 공급하고, 이 데이터 라이트용 디코더(84), R/D 로우 디코더(65, 66)를 거쳐 OTPEPROM 셀 어레이(61, 62) 또는 R/DEPROM 셀 어레이(63, 64)의 워드선을 선택한다. 비트선의 선택은 R/D 칼럼 디코더를 사용한다. 이와 같이 하여, 리드된 데이터는 R/D 센스 앰프 라이트용 부하(77, 78)를 거쳐 전환 회로(79, 80)에 공급된다. 이때, 신호 SPMODR, SPMODL은 강제적으로 하이 레벨로 되고, R/D 센스 앰프 라이트용 부하(77, 78)의 출력 신호가 선택된다. 이 전환 회로의 출력 신호는 출력 버퍼(81), 패드(82)를 거쳐 출력된다.

상기 제2 실시예에 의하면, 제조시에 발생한 불량 셀을 구제하는 것이 가능함과 동시에, 사용자에 의해 데이터를 리라이트하는 가능하므로, 사용자 프로그램을 수복할 수 있다. 따라서, 반도체 기억 장치의 수율을 향상할 수 있다.

이상 설명한 바와 같이, 본 실시예에 의하면, 마스크 ROM의 동일 어드레스의 데이터를 2번이상 리라이트할 때, 새로운 EPROM 셀에 새로운 데이터를 라이트하고, 이전의 데이터를 유지하는 EPROM 셀에서 데이터를 리드할 수 없도록 되므로, 외견상, 데이터의 소거 및 리라이트가능하고, 의사적으로 EEPROM과 마찬가지로 동작시킬 수 있다.

또한, 이 EPROM 셀은 1층 EPROM이므로, 마스크 ROM과 동일한 제조 공정으로 제작할 수 있고, 제조 코스트는 거의 상승하지 않는다.

또한, 자동 뱅크 지정 회로는 데이터를 라이트한 시점이 새로운만큼 그 뱅크의 우선 순위를 자동적으로 높게 설정하므로, 사용한 뱅크를 사용자는 기억해둘 필요가 없게 되어, 사용자의 편리를 향상시킬 수 있다.

또한, 용장용의 EPROM 셀 어레이를 마련하고 있으므로, 이 셀 어레이를 사용하는 것에 의해, 제조중에 발생한 불량 셀을 구제할 수 있다.

또한, 구제한 불량 셀의 어드레스와 사용자가 라이트한 어드레스가 동일한 경우, 후에 사용자가 라이트한 셀을 우선하고 있다. 따라서, 사용자의 데이터를 우선할 수 있는 이점을 갖고 있다.

또한, OTPEPROM 셀 어레이 또는 R/DEPROM 셀 어레이에 데이터를 라이트할 때, OTPEPROM 셀 어레이 또는 R/DEPROM 셀 어레이의 셀을 선택하는 어드레스로 한 경우, 내부 회로는 리드 동작과 마찬가지로 OTP, R/D 프리디코더로 어드레스를 검지해야 한다. OTP, R/D 프리디코더는 어드레스를 라이트하기 위해 고전압을 사용한다. 이 때문에, 데이터의 라이트시에 OTP, R/D 프리디코더를 동작시키고자 한 경우, 이 부분의 고압계를 데이터부의 고압계와 나누어야 되어, 회로 구성이 복잡하게 된다. 그러나, 본 발명은 데이터 라이트용 디코더를 마련하고, 데이터의 라이트시에 OTP, R/D 프리디코더를 동작시키지 않고, OTPROM 셀 어레이 또는 R/DEPROM 셀 어레이의 셀군을 선택가능으로 하고 있다. 따라서, 회로 구성을 간단화할 수 있다.

또한, OTPROM 셀 어레이 또는 R/DEPROM 셀 어레이에 데이터를 라이트할 떼, 어드레스의 라이트에 이어서 어드레스 베리파이를 실행한다. 그후, 데이터를 라이트을 실행한 경우, 어드레스의 라이트시에, Vpp를 6. 5V로 하고, 베리파이시에 Vpp를 4. 3V로 내리고, 데이터 라이트시에 다시 Vpp를 6. 5V로 승압해야 한다. 이 Vpp의 승압에는 시간이 걸리므로, 이와 같의 시퀀스의 경우, 데이터의 라이트시에 장시간을 필요로 한다. 이것에 대하여, 이 실시예의 경우, 어드레스의 라이트에 이어서 데이터의 라이트을 실행한다. 그후, 어드레스 베리파이, 데이터 베리파이를 실행하고 있다. 이 때문에, 어드레스의 라이트과 데이터의 라이트 사이에서 Vpp를 강압하거나 승압할 필요가 없으므로, 데이터의 라이트 시간을 단축할 수 있다.

Claims (11)

1. 마스크 ROM 셀 어레이;

   상기 마스크 ROM 셀 어레이의 에러 데이터에 대응하는 어드레스의 적어도 일부를 기억하는 제1 PROM 셀 어레이;

   상기 제1 PROM 셀 어레이에 기억되는 어드레스의 일부에 대응하는 하나이상의 데이터군(뱅크)을 기억하는 제2 PROM 셀 어레이; 및

   외부에서 입력된 어드레스 신호가 상기 제1 PROM 셀 어레이에 기억되는 어드레스와 일치하는가 않는가를 검출하여, 일치한 경우에는 상기 제2 PROM 셀 어레이에서 대응하는 하나 이상의 데이터군(뱅크)을 리드하는 데이터 리드 수단을 포함하며,

   상기 제1 PROM 셀 어레이에 일치하는 어드레스가 2이상 기억되어 있던 경우에는 대응하는 하나 이상의 데이터군(뱅크)을 선택하여 리드하는 것을 특징으로 하는 반도체 기억 장치.
2. 제 1 항에 있어서,

   상기 리드 수단은 상기 제1 PROM 셀 어레이에 일치하는 어드레스가 2이상 기억되어 있던 경우에, 대응하는 하나 이상의 데이터군(뱅크) 중에서 우선 순위가 가장 높은 데이터군(뱅크)을 선택하여 리드하는 것을 특징으로 하는 반도체 기억 장치.
3. 제 1 항에 있어서,

   상기 제1 및 제2 PROM 셀 어레이는 1층 PROM으로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
4. 제 1 항에 있어서,

   상기 제1 및 제2 PROM 셀 어레이는 외부로부터 데이터가 라이트되는 것을 특징으로 하는 반도체 기억 장치.
5. 제 1 항에 있어서,

   상기 데이터 리드 수단은 미리 상기 데이터군(뱅크)에 우선 순위를 매겨 두고,

   상기 데이터군(뱅크)에 기억된 데이터를 또 리라이트할 때에는 상기 데이터가 기억된 데이터군(뱅크)보다 높은 우선 순위가 붙여지고 미사용인 데이터군(뱅크)에 제2 정정 데이터를 라이트하는 것을 특징으로 하는 반도체 기억 장치.
6. 제 1 항에 있어서,

   상기 데이터 리드 수단은 상기 데이터군(뱅크)에 각각 대응한 복수의 디스인에이블 회로를 구비하고,

   상기 데이터군(뱅크)에 기억된 데이터를 또 리라이트할 때에, 미사용인 데이터군(뱅크)에 제2 정정 데이터가 라이트되고, 상기 또 리라이트하기 전의 데이터가 기억된 데이터군(뱅크)은 그 데이터군(뱅크)에 대응하는 상기 디스인에이블 회로에 의해 이후 선택 불가능으로 되는 것을 특징으로 하는 반도체 기억 장치.
7. 제 1 항에 있어서,

   데이터를 라이트할 때에, 미사용인 상기 데이터군(뱅크)을 선택하는 자동 뱅크 지정 회로를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
8. 마스크 ROM 셀 어레이;

   상기 마스크 ROM 셀 어레이에 기억된 데이터를 리드하는 제1 리드 수단;

   상기 마스크 ROM 셀 어레의 에러 데이터에 대응하는 어드레스의 일부를 기억하는 제1 PROM 셀 어레이;

   상기 마스크 ROM 셀 어레이의 불량 셀에 대응하는 어드레스의 일부를 기억하는 제2 PROM 셀 어레이;

   상기 제1 PROM 셀 어레이에 기억되는 어드레스의 일부에 대응하는 하나이상의 데이터군을 기억하는 제3 PROM 셀 어레이;

   상기 제2 PROM 셀 어레이에 기억되는 어드레스의 일부에 대응하는 하나이상의 데이터군을 기억하는 제4 PROM 셀 어레이;

   외부에서 입력된 어드레스 신호가 상기 제1 PROM 셀 어레이에 기억되는 어드레스와 일치하는가 않는가를 검지하는 제1 어드레스 검지 수단;

   외부에서 입력된 어드레스 신호가 상기 제2 PROM 셀 어레이에 기억되는 어드레스와 일치하는가 않는가를 검지하는 제2 어드레스 검지 수단;

   상기 제2 어드레스 검지 수단이 상기 제4 PROM 셀 어레이에 대응하는 어드레스를 검지한 경우, 어드레스에 따라 상기 제4 PROM 셀 어레이를 선택하기 위한 신호를 출력하는 선택 수단;

   상기 제1 어드레스 검지 수단이 상기 제3 PROM 셀 어레이에 대응하는 어드레스를 검지한 경우, 어드레스에 따라 상기 제3 PROM 셀 어레이를 선택하기 위한 신호를 출력함과 동시에, 상기 선택 수단을 비선택 상태로 하는 우선 수단; 및

   상기 제3 PROM 셀 어레이에서 대응하는 하나이상의 데이터군을 리드하는 제2 리드 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
9. 제 8 항에 있어서,

   데이터 라이트시에 상기 제3, 제4 PROM 셀 어레이를 지정하기 위한 어드레스가 공급되고, 이 어드레스에 따라, 상기 제3, 제4 PROM 셀 어레이를 선택하기 위한 신호를 출력하는 데이터 라이트 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
10. 제 8 항에 있어서,

    상기 제1, 제2 리드 수단에 접속되고, 상기 제1, 제2 리드 수단중 한쪽에서 데이터를 인출하는 전환 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
11. 제 10 항에 있어서,

    상기 선택 수단은 상기 전환 수단을 제어하는 신호를 생성하는 회로 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.

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