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KR100263789B1 - 임의 정렬 병렬 프레이머를 갖는 원격 통신 시스템 및 원격 통신 수행 방법 - Google Patents

임의 정렬 병렬 프레이머를 갖는 원격 통신 시스템 및 원격 통신 수행 방법 Download PDF

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KR100263789B1 KR1019920017076A KR920017076A KR100263789B1 KR 100263789 B1 KR100263789 B1 KR 100263789B1 KR 1019920017076 A KR1019920017076 A KR 1019920017076A KR 920017076 A KR920017076 A KR 920017076A KR 100263789 B1 KR100263789 B1 KR 100263789B1
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Abstract

고속 통신 시스템은 직렬 데이타 스트림을 병렬 데이타 스트림으로 임의로 변환시키는 직렬 대 병렬 변환기를 포함한다. 패턴 검출기는 직렬 대 병렬 변환기에 결합되어 병렬 데이타 스트림으로부터 소정의 패턴을 검출하고 그 패턴 검출에 응답하여 신호를 발생시킨다. 패턴 검출기에 결합된 정렬기는 그 신호에 응답하여 병렬 데이타의 정렬된 스트림을 발생시킨다.

Description

임의 정렬 병렬 프레이머를 갖는 원격 통신 시스템 및 원격 통신 수행 방법
제1도는 데이타 프레임의 예시도.
제2도는 종래 기술의 통신 시스템의 블록도.
제3도는 본 발명의 통신 시스템의 블록도.
제4도는 제3도의 임의 정렬 프레임 패턴 검출기의 블록도.
제5도는 제3도의 정렬 회로(aligner circuitry)의 블록도.
* 도면의 주요부분에 대한 부호의 설명
12 : 프레임 패턴 14 : 헤더 정보
20,34 : 고속 회로 22,36 : 저속 회로
26 : 프레임 패턴 검출기 28,46 : 프레임 제어 논리
44 : 임의 정렬 프레임 패턴 검출기
본 발명은 일반적으로 원격 통신 시스템에 관한 것으로서, 특히 임의 정렬 병렬 프레이머(arbitrary alignment parallel framer)를 갖는 원격 통신 시스템에 관한 것이다.
다수의 현대 통신 프로토콜은 정보의 “프레임”으로 다중 데이타 워드를 전송한다. 프레임은 프레임의 시작을 나타내는 소정의 비트 조합인 프레이밍 패턴(framing pattern)을 포함한다. 프레임 패턴에 이어서는 헤더 정보 및 데이타가 뒤따르게 된다. 이러한 일반적인 데이타 구조를 이용하는 프로토콜은 SONET, DMI 및 ISDN을 포함한다.
중요하게, 프레이밍 정보(framing information)는 프레임의 시작을 정의하게 되며 따라서 헤더 정보 및 데이타가 정확히 정렬된 워드로 변환될 수 있게 된다. 현대의 통신 시스템은 필수적으로 고속 디지털 신호를 디멀티플렉스하기 위하여 다중 디바이스 기술을 이용한다. 직렬-병렬 변환을 수행키 위해, 고속 기술이 이용된다. 그러나, 고속 기술은 고가이며 높은 전력 소비가 요구된다.
직렬-병렬 변환 프로세스는 각 프레임에 포함된 정보를 정확히 디멀티플렉스하도록 프레임 패턴으로 정렬되어야 하기 때문에, 삽입된 프레임 정렬 패턴을 검출하기 위한 회로 또한 고속 회로에서 수행된다. 이러한 것은 바람직하지 않은 두가지의 결과를 갖게 한다. 프레임 패턴 검출기, 제어 논리 및 타이밍 발생기는 고가이며 상당한 전력을 소비하는 고속 회로에서 실행되어야만 한다. 또한, 직렬-병렬 변환기는 패턴 검출 및 제어 회로에 종속하게 되므로, 그에 따라 데이타 경로에 회로 소자를 증가시킨다. 별도의 회로 소자는 시스템이 동작하는 최대 비트율(bit rate)을 제한한다. 또한, 다른 디멀티플렉싱 기능들의 대다수는 저속 회로에서 수행되기 때문에, 신호들은 예컨대 제어 신호들과 프레임 상태의 손실을 보고하도록 고속 및 저속 디바이스들 사이를 통과하여야 한다.
따라서, 프레임 정렬이 저속 회로에서 수행될 수 있는 통신 시스템을 제공하는 필요성이 본 산업분야에서 증대되어 왔다.
본 발명에 따르면, 종래의 원격 통신 디바이스들과 관련된 단점을 실질적으로 감소시키는 방법 및 장치가 제공된다.
본 발명에 있어서, 고속 통신 시스템은 직렬 데이타 스트림을 수신하여 직렬 데이타 스트림을 임의 정렬된 병렬 데이타로 변환시키는 직렬-대-병렬 변환기를 구비한다. 직렬-대-병렬 변환기에 결합된 패턴 검출기는 병렬 데이타 스트림으로부터 소정의 패턴을 검출하고 패턴 검출에 응답하는 신호를 발생시킨다. 패턴 검출기와 결합된 정렬기(aligner)는 상기 신호에 응답하여 상기 패턴에 따라 정렬된 병렬 데이타의 정렬된 스트림을 발생시킨다.
본 발명은 종래 기술에 비하여 다음과 같은 장점을 갖는다. 첫째, 고속 디바이스는 직렬-대-병렬 변환 및 타이밍 발생을 수행할 필요만 있으므로, 상기 그 비용 및 전력 손실을 절감시킨다. 둘째, 직렬-대-병렬 변환기와 결합된 고속 타이밍 발생기(high-speed timing generator)는 프레임 패턴 검출 하드웨어로부터의 피드백을 필요로 하지 않으며, 따라서 선택된 기술에 의해 지원되는 최대 비트율로 동작할 수 있다. 셋째, 고속 및 저속 회로간의 통신이 최소화된다. 넷째, 고속 디바이스는 통신 프로토콜과 무관하기 때문에, 어떠한 신호 포맷이나 비트율에 대해서도 단독 고속 설계가 이용될 수 있으며, 어떠한 필요한 설계나 구성 변경도 단지 저속 디바이스에서만 이루어지게 된다.
본 발명 및 그 장점을 더 완벽하게 이해하기 위하여, 첨부된 도면과 관련하여 설명한다.
본 발명의 양호한 실시예 및 그 장점은 동일 부품에 대해서는 동일 참조 부호로 표시된 첨부된 제1도 내지 제5도를 참조함으로써 명백해질 것이다.
제1도는 데이타 프레임의 구조를 도시한 것이다. 제1도의 데이타 프레임은 일반적으로 시분할 멀티플렉스된 프레임을 나타내기 위한 것이며, SONET 및 ISDN과 같은 다수의 통신 프로토콜은 일반적으로 제1도에 도시된 것과 동일한 구조를 갖는다.
프레임 패턴(12)은 m-비트로 구성되어 있다. 예컨대, 50MHz의 SONET 프로토콜에 대한 프레임 패턴은 “FG28”이다. 프레임 패턴(12) 다음에는, 에러 체킹 및 다른 유지보수 기능(maintenance function)을 위해 통신 시스템에 의해 사용되는 헤더 정보(header information)(14)가 제공된다. 헤더 정보 다음에는 복수의 n-비트 데이타 워드가 후속된다. 각 프레임의 데이타 워드 수는 프로토콜 및 데이타 워드의 길이에 따른다.
제2도는, 제1도에서 도시된 바와 같이 프레임에 의해 전송된 직렬 데이타가 고속 회로(20)에서 병렬 데이타로 변환되어지며, 디멀티플렉싱 기능의 나머지는 저속 회로(22)에서 수행되어지는 종래 기술의 통신 시스템(18)에 대해 도시하고 있다. 저속 회로(22)에 의해 수행된 디멀티플렉싱 기능에는, 프레임 정렬 검증(frame alignment verification), 프레임외 검출(out-of frame detection), 비트 에러 검출 및 채널 분리(channel separation)가 포함된다.
고속 회로(20)는 직렬 데이타를 수신하여 n-비트의 병렬 데이타를 출력하는 직렬 대 병렬 변환기(24)를 포함한다. 프레임 패턴 검출 서브시스템은 프레임 패턴 검출기(26), 프레임 제어 논리(28) 및 타이밍 발생기(30)를 구비하고 있다. 프레임 패턴 검출 서브시스템은 정확한 신호들을 직렬 대 병렬 변환기에 공급하여 변환기(24)로부터 출력된 병렬 데이타가 정확히 정렬될 수 있게 한다. 프레임 패턴 검출기(26)는 직렬 데이타의 프레임 패턴의 발생을 검출한다. 전형적으로, 프레임 패턴 검출기(26)는 시프트 레지스터(shift register)와 비교기를 포함한다. 프레임 패턴 검출기(26)는 프레임 패턴 검출시 신호를 프레임 제어 논리(28)에 출력한다. 프레임 제어 논리(28)는 직렬 데이타에 동기화된 직렬 클럭에 또한 결합되어 있는 타이밍 발생기(30)에 “동기”신호를 출력한다. 타이밍 발생기(30)는 프레임 패턴의 검출을 나타내는 신호를 직렬 대 병렬 변환기(24)에 출력한다. 프레임 제어 논리는 저속 회로(22)로부터 제어 신호를 수신하고 저속 회로(22)에 경보(alarm)를 출력한다.
상기의 구성은 몇몇 단점을 갖는다. 프레임 패턴 검출 및 타이밍 발생에 필요한 상당한 수의 기능들이 요구 전력 및 비용이 많이 드는 고속 기술에서 수행되어야만 한다. 직렬 대 병렬 변환기(24)로의 타이밍 발생은 정확한 정렬에 중대하며, 프레임 패턴을 검출하는데 상당히 많은 회로가 수반되기 때문에, 통신 시스템(18)이 동작할 수 있는 최대 비트율이 제한된다. 더욱이, 통신 시스템(18)은 고속 회로(20)와 저속 회로(22) 사이에 상당한 통신을 필요로 한다.
제3도는 본 발명은 통신 시스템(32)을 도시한다. 통신 회로는 고속 회로(34) 및 저속 회로(36)를 포함한다. 고속 회로(34)는 직렬 대 병렬 변환기(38) 및 타이밍 발생기(40)를 포함한다. 직렬 대 병렬 변환기(38)는 n-비트 병렬 데이타 뿐만 아니라, 타이밍 발생기로부터의 CLOCK OUT 신호를 저속 회로(36)에 출력한다. n-비트 병렬 데이타는 정렬기(aligner)(42) 및 임의 정렬 프레임 패턴 검출기(44)에 입력된다. 임의 정렬 프레임 패턴 검출기(44)는 정렬기(42)에 신호를 출력하는 프레임 제어 논리(46)에 제어 신호를 출력한다. 또한, 프레임 제어 논리(46)는 제어 신호 및 경보를 다른 저속 디멀티플렉싱 기능들(48)과 교환한다.
도시된 바와 같이, 본 발명의 통신 시스템(32)은 저속 회로(36)내에서 모든 프레임 패턴 검출을 실행한다. 또한, 단지 병렬 데이타 및 CLOCK OUT 신호만이 고속 회로에서 저속 회로로 출력되므로, 두 회로들 간의 통신이 감소하게 된다.
동작시, 직렬 데이타는 임의로, 즉 프레임의 시작에 관계없이, 직렬 대 병렬 변환기(38)에 의해 병렬 데이타로 변환된다. 임의 정렬 프레임 패턴 검출기는 직렬 대 병렬 변환기(38)로부터 출력된 하나 이상의 연속하는 n 비트 워드들로부터 프레임 패턴을 검출한다. 프레임 패턴의 검출시, 제어 논리(46)에 신호가 전달되고, 차례로, 정렬기(42)에 n 비트 데이타 워드들의 정확한 정렬을 통보한다. 이에 응답하여, 정렬기(42)는 정렬된 n-비트 워드들을 다른 디멀티플렉싱 기능들(48)로 출력하도록 직렬 대 병렬 변환기로부터 수신된 연속하는 n-비트 워드들을 합성시킨다.
제4도는 임의 정렬 프레임 패턴 검출기(44)의 상세도이다. 프레임 패턴 검출기(44)는 직렬 대 병렬 변환기(38)로부터 n-비트 병렬 데이타를 수신하고 데이타를 레지스터(50)에 적재하며, 레지스터(50)는 적어도 수신된 마지막 n+m-1 비트들을 저장하는데, 여기에서 m은 헤더 프레임 패턴의 비트수가 된다. 이 레지스터는 예컨대 직렬 결합된 다수의 n-비트 래치들을 사용하여 실행될 수 있다. 다수의 패턴 검출기들(52)은 시프터(shifter)(50)에 결합된다. 각각의 패턴 검출기들(52)은 시프터(50)로부터의 m개의 연속하는 비트들(contiguous bits)과 결합되며, 각각의 패턴 검출기(52)는 연속적 비트(consecutive bit)에서 시작된다. 따라서, 위상 1패턴 검출기(phase one pattern detector)는 비트들 d1-dm에 결합되며, 여기서 dx는 시프터(50)로부터의 x 번째 비트에 해당하고, d1은 가장 최근에 수신된 비트가 된다. 이와 같이, 위상 2패턴 검출기는 비트들 d2-dm+1를 수신하고, 최종 패턴 검출기(위상 n 패턴 검출기)는 데이타 비트들 dn-dm+n-1을 수신한다. 각각의 패턴 검출기는 수신된 비트를 소정의 프레임 패턴과 비교하는 비교기를 포함한다.
각 패턴 검출기는 신호를 디코더(54)로 출력한다. 각 패턴 검출기가 초기에 로우(low) 신호를 출력한다고 가정하면, 패턴 검출기(52)는 수신된 비트들이 소정의 프레임 패턴과 동일할 때 “1”을 출력한다. 패턴 검출기의 출력에 응답하여, 디코더는, 패턴이 검출되었는지를 나타내는 신호와 패턴 검출기(52)가 패턴을 검출한 위상을 나타내는 신호를 출력한다. 동작시, 적합한 정렬은 위상 신호로부터 결정될 수 있다. 예컨대, 위상 1 패턴 검출기가 프레임 패턴을 식별한다면, 병렬 데이타는 프레이밍 패턴(framing pattern)에 따라 병렬 데이타가 정렬된다. 만일 위상 2패턴 검출기가 프레임 패턴을 식별한다면, 병렬 데이타는 한 비트 만큼 잘못 정렬된 것으로 결정될 수 있다. 데이타의 재정렬은 정렬기(42)에 의해 수행된다.
제5도에 정렬기(42)가 도시되어 있다. 직렬 대 병렬 변환기(38)로부터의 “잘못 정렬된” 데이타는 정렬기(42)에 의해 수신된다. 시프터(50)의 일부가 될 수 있는 n-1 비트 저장 요소(storage element)(56)는 n-1 비트들의 이전에 수신된 데이타 워드를 저장한다. 그러므로, 직렬 대 병렬 변환기(38)의 출력과 저장 요소(56)의 출력의 조합은 최종 2n-1 비트들의 데이타를 제공한다. 2n-1 비트는 n 세트의 연속하는 비트들을 제공한다. 셀렉터(58)는 n 세트의 연속하는 비트들 중 한 세트를 선택하여 정렬된 데이타를 출력한다. 비트들의 선택은 검출기(54)로부터의 위상 신호에 응답하여 이루어진다. 셀렉터(58)는 n×n 멀티플렉서가 될 수 있으며, 여기서 위상 신호는 멀티플렉서에 결합된 n 비트 워드들 중 하나를 선택한다. 따라서, 위상 2 패턴 검출기가 프레임 패턴을 검출했다면, 위상 2가 출력되고 비트들 d2-dn+1로 형성된 워드가 정렬된 데이타로서 출력될 것이다. 정렬된 데이타는 다른 멀티플렉서 기능들(48)에 의해 수신되어 처리된다.
본 발명은 종래 기술보다 상당한 이점을 제공한다. 첫째, 고속 디바이스는 최소한의 논리를 포함하므로, 그 비용 및 전력 소비가 최소화된다. 저속 회로는 고속 회로의 대략 n분의 1속도로 동작할 것이므로, 상당한 절약이 실현된다. 둘째, 고속 타이밍 발생기는 피드백 또는 제어가 필요치 않으므로, 선택된 기술에 의해 지원되는 최대 비트율로 동작할 수 있다. 셋째, 고속 회로와 저속 회로간의 통신이 클럭(CLOCK) 및 데이타(DATA)경로만으로 최소화된다. 넷째, 고속 디바이스는 통신 프로토콜과 무관함으로, 어떠한 신호 포맷이나 비트율에 대해서도 단독 고속 설계가 이용될 수 있으며, 어떠한 필요한 설계나 구성 변경도 단지 저속 디바이스에서만 이루어지게 된다.
본 발명 및 그 장점들을 상세하게 설명하였지만, 첨부된 특허청구범위에 정의된 본 발명의 정신 및 범위를 벗어남이 없이 여러 가지 변환, 대체 및 변경이 가해질 수 있음이 이해되어야 한다.

Claims (9)

  1. 고속 통신을 수행하는 방법에 있어서:직렬 데이타 스트림을 수신하는 단계; 상기 직렬 데이타 스트림을 n-비트 임의 정렬된 병렬 데이타로 변환하는 단계; 상기 n-비트 임의 정렬된 병렬 데이타로부터 소정의 패턴을 검출하는 단계; 상기 소정 패턴의 검출에 응답하여 위상 신호를 발생하는 단계; 상기 n-비트 임의 정렬된 병렬 데이타의 스트림을 정렬하는 단계; 및 상기 위상 신호에 응답하여 n-비트 정렬된 병렬 데이타 스트림을 발생하는 단계를 구비하는, 고속 통신 수행 방법.
  2. 제1항에 있어서, 상기 검출 단계는:상기 n-비트 임의 정렬된 병렬 데이타 스트림의 가장 최근에 수신된 소정수의 비트들을 기억하는 단계; 및 상기 소정의 패턴을 상기 기억된 가장 최근에 수신된 소정수의 비트들의 n 세트들의 연속하는 비트들과 비교하는 단계를 구비하는, 고속 통신 수행 방법.
  3. 고속 통신 시스템에 있어서:직렬 데이타 스트림을 수신하여, 직렬 데이타 스트림을 n-비트 임의 정렬된 병렬 데이타 스트림으로 변환하는 직렬-병렬 변환기; 상기 직렬-병렬 변환기로부터 상기 n-비트 임의 정렬된 병렬 데이타 스트림을 수신하는 패턴 검출기로서, 상기 n-비트 임의 정렬된 병렬 데이타 스트림으로부터 소정의 패턴을 검출하고, 상기 소정 패턴의 검출에 응답하여 위상 신호를 발생하는 상기 패턴 검출기; 및 상기 직렬-병렬 변환기로부터 상기 n-비트 임의 정렬된 병렬 데이타 스트림을 수신하고 상기 패턴 검출기로부터 상기 위상 신호를 수신하는 정렬기로서, 상기 위상 신호에 응답하여 상기 소정 패턴으로 정렬된 n-비트 병렬 데이타 스트림을 발생하는 상기 정렬기를 구비하는, 고속 통신 시스템.
  4. 제3항에 있어서, 상기 패턴 검출기는 상기 소정의 패턴을 n-비트 임의 정렬된 병렬 데이타 스트림으로부터 가장 최근에 수신된 m+n-1 비트들로 구성된 각 세트의 비트들과 비교하는 n개의 비교기들을 구비하고, 여기에서 m은 상기 소정 패턴의 비트수가 되는, 고속 통신 시스템.
  5. 제4항에 있어서, 상기 정렬기는 n-비트 임의 정렬된 병렬 데이타 스트림의 가장 최근에 수신된 2n-1 비트들로부터 n-비트 정렬된 병렬 데이타 워드를 형성하는 회로를 구비하는, 고속 통신 시스템.
  6. 제1항에 있어서, 상기 검출 단계는, 상기 소정의 패턴을 n-비트 임의 정렬된 병렬 데이타 스트림으로부터 가장 최근에 수신된 m+n-1 비트들로 구성된 n 세트들의 비트들과 비교하는 단계를 구비하고, 여기에서 m은 상기 소정 패턴의 비트수가 되는, 고속 통신 수행 방법.
  7. 제1항에 있어서, 상기 정렬 단계는, 상기 세트들 중 한 세트와 상기 소정 패턴 사이의 동일성 검출에 응답하여 n-비트 임의 정렬된 병렬 데이타 스트림의 가장 최근에 수신된 2n-1 비트들로부터 n-비트 정렬된 병렬 데이타 워드를 형성하는 단계를 구비하는, 고속 통신 수행 방법.
  8. 제2항에 있어서, 상기 비교 단계는, 상기 기억된 가장 최근에 수신된 소정수의 비트들의 n 세트들의 m개의 연속하는 비트들과 상기 소정 패턴을 비교하는 단계를 구비하고, 각각의 세트는 다른 비트 위치에서 시작하는, 고속 통신 수행 방법.
  9. 제8항에 있어서, 상기 비교 단계는, 상기 세트들 중 한 세트와 동일한 상기 소정의 패턴에 응답하여 상기 위상 신호를 발생하는 단계를 더 구비하는, 고속 통신 수행 방법.
KR1019920017076A 1991-09-18 1992-09-18 임의 정렬 병렬 프레이머를 갖는 원격 통신 시스템 및 원격 통신 수행 방법 Expired - Fee Related KR100263789B1 (ko)

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