KR100261875B1 - 안정한 테스트 모드 동작을 실현 가능한 반도체기억 장치 - Google Patents

Abstract

반도체 기억 장치는, 통상 동작에서는 4개의 데이터 입출력 단자에 공급하는 외부 기입 데이터(DQ0∼DQ3)에 각각 응답하여, 선택된 4개의 메모리 셀에 대하여 데이터 기입을 행한다. 한편, 테스트 모드에서는 1개의 데이터 입출력 단자에 공급된 기입 데이터(DQ0)에 따라, 선택된 4개의 메모리 셀에 동일한 데이터를 공통으로 기입한다. 테스트 모드 동작 중에는 남은 3개의 데이터 입출력 단자와, 대응하는 입력 버퍼 회로 사이의 신호 전달은 그들 사이에 설치되며, 테스트 모드 지정 신호/TE에 따라 제어되는 CMOS 논리 게이트에 의해 차단된다.

Description

안정한 테스트 모드 동작을 실현 가능한 반도체 기억 장치(Semiconductor Memory Device Capable of Realizing Stable Test Mode Operation)

본 발명은 반도체 기억 장치에 관한 것으로, 특히 반도체 기억 장치에 대한 테스트의 신뢰성 향상을 실현하기 위한 구성에 관한 것이다. 보다 특정적으로는 이 발명은 복수의 입출력 핀을 가지는 반도체 기억 장치에서, 테스트 모드 동작 중에는 특정한 입출력 핀으로부터의 데이터 기입 및 판독 또한 제어 신호의 입력에 의해서 테스트 동작을 행할 수 있는 반도체 기억 장치의 구성에 관한 것이다.

반도체 기억 장치의 웨이퍼 공정 중에서의 중간 테스트 공정, 예를 들면, 레이저 트리밍 전의 프리 테스트나 그 후에 행해지는 웨이퍼 테스트 등에서는 테스트를 실시하기 위해 웨이퍼상의 반도체 칩의 복수의 패드에 대하여 각각 대응하는 복수의 프로브 바늘을 접촉시킬 필요가 있다.

도9는 이와 같은 프로브 바늘과, 반도체 칩상의 패드 배치의 관계를 도시하는 도면이다.

반도체 기억 장치의 기억 용량의 증대 등에 따라, 데이터 입출력의 다(多)비트화, 즉, 일시적으로 입출력이 수행되는 데이터의 비트 폭의 증대에 따라, 반도체 기억 장치의 패드 수는 증대하는 경향에 있다. 이 때문에, 이것에 따라 패드 간격이 좁아지게 되므로 모든 입출력 패드에 대하여 프로브 바늘을 접촉시키기가 곤란해지고 있다.

따라서, 상술한 바와 같은 중간 테스트 공정에서는 모든 입출력 패드에 대하여 프로브 바늘을 접촉시키는 일 없이, 테스트 동작을 수행할 수 있는 구성으로 되어 있는 것이 바람직하다.

한편, 반도체 기억 장치의 기억 용량의 증대와 회로의 복잡화에 따라, 그 출하 직전의 단계에서 제조 공정 중에 발생하여 잠재화되어 있는 불량 요인을 가지는 칩이 일정한 빈도로 존재한 것은 피할 수 없다.

즉, 반도체 기억 장치의 구성 요소인 MOS 트랜지스터의 게이트 절연막 불량, 배선 간의 층간 절연막 불량, 배선의 단선 불량, 배선 간의 리크 불량 및 제조 공정 시에 혼입된 파티클에 기인하는 불량이 잠재화 되어 있을 경우가 있고, 이것을 그대로 제품으로서 출하하면 이른바「초기 고장 모드」로의 고장 발생의 원인이 된다.

그래서, 반도체 기억 장치를 고온 고압하의 조건하에서 동작시키고, 상기 초기 불량을 표면화시켜, 출하 전의 불량품을 배제하는 이른바「번인(burn in)」테스트에 의한 스크리닝을 수행하는 것이 일반적이다. 한편, 이「번인」테스트 시간은 단순한 기입·판독 사이클이라도 메모리 용량에 비례하여 길어지고, 테스트 시간의 증대는 칩 비용의 상승에 직결된다.

이 때문에 테스트 모드상에 복수의 반도체 기억 장치를 배치하고, 다수의 반도체 기억 장치를 병렬로 테스트 하는 구성으로서, 상기 테스트 시간의 증대의 억제가 도모된다.

그러나, 상술한 대로 최근의 반도체 기억 장치의 대용량화 추세와 동시에 그 데이터 입출력 구성은 다비트화 되고 있다.

그결과, 한 대의 테스터에 대하여 동시에 테스트할 수 있는 반도체 기억 장치의 개수가 감소하고, 상기와 같은 병렬 테스트 구성에 의해서도 테스트 시간의 증대, 또한 테스트 비용의 증대를 초래하게 되어 있다.

이 대책으로서, 데이터 비트 압축 기능에 의한 테스트 비용 삭감 방법이 제안되고 있다. 즉, 반도체 기억 장치의 기능으로서, 복수의 판독 데이터 간의 비교·일치 검출을 반도체 기억 장치 내부에서 수행하고, 반도체 기억 장치로부터는 그 판정 신호를 특정한 입출력 단자에 출력하는 구성으로 한다. 이와 같이 함으로써, 테스트 측에서 본 입출력 단자 수를 외관상 적게 하는 테스트 모드 동작이 가능하게 된다. 이와 같은 구성으로 함으로써, 테스트 한 대당 동시에 측정할 수 있는 반도체 기억 장치 수의 저하를 억제할 수 있게 된다.

따라서, 상술한 바와 같은 데이터 비트 압축 기능을 가지는 반도체 기억 장치에서는 테스트 모드에서의 복수의 데이터 입출력 패드 모두에 대하여 데이터를 부여할 필요가 없다. 이 때문에, 예를 들면 통상 동작에서는 이른바 ×4구성이었던 반도체 기억장치를 ×1구성으로 하여 테스트할 경우, 복수 존재하는 데이터 입출력 패드 중 하나의 데이터 입출력 패드에만 데이터를 공급하면 웨이퍼 공정에서의 중간 테스트를 수행할 수 있게 된다.

도 10은 종래의 상기 데이터 비트 압축 기능을 가지는 반도체 기억 장치(301)의 구성을 도시하는 개략 블록도이다.

통상 동작 모드에서의 판독 동작에서는 어드레스 신호 입력 단자(8)를 통해서 공급되는 외부 어드레스 신호(A0∼Ai)에 따라서 메모리 셀 어레이(15)로부터 선택된 특정의 메모리 셀의 기억 데이터는 센스 앰프(14 및 16)에 의해 증폭되고, I/O회로(14 및 16)에 의해서 내부 데이터 버스에 내부 판독 데이터(q0∼q3)로써 출력된다.

입출력 버퍼 회로(61∼64)는 각각 외부 입출력 단자(65∼68)의 접속 상태를 이하의 2 가지 상태 중 어느 하나로 전환하는 스위치 회로(91∼94)를 포함한다.

즉, 스위치 회로(91∼94)는 제어 신호 발생 회로(11)에 의해 발생되는 테스트 모드 지정 신호(TE)에 따라, 통상 동작 모드에서는 입출력 버퍼 회로(61∼64)와 입출력 단자(65∼68)를 각각 개별적으로 접속한다. 즉, 도 10에서 실선으로 도시한 측에 각 스위치 회로(91∼94)를 접속하고 있다.

따라서, 출력 버퍼 회로(61∼64)는 4개의 메모리 셀로부터 판독된 내부 판독 데이터(q0∼q3)를 각각 받아 외부 판독 데이터(DQ0∼DQ3)를 생성하고 데이터 입출력 단자(65∼68)에 각각 개별적으로 출력한다.

통상 동작 모드에서의 기입 동작에서는 상기 판독 동작과 반대 동작에 의해, 입출력 버퍼 회로(61∼64)는 외부 입출력 단자(65∼68)에 각각 공급된 외부 기입 데이터(DQ0∼DQ3)를 받아서 외부 어드레스 신호(A0∼Ai)에 의해 선택된 4개의 메모리 셀에 대하여 I/O회로(14 및 16)를 통해서 개별적으로 데이터를 출력한다.

한편, 제어 신호 발생 회로(11)는 외부 제어 신호의 라이트 인에이블 신호(EXTW), 출력 인에이블 신호(EXT./OE), 행 어드레스 스트로브 신호(EXT./RAS) 및 열 어드레스 스트로브 신호(EXTCAS)를 받아, 테스트 모드(예를 들면, 번인 테스트 모드(가 지정된 것을 검출하고, 활성의 테스트 모드 지정 신호(TE)를 출력한다.

스위치 회로(91∼94)는, 테스트 모드 지정 신호(TE)의 활성화에 따라, 입출력 버퍼 회로(61∼64)를 특정한 입출력 단자, 예를 들면, 입출력 단자(65)와 공통으로 접속한다. 즉, 도 10에서, 스위치 회로(91∼94)는 점선으로 나타낸 접속 상태가 된다.

따라서, 테스트 모드에서의 기입 동작에서는 입출력 단자(65)에 공급된 기입 데이터가 공통으로 외부 어드레스 신호(A0∼Ai)에 의해서 선택된 4개의 메모리 셀에 대하여 I/O회로(14 및 16)를 통해서 공급된다.

테스트 모드에서의 판독 동작에서는 외부 어드레스 신호(A0∼Ai)에 의해서 선택된 4개의 메모리 셀로부터의 내부 판독 신호(Q0∼Q3)는 논리 합성 회로(47)에 입력하고, 논리 합성 회로(47)는 그들 신호의 일치 여부를 판정한다.

논리 합성 회로(47)는 입력 데이터의 일치 여부의 판정 결과에 따라서 판정신호(TMq0)를 입출력 단자(65)에 출력한다.

따라서, 테스트 모드 동작시에는 입출력 단자(65)만을 통해서 데이터의 입출력이 행해지게 된다. 즉, 통상 동작에서는 ×4구성이었던 반도체 기억 장치를 ×1구성으로 하여 테스트할 수 있게 된다.

이 때문에, 반도체 기억 장치의 입출력 구성이 다비트화된 경우에서도 1대의 테스터에서 동시에 병렬 테스트할 수 있는 반도체 기억 장치 수를 감소시키는 일이 없다.

도 11은 이와 같은 데이터 비트 압축 기능을 가지는 반도체 기억 장치에 대해서 웨이퍼 공정중에서의 중간 테스트에서 입출력 패드에 프로브 바늘을 접촉시킨 경우의 프로브 바늘과 반도체 칩의 배치를 도시하는 도면이다.

상술한 대로, 데이터 입출력용의 패드로서는 외부 입출력 데이터(DQ0)에 대응하는 패드만을 사용하면 되는 구성이기 때문에, 다른 (DQ1∼DQ3)에 대응하는 패드에 대해서는 프로브 바늘을 접촉시킬 필요가 없고, 프로브 바늘의 간격에 여유를 만드는 것이 가능하다.

물론, 중간 테스트 공정에서, 예를 들면, 통상 동작에서는 ×16구성인 반도체 기억 장치를 테스트 모드 동작에서 ×4구성으로 테스트하는 경우 등은 보다 테스트 동작 시에 필요한 프로브 바늘의 개수를 감소시키고, 프로브 바늘 사이의 간격에 여유를 만드는 일이 가능하다.

도 12는 이와 같은 데이터 입출력 패드에 대응하여 설치되는 입력 초기단 버퍼 회로의 구성을 도시하는 개략 블록도이다.

입력 초기단 버퍼 회로(500)는 한 쪽의 입력 노드에 대응하는 입출력 패드로 부터의 외부 입력 데이터(DQi)를 받고, 다른 쪽의 입력 노드가 전원 전위 VccDP 고정된 NAND 회로(510)의 출력을 받고, 반전하여 내부 기입 데이터(Qi)로서 출력하는 인버터(520)를 포함한다.

즉, NAND 회로(510)는 그 한 쪽의 입력 노드가 전원 전위 VccDP 고정되어 있기 때문에, 등가적으로는 인버터 회로로서 동작하게 된다.

도 13은 도 12에 도시한 입력 초기단 버퍼 회로(500)의 구성을 보다 상세하게 도시하는 회로도이다.

NAND 회로(510)는 출력 노드(OUT1)와, 전원 전위 Vcc가 공급되는 노드 사이에 병렬로 접속되는 채널 MOS 트랜지스터(512 및 514)와 출력 노드(OUT1)와 접지 전위(GND)의 사이에 서로 직렬로 접속되는 N채널 MOS 트랜지스터(516 및 518)를 포함한다.

P채널 MOS 트랜재스터(514) 및 N채널 MOS 트랜지스터(516)의 게이트는 함께 입력 노드(IN1)와 접속하고, 입력 노드(IN1)에는 전원 전위 Vcc가 공급되어 있다.

한편, P채널 MOS 트랜지스터(512) 및 N채널 MOS 트랜지스터(518)의 게이트는 함께 입력 노드(IN2)에 접속하고, 입력 노드(IN2)에는 대응하는 외부 기입 데이터(DQi)가 공급된다.

한편, 인버터(520)는 전원 전위 Vcc와 접지 전위 (GND)의 사이에 직렬로 접속되는 P채널 MOS 트랜지스터(522)와 N채널 MOS 트랜지스터(524)를 포함한다.

트랜지스터(522 및 524)의 게이트는 함께 입력 노드(IN3)와 접속하고, 입력 노드(IN3)와 NAND 회로(510)의 출력 노드(OUT1)가 접속하고 있다.

한편, 트랜지스터(522 및 524)의 접속점은 출력 노드(OUT2)와 접속하고, 출력 노드(OUT2)로부터 내부 기입 데이터(qi)가 출력된다.

여기에서 상술한 대로, 웨이퍼 공정에서의 중간 테스트에서 데이터 비트 압축 기능에 의해 도 13에 도시한 입력 초기단 버퍼 회로의 입력 노드(IN2)에 대응하는 입출력 패드에는 프로브 바늘이 접촉하지 않을 경우에 대하여 생각해 본다.

이 경우, 입력 노드(IN2)의 전위 레벨은 전기적으로 플로팅 상태로 되어 있다.

이 때문에, 노드(IN2)의 전위 레벨은 일정치 않은 값이 되고 말기 때문에, 예를 들면, 이 입력 노드(IN2)가 어떠한 원인으로 접지 전위(GND) 이상으로 충전되고, 전위 레벨 1/2Vcc로 되었을 경우를 생각하면 N채널 MOS 트랜지스터(518)는 완전한 차단 상태가 아니게 되고 만다.

한편, 입력 노드(IN2)가 이와 같은 전위 레벨인 경우에 P채널 MOS 트랜지스터(512)도 완전한 차단 상태가 아니게 된다. N채널 MOS 트랜지스터(516)는 그 게이트 전위가 전원 전위 Vcc로 고정되며 도통 상태이다. 이 때문에 전원 전위 Vcc로부터 접지 전위(GND)의 사이에 P채널 MOS 트랜지스터(512), N 채널 MOS 트랜지스터(516) 및 N 채널 MOS 트랜지스터(518)를 통한 전류의 리크 패스가 형성된다.

따라서, 예를 들면, 중간 테스트 공정에서, 반도체 기억 장치의 스탠바이 상태에서의 소비·전류와 같은 미소한 전류값의 특성을 측정하고자 할 경우, 그 측정값이 일정한 값으로 안정되지 않거나, 또는 실측된 값이 반도체 기억 장치 본래의 능력을 나타내는 값이 아니게 되고 만다는 문제점이 있다.

이와 같은 문제는 상술한 바와 같은 데이터 비트 압축 기능을 가지는 반도체 기억 장치의 경우에 한정되지 않고, 예를 들면, 듀얼 포트 구성의 반도체 기억 장치에서, 중간 테스트 공정에서, 그 중의 한 쪽의 포트에 대해서만 테스를 수행할 경우에서는 프로브 바늘이 접촉하지 않는 데이터 입출력 패드가 존재하게 되기 때문에 동일한 문제가 생길 수 있다.

본 발명의 목적은, 통상 동작에 비해 테스트 모드 동작에서 제어 신호 또는 데이터를 공급할 필요가 있는 패드 수를 감소시키는 것이 가능한 반도체 기억 장치에서, 웨이퍼 공정 중의 테스트 공정에서, 프로브 바늘이 접촉하지 않는 입출력 패드에 접속하는 입력 초기단 버퍼 회로의 소비 전류의 변동을 억제할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은, 웨이퍼 공정 중의 테스트 공정에서 스탠바이 상태의 소비 전류와 같은 미소와 전류값의 측정을 안정하게 수행할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.

이 발명의 또 다른 목적은, 다비트 압축 기능을 가지는 반도체 기억 장치의 웨이퍼 공정 중의 테스트 공정에서, 데이터 비트 압축 기능에 의해 데이터 공급이 불필요하게 된 데이터 입출력 패드를 오픈 상태로 하였을 경우에도 안정한 테스트 동작을 수행할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명은 요컨대, 반도체 기억 장치에 있어서, 동작 모드 검지 회로와, 내부 회로와, 복수의 입출력 패드와, 복수의 입출력 버퍼 회로와, CMOS 논리 게이트를 구비한다. 동작 모드 검지 회로는 외부로부터의 제어 신호에 따라 소정의 테스트 모드가 지정된 것을 검지하고, 테스트 모드 신호를 활성화한다.

내부 회로는 외부로부터의 제어 신호에 따라 외부로부터 공급된 데이터를 기억하고, 기억한 데이터를 출력하고, 또 데이터에 의거하는 소정의 처리 결과의 데이터를 출력한다. 복수의 입출력 패드는 외부로부터의 제어 신호 또는 복수의 데이터를 받고, 또는 외부에 복수의 데이터를 받는다. 복수의 입출력 버퍼 회로는 입출력 패드에 대응하여 설치되고, 외부로부터 공급된 대응하는 데이터 및 제어 신호의 어느 하나를 버퍼 처리하여 내부 회로에 공급하고, 또는 내부 회로로부터 공급된 데이터를 버퍼 처리하여 대응하는 입출력 패드로 공급한다. 복수의 입출력 버퍼 회로는 동작 모드가 소정의 테스트 모드인지 아닌지에 관계없이, 대응하는 입출력 패드로부터의 데이터 및 제어 신호의 어느 하나를 받는 제1 입출력 버퍼 회로와, 동작 모드가 소정의 테스트 모드인 경우는 대응하는 입출력 패드로부터 데이터 또는 제어 신호의 접수를 행하지 않고, 복수의 제2 입출력 버퍼 회로를 포함한다. CMOS 논리 게이트는 제2 입출력 버퍼 회로에 대응하여 설치되고, 소정의 테스트 모드에서, 테스트 모드 신호에 의해 제어되고, 제2 그룹의 입출력 버퍼 회로의 입력 노드와 대응하는 입출력 패드 사이의 신호 전달을 차단한다.

본 발명의 다른 양상에서는, 반도체 기억 장치에 있어서, 복수의 워드선과, 복수의 비트선 쌍과, 복수의 메모리 셀과, 메모리 셀 선택 회로와, 동작 모드 검지 회로와, 복수의 입출력 패드와, 복수의 입출력 버퍼 회로와, CMOS 논리 게이트를 구비한다. 복수의 비트선 쌍은 복수의 워드선에 교차한다. 복수의 메모리 셀은 워드선과 비트선에 접속되고, 행렬형으로 배치된다. 메모리 셀 선택 회로는 외부 어드레스 신호에 따라서, 대응하는 메모리 셀의 사이에서 기억 데이터의 판독/기입 동작을 행한다. 동작 모드 검지 회로는 외부로부터의 제어 신호에 따라 소정의 테스트 모드가 지정된 것을 검지하고, 테스트 모드 신호를 활성화한다. 복수의 입출력 패드는 외부로부터의 복수의 입력 데이터를 각각 받고, 외부에 복수의 출력 데이터를 공급한다. 복수의 입출력 버퍼 회로는 입출력 패드에 대응하여 설치되고, 기입 동작시에는 복수의 입력 데이터를 받아 메모리 셀 선택 회로에 출력하고, 판독 동작시에는 메모리 셀 선택 회로로부터의 데이터를 받아 대응하는 입출력 패드에 출력한다. 복수의 입출력 버퍼 회로는 동작 모드가 소정의 테스트 모드인지 여부에 관계없이 입력 데이터를 받는 제1 입출력 버퍼 회로와, 동작 모드가 소정의 테스트 모드인 경우는 대응하는 입출력 패드로부터 입력 데이터의 접수를 수행하지 않고, 복수의 제2 입출력 버퍼 회로를 포함한다. CMOS 논리 게이트는 제2 입출력 버퍼 회로에 대응하여 설치되고, 소정의 테스트 모드에서 테스트 모드 신호로 제어되고, 제2 입출력 버퍼 회로의 노드와 대응하는 입출력 패드 사이의 신호 전달을 차단한다.

제1도는 발명의 제1 실시예의 반도체 기억 장치(200)의 구성을 도시하는 개략 블록도.

제2도는 반도체 기억 장치(100)의 메모리 셀 및 센스 앰프부의 구성을 도시하는 회로도.

제3도는 반도체 기억 장치(100)의 입력 버퍼 회로의 구성을 도시하는 회로도.

제4도는 제3도에 도시한 입력 버퍼 회로의 입력 버퍼 초기단 회로의 구성을 도시하는 회로도.

제5도는 반도체 기억 장치(100)의 제어 신호 발생 회로(11)의 구성을 도시하는 제1 회로도.

제6도는 제어 신호 발생 회로(11)의 구성을 도시하는 제2 회로도.

제7도는 제어 신호 발생 회로(11)의 동작을 설명하기 위한 타이밍 챠트.

제8도는 본 발명의 반도체 기억 장치(100)의 입력 버퍼 회로의 변형예를 도시하는 회로도.

제9도는 웨이퍼 공정 중의 중간 테스트에서의 프로브 바늘과 반도체 칩의 입출력 패드의 배치를 도시하는 도면.

제10도는 종래의 반도체 기억 장치(301)의 구성을 도시하는 개략 블록도.

제11도는 데이터 비트 압축 동작시에서의 프로브 바늘과 반도체 칩의 패드 배치의 관계를 도시하는 도면.

제12도는 종래의 반도체 기억 장치(301)의 입력 초기단 버퍼 회로(500)의 구성을 도시하는 블록도.

제13도는 제12도에 도시한 입력 초기단 버퍼 회로(500)의 구성을 보다 상세하게 도시하는 회로도.

* 도면의 주요 부분에 대한 부호의 설명

8 : 어드레스 신호 입력 단자 11 : 제어 신호 발생 회로

12 : 어드레스 버퍼 회로 13 : 로우 데코더

15 : 메모리 셀 어레이 17 : 컬럼 데코더 회로

101 : 반도체 기억 장치

이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다.

도 1은 본 발명의 실시예의 반도체 기억 장치(101)의 구성을 도시하느 개략 블록도이다.

도 1에서, 반도체 기억 장치(101)는 외부 제어 신호 입력 단자(2 내지 5)를 거쳐 공급되는 외부 제어 신호(EXT./W, EXT./OE, EXT./RAS 및 EXT./CAS)를 받아, 내부 제어 신호를 발생하는 제어 신호 발생 회로(11)와, 메모리 셀이 행렬형으로 배열되는 메모리 셀 어레이(15)와, 어드레스 신호 입력 단자(8)를 거쳐 공급되는 외부 어드레스 신호(A0∼Ai)를 받고, 제어 신호 발생 회로(11)의 제어하에 내부 행 어드레스 신호 및 내부 열 어드레스 신호를 발생하는 어드레스 버퍼 회로(12)와, 제어 시호 발생 회로(11)의 제어하에 활성화되고, 어드레스 버퍼(12)로부터 공급되는 외부 행 어드레스 신호를 디코드하고, 메모리 셀 어레이(15)의 행(워드선)을 선택하는 로 디코더(13)를 포함한다.

외부 제어 신호 입력 단자(2)에 공급되는 신호(EXT./W)는 데이터 기입을 지정하는 라이트 인에이블 신호이다. 회부 제어 신호 입력 단자(3)에 공급되는 신호(EXT./OE)는 데이터 출력을 지정하는 출력 인에이블 신호이다. 외부 제어 신호 입력 단자(4)에 공급되는 신호(EXT./RAS)는 반도체 기억 장치(101)의 내부 동작을 개시시키고, 또 내부 동작의 활성 기간을 결정하는 행 어드레스 스트로브 신호이다.

이 신호(EXT./RAS)의 활성시, 로 디코더(13)등의 메모리 어레이(15)의 행을 선택하는 동작에 관련되는 회로가 활성 상태로 된다. 외부 제어 신호 입력 단자(5)에 공급되는 신호(EXT./CAS)는 열 어드레스 스트로브 신호이고, 메모리 셀 어레이(15)에서의 열을 선택하는 회로를 활성 상태로 한다.

제어 신호 발생 회로(11)는 외부 행 스트로브 신호(EXT./RAS)에 따라서, 내부 행 스토로브 신호 (int. RAS)를, 외부 열 스트로브 신호(EXT./CAS)에 다라서 내부열 스트로브 신호(int.CAS)를, 외부 라이트 인에이블 신호(EXT./W)에 따라서 내부 라이트 인에이블(WBE)를, 외부 출력 인에이블 신호(EXT./OE)에 따라서 내부 출력 인에이블 신호(OEM)를 각각 출력한다.

반도체 기억 장치(101)은 또한, 제어 신호 발생 회로(11)의 제어하에 활성화되고, 어드레스 버퍼 회로(12)로부터의 내부 열 어드레스 신호를 디코드하고, 메모리 셀 어레이(15)의 열을 선택하는 열 선택 신호를 발생하는 칼럼 디코더 회로(17)와, 메모리 셀 어레이(15)의 선택된 행에 접속하는 메모리 셀의 데이터를 검지하여 증폭하는 센스 앰프와, 칼럼 디코더 회로(17)로부터의 렬 선택 신호에 응답하여 메모리 셀 어레이(15)의 선택된 열을 내부 데이터 버스에 접속하는 I/O회로와, 제어 신호 발생 회로(11)의 제어하에 대응하는 데이터 입출력 단자(65∼68)에 공급된 외부 입력 데이터(DQ0∼DQ3)를 받는 입력 초기단 버퍼 회로(71∼74)와, 입력 초기단 버퍼 회로(71∼74)와, 입력 초기단 버퍼 회로(71∼74)의 출력을 각각 받고, 대응하는 내부 데이터 버스에 출력하는 입출력 버퍼 회로(61∼64)를 포함한다.

반도체 기억 장치(101)은, 또한, 제어 신호 발생 회로(11)에 의해 제어되고, 테스트 모드 동작에서 종래의 반도체 기억 방치(201)과 마찬가지로 외부 어드레스 신호(A0∼Ai)에 의해서 선택된 4개의 메모리 셀로부터의 내부 판독 신호(q0∼q3)를 받고, 이들 신호의 일치 불일치를 판정하고, 판정 신호(TEMq0)를 출력하는 논리 합성 회로(47)를 포함한다.

도 1에서는 입출력 버퍼 회로(61∼64)는 제어 신호 발생 회로(11)로부터 출력되는 신호(TE)에 의해 제어되고, 통상의 데이터 기입 동작에서는 각각 대응하는 입력 초기단 버퍼 회로(71∼74)로부터의 출력 데이터를 각각 대응하는 내부 데이터 버스에 출력하고, 테스트 동작 모드에서는 데이터 입출력 단자(65)에 공급된 신호(TQ0)에 따라서 입력 초기단 버퍼 회로(71)로부터 출력되는 신호를 모든 입출력 버퍼 회로(61∼64)가 대응하는 내부 데이터 버스에 대하여 공통으로 출력한다.

또, 도 1에 도시한 구성에서는 설명을 간단케 하기 위해 데이터 입출력 단자(65∼68)로부터 공급된 데이터를 내부 데이터 버스에 각각 공급하는 구성만을 나타내고 있지만, 입출력 버퍼 회로(61∼64)는 각각 대응하는 내부 데이터 버스에 판독 선택된 메모리 셀로부터의 판독 데이터를 각각 대응하는 데이터 입출력 단자(65∼68)에 출력하는 구성을 가진다.

또한, 도 1에서는 센스 앰프와 I/O회로는 하나의 블록(14 및 16)으로 나타내고 있다.

입출력 버퍼 회로(61∼64)는 판독 동작에서는 외부 출력 인에이블 신호(EXT./OE)에 따라 제어 신호 발생 회로(11)에서 발생되는 내부 출력 인에이블 신호(OEM)의 활성화(“H”레벨로의 변화)에 따라서 활성 상태로 되고, 기입 동작에서는 외부 라이트 인에이블 신호(EXT./W)에 따라서 제어 신호 발생 회로(11)에서 발생되는 내부 라이트 인에이블 신호(WBE)의 활성화에 따라서 활성 상태로 된다.

제어 신호 발생 회로(11)는 특히 한정되지 않지만, 내부 제어 신호(EXT./W, EXT./OE, EXT./RAS 및 EXT./CAS)를 받고, 테스트 모드(예를 들면 번인 모드)가 지정된 것을 검출하고, 테스트 모드 검출 신호(TE)를 활성 상태(“H”레벨 상태)로 한다. 이 때, 예를 들면, 외부 제어 신호(EXT./W, EXT./OE, EXT./RAS 및 EXT./CAS)는 이른바 WCBR 조건[신호(EXT./RAS)의 활성화(“L”레벨)이전에 신호(EXT./W) 및 신호(EXT./CAS)가 함께 활성 상태(“L”레벨)로 되는 조건]에 의해 테스트 모드를 지정하는 구성으로 할 수 있다.

도 2는 특히 한정되지 않지만, 데이터 비트 압축 기능을 가지는 반도체 기억 장치(101)의 메모리 셀 어레이(15) 및 센스 앰프(+I/O14 및 16)의 구성의 일예를 도시하는 회로도이다.

도 2에서 센스 앰프(20, 22 및 24)는 센스 앰프(21, 23 및 25)와 비트 선 쌍을 끼워 양단에 배치되고, 대향하는 센스 앰프에 접속하는 각 비트선은 서로 교대로 배치되어 있다. 즉, 예를 들면 센스 앰프(21)에 접속되는 비트선 쌍(BL00 및 ZBL00)사이에 센스 앰프(21)에 접속되는 비트선 쌍(BL10 및 ZBL10)중의 비트선(ZBL10)이 배치되는 구성으로 되어 있다.

비트선 쌍(BL00 및 ZBL00)은 N 채널 MOS 트랜지스터(26a 및 26b)를 통해서내부 데이터 버스 (IO0 및 ZIO0)에 각각 접속된다. 비트선 쌍(BL10 및 ZBL10, BL20 및 ZBL20 또한 BL30 및 ZBL30)도 마찬가지로 하여 N 채널 MOS 트랜지스터(26c 및 26d, 26e 및 26f 또한 26g 및 26h)를 거쳐 각각 내부 데이터 버스(IO1 및 ZIO1, IO2 및 ZIO2 또한 103 및 ZIO3)에 접속된다.

N 채널 MOS 트랜지스터(26a∼26h)의 게이트 전위는 동일한 칼럼 선택 신호(CSL0)에 의해서 제어된다.

센스 앰프(20)는 비트선 쌍(BL00 및 ZBL00)에 접속되고, 센스 앰프 제어선(S2N 및 S2P)로부터 공급되는 전원 전위에 따라서 이 비트선 쌍 간의 전위치를 증록한다. 비트선 상(BL10 및 ZBL10, BL20 및 ZBL20 또한 BL30 및 ZBL30)에 각각 접속되는 센스 앰프(21, 22 및 23)도 마찬가지로 각각이 접속되는 비트선 쌍 사이의 전위차의 증폭을 한다.

내부 데이터 버스(IO0 및 ZIO0)는, 입출력 버퍼 회로(61)에 접속하고, 내부기입 신호(q0)를 전달한다. 마찬가지로 하여, 내부 데이터 버스(IO1 및 ZIO1, IO2 및 ZIO2 또한 IO3 및 ZIO3)은 각각 입출력 버퍼 회로(62, 63 및 64)에 접속되어 내부 기입 신호(q1, q2, q3)를 전달한다.

워드선(WL0)과 비트선(BL00)의 교점에는 메로리 셀(28a)이, 비트선(BL10)과의 교점에는 메모리 셀(28b)이, 비트선(BL20)과의 교점에는 메모리 셀(28c)이, 비트선(BL30)과의 교점에는 메모리 셀(28d)이 각각 접속되어 있다.

통상 동작 모드의 기입 동작에서는 외부 단자(65∼68)로부터 입력된 외부 기입 데이터(DQ0∼DQ3)는 입출력 버퍼 회로(61∼64)에서 각각 대응하는 상보적인 내부 기입 신호로 변환되고, 내부 데이터 버스(IO0 및 ZIO0∼IO3 및 ZIO3)에 전달된다. 외부 어드레스(A0∼Ai)에 따라, 예를 들면 워드선(WL0)이 선택되고, 칼럼 선택 신호(CSL0)에 따라, 내부 데이터 버스(IO0 및 ZIO0∼IO3 및 ZIO3)가 각각 대응하는 비트선 쌍과 접속되면 메모리 셀(28a∼28d)에는 외부 입출력 단자(65∼68)에 입력된 데이터에 따른 기억 데이터가 각각 개별적으로 기입된다.

이것에 대해서, 데이터 비트 압축 동작시에서의 기입 동작에서는, 예를 들면 외부 입출력 단자(65)에 입력된 데이터(DQ0)에 다른 상보 신호(相補 信號)가 내부 데이터 버스(IO0 및 ZIO0∼IO3 및 ZIO3)모두에 공통적으로 전달된다. 예를 들면, 이 기입 데이터가 “L”레벨인 경우, 워드선(WL0) 및 칼럼 선택 신호(CSL0)에 의해서 선택되는 메모리 셀(28a∼28d)에 데이터를 기입할 때에는 이들 메모리셀에 접속하는 비트선 (BL00∼BL30)는 모두 “L”레벨이 된다. 한편 이들 비트선과 쌍을 이루는 비트선(ZBL0∼ZBL30)는 “H”레벨이 된다.

이상과 같이하여 테스트 모드에서는 데이터 입출력 단자(65)에 데이터(DQ0)를 주는 것만으로 상기 예에서는 4개의 메모리 셀에 대해서 동시에 동일한 데이터를 기입할 수 있다.

또한, 이상의 설명에서는 이른바 ×4구성의 반도체 기억 장치에서, 테스트 모드에서는 ×1구성의 데이터 기입이 가능한 경우를 나타내었지만, 이하의 설명으로 알 수 있는 바와 같이, 본 발명은 이와 같은 경우에 한정되지 않고, 다른 워드 구성에 대한 데이터 비트 압축 동작, 예를 들면 통상 동작에서, ×16구성의 반도체 기억 장치에 대해서, 테스트 모드에서는 ×4구성의 데이터 기입을 가능케 하는 경우에서도 적용할 수 잇다.

더욱이, 보다 일반적으로 복수의 데이터 입력 단자 중, 테스트 모드에서 데이터 입력을 행할 필요가 없는 데이터 입출력 단자가 존재할 경우에 한하지 않고, 예를 들면, 제어 신호가 입력되는 입출력 단자 중, 테스트 모드에서는 제어 신호를 입력할 필요가 없는 입출력 단자가 존재할 경우에서도 마찬가지로 적용할 수 있다.

도 3은 본 발명의 반도체 기억 장치(101)의 입력 버퍼 회로의 구성을 도시하는 회로도이다.

입력 버퍼 회로(31a, 31b, 31c 및 31d)는 각각 도 1에서의 입력 버퍼 회로(61, 62, 63 및 64)에 포함된다. 입력 버퍼 회로(31a)와, 입력 버퍼 회로(31b∼31d)의 구성은 기본적으로는 각각 동일하므로 이하에서는 주로 입력 버퍼 회로(31a)의 구성 및 동작에 대하여 설명한다.

입출력 단자(65∼68)에 공급된 데이터는 각각 입력 초기단 회로(71∼74)를 거쳐 대응하는 입력 버퍼 회로(31a, 31b, 31c 및 31d)에 전달된다.

즉, 입력 초기단 버퍼 회로(71)는 데이터 입출력 단자(65)에 공급되는 외부기입 데이터(DA0)를 받아 내부 기입 데이터(dq0)를 출력한다.

입력 초기단 버퍼 회로(72∼74)는 각각 대응하는 데이터 입출력 단자(66∼68)에 공급되는 외부 기입 데이터(DQ1∼DQ3)를 각각 받고, 대응하는 내부 기입 데이터(dq1∼DQ3)를 각각 출력한다.

입력 초기단 버퍼 회로(71)는 한 쪽의 입력 노드가 데이터 입출력 단자(65)와 접속하고, 다른 쪽의 입력 노드의 전위 레벨은 전원 전위 VccDP 고정되는 NAND회로(712)와, NAND 회로(712)의 출력을 받아 내부 기입 데이터(dq0)를 출력하는 인버터(714)를 포함한다.

한편, 입력 초기단 버퍼 회로(72)는 한 쪽의 입력 노드가 대응하는 데이터 입출력 단자(66)와 접속하고, 다른 쪽 입력 노드로 테스트 모드 지정 신호(TE)의 반전 신호인 신호(/TE)를 받는 NAND 회로(722)와, NAND 회로(722)의 출력을 받는 인버터 회로(724)를 포함한다.

입력 초기단 버퍼 회로(73 및 74)의 구성은 대응하는 데이터 입출력 단자 및 대응하는 입력 버퍼 회로가 다른 것 이외에는 입력 초기단 버퍼 회로(72)의 구성과 동일하다.

입력 버퍼 회로(31a)는 테스트 모드 지정 신호(TE)에 따라 입력 데이터의 경로를 전환하는 스위치 회로(311)와, 내부 라이트 인에이블 신호(WBE)에 의해 제어 되고, 스위치 회로(311)의 출력을 받아, 내부 데이터 버스(IO0 및 ZIO0)에 대해서 상보적인 내부 기입 데이터를 출력하는 입력 제어 회로(321)를 포함한다.

스위치 회로(311)는 신호(dq0)를 받아, 테스트 모드 지정 신호(TE)에 의해 제어되고, 신호(TE)가 “L”레벨인 경우에 활성 상태로 되는 클록식 인버터 회로(312)와, 신호(dq0)를 받아, 테스트 모드 지정 신호(TE)로 제어되고, 신호(TE)가 “H”레벨일 때에 활성 상태로 되는 클록식 인버터 회로(313)와, 테스트 모드 지정 신호(TE)를 받아 클록식 인버터 회로(312 및 313)에 제어 신호를 출력하는 인버터 회로(314)를 포함한다.

입력 제어 회로(321)는 인버터 회로(322)와, NAND 회로(323, 324)와 인버터 회로(325, 326)와, N 채널 MOS 트랜지스터(Q1, Q2, Q3 및 Q4)를 포함한다.

NAND 회로(323)는 내부 라이트 인에이블 신호(WBE)와 스위치 회로(311)의 출력을 받는다. 인버터 회로(325)는 NAND 회로(323)의 출력을 받는다. 인버터 회로(322)는 스위치 회로(311)의 출력을 받고, NAND 회로(324)는 내부 라이트 인에이블 신호(WBE)와 인버터 회로(322)의 출력을 받는다. 인버터 회로는 NAND회로(324)의 출력을 받는다. N 채널 MOS 트랜지스터(Q1 및 Q2)는 “H”레벨에 상당하는 전원 전위와, “L”레벨에 상당하는 접지 전위의 사이에 직렬로 접속되고, N 채널 MOS 트랜지스터(Q3 및 Q4)도 전원 전위와 접지 전위의 사이에 직렬로 접속된다.

N 채널 MOS 트랜지스터(Q1 및 Q4)의 게이트와 인버터 회로(325)의 출력이 접속된다. N 채널 MOS 트랜지스터(Q2 및 Q3)의 게이트와 인버터 회로(326)의 출력이 접속된다. N 채널 MOS 트랜지스터 (Q1 및 Q2)의 접속점과 내부 데이터 버스(IO0)가 접속되고, N 채널 MOS 트랜지스터(Q3 및 Q4)의 접속점과 내부 데이터 버스(ZIO0)가 접속된다.

다음으로, 입력 버퍼 회로(31a)의 동작에 대하여 설명한다.

우선, 통상 동작 모드, 즉, 테스트 모드 지정 신호(TE)가 “L”레벨인 경우에 대하여 설명한다.

이 경우, 스위치 회로(311)에서, 클록식 인버터 회로(312)는 활성 상태에서 입력 신호를 반전하여 출력하고, 클록식 인버터 회로(313)는 불활성 상태이다. 따라서, 인버터(714)의 출력과, 입력 제어 회로(321)의 접속이 차단된다.

신호(DQ0)가 예를 들면 “H”레벨인 경우, 클록식 인버터 회로(312)의 출력은 “L”레벨이 된다.

내부 라이트 인에이블 신호(WBE)가 불활성 상태(“L”레벨 상태)에 있는 동안은 스위치 회로(311)의 출력 신호의 레벨에 상관없이, NAND 회로(323 및 324)의 출력은 모두 “H”레벨이고, 인버터 회로(325 및 326)의 출력도 “L”레벨이 된다.

따라서, N 채널 MOS 트랜지스터(Q1∼Q4)는 모두 차단 상태로 되고, 내부 데이터 버스(IO0 및 ZIO0)는 모두 하이 임피던스 상태로 되어 있다.

이에 대해서, 내부 라이트 인에이블 신호(WBE)가 활성 상태(“H”레벨 상태)로 되면, 스위치 회로(311)의 출력인 클록식 인버터 회로(312)의 출력 신호는 상기한대로 “L”레벨이므로, NAND 회로(323)의 출력은“H”레벨로 NAND 회로(324)의 출력은 “L”레벨로 된다.

따라서, 인버터 회로(325)의 출력은 “L”레벨로 되고, N 채널 MOS 트랜지스터Q1 및 Q4)는 차단 상태이다.

한편, 인버터 회로(326)의 출력은 “H”레벨이고, N 채널 MOS 트랜지스터(Q2 및 Q3)는 도통 상태가 된다. 따라서, 내부 데이터 버스(IO0)는 “H”레벨로, 내부 데이터 버스(ZIO0)은 “L”레벨이 된다. 즉, 신호(dq0)가 “H”레벨인 것에 대응하여 내부 데이터 버스(IO0 및 ZIO0)의 전위가 변화하게 된다.

다음으로, 테스트 모드 상태, 즉, 테스트 모드 지정 신호(TE)가 활성 상태(“H”레벨 상태)인 경우의 입력 버퍼 회로(31a)의 동작에 대하여 설명한다.

이 경우, 스위치 회로(311)에서, 클록식 인버터 회로(312)는 불활성 상태이고, 클록식 인버터 회로(313)는 활성 상태가 된다. 따라서, 인버터 회로(314)의 출력(dq0)의 출력이 입력 제어 회로(321)와 접속된다.

즉, 테스트 모드 상태에서도, 데이터 입출력 단자(65)에 공급된 기입 데이터(DQ0)에 따라, 내부 회로 데이터(dq0)가 생성되고, 그것에 따라, 내부 데이터 버스(IO0 및 ZIO0)의 전위 레벨이 구동된다.

이것에 대하여 입력 버퍼 회로(31b)의 동작은 다음과 같이 된다.

즉, 통상 동작 모드에서는 테스트 모드 지정 신호(TE)의 반전 신호인 신호(/TE)는 “H”레벨로서, 입력 초기단 버퍼 회로(72)중의 NAND 회로(722)의 동작은 입력초기단 버퍼 회로(71)중의 NAND 회로(712)의 동작과 마찬가지가 된다.

따라서, 데이터 입출력 단자(66)에 공급된 외부 기입 데이터(DQ)에 대응하여 입력 초기단 버퍼 회로(72)중의 인버터 회로(724)로부터 출력되는 내부 회로 데이터(dq1)에 따라, 입력 버퍼 회로(31b)는 대응하는 내부 데이터 버스(IO2 및 ZIO2)의 전위 레벨을 구동한다.

이것에 대하여 테스트 모드 상태에서는 입력 버퍼 회로(31b)는 외부 기입 데이터(DQ0)에 따라 입력 초기단 버터 회로(71)로부터 출력되는 내부 기입 데이터(dq0)에 따라 대응하는 내부 데이터 버스(IO2 및 ZIO2)의 전위 레벨을 구동한다.

입력 버퍼 회로(31c 및 31d)에 대해서도 마찬가지로, 통상 동작 모드에서는 각각 대응하는 데이터 입출력 단자(67 및 68)에 공급된 외부 기입 데이터(DQ2 및 D3)에 따라, 입력 초기단 버퍼 회로(73 및 74)로부터 출력되는 내부 회로 데이터(dq2 및 dq3)에 따라, 대응하는 내부 데이터 버스(IO1 및 ZIO1) 또는 (IO3 및 ZIO3)의 전위 레벨이 구동된다.

이것에 대해서 테스트 모드 상태에서는 입력 버퍼 회로(31c 및 31d)는 데이터 입출력 단자(65)에 공급된 기입 데이터(DQ0)에 따라 입력 초기단 버퍼 회로(71)로부터 출력되는 내부 기입 데이터(dq0)에 대응하여 내부 데이터 버스(IO0 및 ZIO1 또한 IO3 및 ZIO3)의 전위 레벨을 구동한다.

이상의 동작에 의해, 통상 동작에서는 내부 데이터 버스(IO0 및 ZIO0∼IO3 및 ZIO3)는 각각 대응하는 데이터 입출력 단자에 공급된 외부 가입 데이터에 다라 그 전위 레벨이 구동되고, 테스트 모드 상태에서는 내부 데이터 버스(IO0 및 ZIO0∼IO3 및 ZIO3)는 모두 데이터 입출력 단자(65)에 공급된 외부 기입 데이터(DQ0)에 따라 그 전위 레벨이 구동된다.

즉, 데이터 입출력 단자(65)에 기입 데이터를 주는 것만으로 선택된 4개의 메모리 셀에 대하여 공통의 데이터를 기입할 수 있게 된다.

도 4는 도 3에 도시한 입력 초기단 버퍼 회로(72)의 구성을 보다 상세하게 도시하는 회로도이다.

도 4에 도시한 입력 초기단 버퍼 회로의 구성은 입력 노드(IN1)에 대하여 테스트 모드 지정 신호(TE)의 반전 신호(/TE)가 입력되는 구성으로 되어 있는 점을 빼고서는 도 13에 도시한 종래의 입력 초기단 버퍼 회로의 구성과 동일하고, 동일부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.

다음으로 그 동작에 대하여 설명한다.

입력 초기단 버퍼 회로(72)에서는 통상 동작 모드에서는 신호(/TE)가“H”레벨이기 때문에 도 13에서 도시한 종래의 입력 초기단 버퍼 회로의 동작과 동일한 동작을 행한다.

이것에 대하여 테스트 모드 상태에서는 신호(/TE)가 “L”레벨이 된다. 이 때문에 N 채널 MOS 트랜지스터(516)는 차단 상태가 된다.

따라서, 종래의 입력 초기단 버퍼 회로와 달리, 대응하는 데이터 입출력 단자(66)의 전위 레벨이 1/2Vcc로 되어 있을 경우에도 NAND 회로(722)중에는 전원 전위 Vcc로부터 접지 전위(GND)로 향하는 관통 전류가 생성되지 않는다.

즉, P 채널 MOS 트랜지스터(512) 및 N 채널 MOS 트랜지스터(518)가 모두 한 차단 상태가 되어 있지 않은 경우에도 N 채널 MOS 트랜지스터(516)가 차단상태로 고정되어 있기 때문에, 관총 전류 패스가 생성되지 않는 구성으로 되어 있다.

입력 초기단 버퍼 회로(71)의 구성은 도 13에 도시한 종래의 입력 초기단 버퍼 회로의 구성과 동일하고, 입력 초기단 버퍼 회로(73 및 74)의 구성은 기본적으로 입력 초기단 버퍼 회로(72)의 구성과 동일하다.

따라서, 테스트 모드 상태에서 데이터 입출력 단자(65)에만 프로브 바늘을 접촉시키고, 데이터 입출력 단자(66∼68)는 프로브 바늘을 접촉시키지 않고 전기적으로 플로팅 상태로 하고 있을 경우, 이 데이터 입출력 단자(66∼68)와 접속하는 입력 초기단 버퍼 회로(72∼74)중에는 관통 전류가 생성되지 않는다.

따라서, 이와 같은 테스트 동작 모드에서 프로브 바늘의 개수를 삭감하고, 그 간격에 여유가 생겨 있을 경우에서도 스탠바이 상태의 소비 전류와 같은 미소한 전류값이 측정을 안정하게 수행할 수 있다.

도 5는 테스트 모드 지정 신호(TE)를 외부로부터 공급되는 신호(EXT./W, EXT./RAS 및 EXT./CAS)에 따라, 내부 제어 신호 (Φ MS 및 ΦMR)를 출력하는 내부제어 회로(200)의 구성을 도시하는 회로도이고, 도 6은 신호(ΦMS) 및 신호(ΦMR)에 따라 테스트 모드 지정 신호(TE)를 활성 상태 또는 불활성 상태로 하는 S-R 플립 플롭 회로(250)의 구성을 도시하는 블록도이다.

도 5를 참조하여, 내부 제어 회로(200)는 신호(EXT./W)에 따라 제어 신호 발생 회로(11)에서 발생되는 신호(int./WE 및 EXT./CAS)에 따라 발생되는 신호(int./CAS)의 2개의 신호를 받는 NOR 회로(210)와, 게이트에 신호(EXT./RAS)에 따라 발생되는 신호(int./RAS)를 받고, 소스 및 드레인 중 어느 한 쪽이 NOR 회로(210)의 출력과 접속하는 N 채널 MOS 트랜지스터(216)와, N 채널 MOS 트랜지스터(216)의 소스 및 드레인 중의 다른 쪽 노드(P)의 전위 레벨을 유지하는 래치 회로(218)와, 게이트에 신호[int./RAS{신호(int./RAS)의 반전 신호}]를 받아, 소스 및 드레인의 어느 한 쪽이 노드(P)와 접속하고, 다른 쪽이 내부 제어 신호(ΦMS)를 출력하는 노드(P′)와 접속하는 N 채널 MOS 트랜지스터(222)와, 노드 (P′)와 접지 전위의 사이에 접속되고, 게이트에 신호 (int./RAS)를 받는 N 채널 MOS 트랜지스터(226)를 포함한다.

내부 제어 회로(200)는 또한, 신호(int./WE)를 받는 인버터(212)와, 신호(int./CAS) 및 인버터(212)의 출력을 받는 NOR 회로(214), 게이트에 신호(int./RAS)를 받아, 소스 및 드레인의 어느 한 쪽이 NOR 회로(214)의 출력과 접속하고, 다른 쪽이 노드(Q)와 접속하는 N 채널 MOS 트랜지스터(220)와, 노드(Q)의 전위 레벨을 유지하는 래치 회로(224)와, 게이트에 신호(int,/RAS)를 받아 소스 및 드레인의 어느 한 쪽이 노드(Q)와 접속하고, 다른 쪽이 신호(Φ_MR)를 출력하는 노드(Q′)와 접속하는 N 채널 MOS 트랜지스터(228)와, 게이트에 신호(int,/RAS)를 받아 노드(Q′)와 접지 전위의 사이에 접속되는 N 채널 MOS 트랜지스터(230)를 포함한다.

도 6을 참조하여, 제어 신호 발생 회로(11)는 또한 신호(Φ_MS)를 세트 신호로 하고, 신호(Φ_MR)를 리셋 신호로 받고, 테스트 모드 지정 신호(TE)를 출력하는 S-R 플립 플롭 회로(250)를 포함한다.

다음으로, 내부 제어 회로(200) 및 S-R 플립 플롭 회로(250)의 동작에 대하여 간단하게 설명한다. 도 7은 내부 제어 회로(200) 및 S-R 플립 플롭 회로(250)의 동작을 설명하는 타이밍 챠트이다.

시각(t1)에서, 신호(EXT./CAS 및 EXT./WE)가 “H”레벨로부터 “L”레벨로 내려간다. 그후, 시가(t3)에서, 신호(EXT./RAS)도 “L”레벨로 내려간다. 즉, 이른바 WCBR 조건이 설정된다.

시각(t1)로부터 시각(t2)까지의 기간에서, 신호(EXT./WE 및 EXT./CAS)가 모두 “L”레벨인 것에 따라, NOR 회로(210)의 출력 레벨이 “H”레벨로 되어 있다. 시가(t1) 내지 시가(t2)의 기간에서는 신호(EXT./RAS), 즉, 신호(int./RAS)는 “H”레벨이고, N 채널 MOS 트랜지스터(216)는 도통 상태이므로, 노드(P)의 전위 레벨도 “H”레벨이 된다. 이 전위 레벨이 래치 회로(218)에 의해 유지된다.

한편으로, NOR 회로(214)의 출력 노드와 접속되어 있는 노드(Q)의 전위 레벨은 “L”레벨이고, 이 전위 레벨을 래치 회로(224)가 유지하고 있다.

시각(t1∼t2)에서는 게이트에 신호[int.RAS{신호(int./RAS)의 반전신호}]를 받는 N 채널 트랜지스터(222 및 228)는 모두 비도통 상태이고, 신호(int./RAS)를 게이트에 받는 N 채널 MOS 트랜지스터(226 및 230)는 모두 도통상태이다. 따라서, 노드(P′ 및 Q′)의 전위 레벨은 모두“L”레벨이고, 신호(Φ_MS및 Φ_MR)는 모두 “L”레벨이다.

시각(t2)에서, 신호(EXT./RAS)가 “H”레벨로 부터“L”레벨로 내려가면, N 채널 MOS 트랜지스터(216, 220, 226 및 230)는 모두 비도통 상태가 된다. 이것에 대해서, 게이트에 신호[int.RAS{신호(int./RAS)의 반전신호}]를 받는 N 채널 MOS 트랜지스터(222 및 228)는 모두 도통 상태가 되기 때문에, 시각 (t3)에서, 노드(P′)의 전위 레벨은 “H”레벨로 올라가고, 노드(Q′)의 전위 레벨은 “L”레벨을 유지한다.

즉, 도 7에 도시한 바와 같이, 시각(t2)에서, 신호(Φ_MS)가 “H”레벨로 변화한다.

다음으로, 도 6을 참조하여, 신호(Φ_MS)가 “H”레벨이 됨에 따라, S-R 플립 플롭 회로(250)의 출력 신호인 테스트 모드 지정 신호(TE)는 시각(t3)에서 활성 상태의 “H”레벨로 세트된다.

이상의 동작에 의해, 테스트 모드 동작이 지정되고, 테스트 모드 기간 중은 신호(TE) 레벨은 “H”레벨로, 신호(/TE)레벨은 “L”레벨로 유지된다.

시각(t4)에서, 신호(EXT./RAS)가 “H”레벨이 됨에 따라, N 채널 MOS 트랜지스터(226 및 230)이 모두 도통 상태가 되어, 노드(P′ 및 Q′)의 전위 레벨, 즉 신호(Φ_MS) 및 신호(Φ_MR)의 레벨이 모두 “L”레벨이 된다.

이상에서, 테스트 모드 동작에 대한 세트 사이클이 완료된다.

계속해서, 테스크 모드 동작에서는, 예를 들면, 통상대로 신호(EXT./RAS)의 “L”레벨로의 하강의 에지에 따라, 행 어드레스가 선택되고, 신호(EXT./CAS)의 하강의 에지에 따라, 열 어드레스 신호가 선택됨으로써 테스트 동작이 수행된다.

테스트 동작이 완료하면 계속해서 리셋 사이클이 개시된다.

리셋 사이클에서는, 시각(t5)에서, 신호(EXT./CAS)가 “L”레벨로 하강하고, 이어서 시각(t6)에서, 신호(EXT./RAS)가 “L”레벨로 하강한다.

즉, 이른바 CBR 조건이 설정된다.

시각(t5∼t6)에서는, NOR 회로(214)의 출력 노드의 전위 레벨이 “H”레벨로 되고, NOR 회로(210)의 출력 노드는 “L”레벨을 유지한다. 세트 사이클에서의 것과 마찬가지로 이 기간[시각(t5∼t6)]에서의 NOR 회로(210 및 214)의 각각의 출력 노드의 전위 레벨에 따라, 시각 (t6)에서의 신호(EXT./RAS)의 하강 위치에서 신호(Φ_MS및 Φ_MR)가 출력된다.

즉, 시각 (t6)에서 신호(Φ_MS)는 “L”레벨을 유지하고, 신호(Φ_MR)는 “H”레벨로 상승한다. 이에 따라, S-R 플립 플롭 회로(250)의 출력 레벨이 리셋되고, 시가(t7)에서 테스트 모드 지정 신호(TE)는 “L”레벨이 된다.

시각 (t8)에서 신호(EXT./RAS 및 ./CAS)가 모두 “H”레벨로 복귀함에 따라, 신호(Φ_MR)도 “L”레벨로 복귀한다.

이상 설명한 바와 같은 내부 제어 회로(200) 및 S-R 플립 플롭 회로(250)의 동작에 의해 외부 제어 신호의 조합에 따라 테스트 모드 지정 신호(TE) 및 그 반전신호(/TE)를 활성 상태 또는 불활성 상태로 설정할 수 있다.

이상의 설명에서는, 입력 초기단 버퍼 회로(71∼74)는 NAND 회로를 포함 하는 것으로써 설명하였다.

그러나, 입력 초기단 회로(71∼74)를 구성하기 위해서는 이와 같은 구성에 한정되지 않고, 다른 CMOS 논리 게이트 회로를 이용할 수도 있다.

도 8은 도 3에 도시한 입력 초기단 버퍼 회로의 변형예를 도시하는 회로도이다.

도 3에 도시한 입력 초기단 버퍼 회로의 구성과 다른 점은 데이터 입출력 단자(65∼68)로부터 공급되는 외부 기입 데이터(DQ0∼DQ3)를 한 쪽의 입력으로서 받는 CMOS 논리 게이트가 NOR 회로로 되어 있는 점이다.

즉, 데이터 입출력 단자(65)에 대응하여 설치되는 입력 초기단 버퍼 회로(71)는 한 쪽의 입력 노드에 전원 전위 Vcc를 받고, 다른 쪽의 입력 노드가 데이터 입출력 단자(65)와 접속하는 NOR 회로(716)와, NOR 회로(716)의 출력을 받아 반전하여 내부 기입 데이터(DQ)를 출력하는 반전 회로(714)를 포함한다.

데이터 입출력 단자(66)에 대응하여 설치되는 입력 초기단 버퍼 회로(72)는 한 쪽의 입력 노드로 테스트 모드 지정 신호(TE)를 받고, 다른 쪽의 입력 노드가 데이터 입출력 단자(66)와 접속하는 NOR 회로(726)와, NOR 회로(726)의 출력을 받아 반전하여 내부 기입 데이터(dq1)를 출력하는 인버터(724)를 포함한다.

데이터 입출력 단자(76 및 68)에 대응하여 설치되는 입력 초기단 버퍼 회로(73 및 74)의 구성은 입력 초기단 버퍼 회로(72)의 구성과 기본적으로 동일하다.

이와 같은 구성으로도, 도 3에서 설명한 회로와 동일한 효과를 얻을 수 있다.

또한, 신호(TE)에 따라, 대응하는 데이터 입출력 단자와, 대응하는 입력 버퍼와의 사이의 신호 전달을 차단할 수 있는 CMOS 논리 게이트이면 동일한 효과를 얻을 수 있다.

이상 상술한 바와 같이, 본 발명의 주된 이점은 웨이퍼 공정에서의 테스트 동작에서 프로브 바늘이 접촉되지 않는 입출력 패드가 존재할 경우에도 이 입출력 패드로부터의 입력 데이터를 받는 CMOS 회로에 관통 전류가 발생하는 것을 억제 할 수 있다는 점이다.

본 발명의 다른 이점은 웨이퍼 공정 중의 테스트 모드 동작에서 스탠바이 상태의 미소한 소비 전류 등의 측정을 안정되게 수행할 수 있다는 점이다.

Claims (7)

1. 반도체 기억 장치에 있어서, 외부로부터의 제어 신호에 따라 소정의 테스트 모드가 지정된 것을 검지하고, 테스트 모드 신호를 활성화하는 동작 모드 검지 수단, 외부로부터의 제어 신호에 따라 외부로부터 받은 데이터를 기억하고, 기억한 데이터를 출력하며, 상기 데이터에 기초한 소정 처리 결과의 데이터를 출력하는 내부 회로, 외부로부터의 상기 제어 신호 또는 복수의 상기 데이터를 받고, 또한 외부에 복수의 데이터를 공급하는 복수의 입출력 패드, 및 상기 입출력 패드에 대응하여 설치되며, 외부로부터 공급된 대응하는 상기 데이터 및 제어 신호 중의 어느 하나를 버퍼 처리하여 상기 내부 회로에 공급하고, 또는 상기 내부 회로로부터 공급된 데이터를 버퍼 처리하여 대응하는 상기 입출력 패드에 공급하는 복수의 입출력 버퍼 수단을 구비하되 상기 복수의 입출력 버퍼 수단은, 동작 모드가 상기 소정의 테스트 모드인지의 여부에 관계없이, 대응하는 상기 입출력 패드로부터의 상기 데이터 및 제어 신호 중의 어느 하나를 받는 제1 입출력 버퍼 수단, 및 동작모드가 상기 소정의 테스트 모드인 경우는, 대응하는 상기 입출력 패드로부터 상기 데이터 또는 상기 제어 수단의 접수를 수행하지 않는 복수의 제2 입출력 버퍼 수단을 포함하고 상기 반도체 기억 장치는, 상기 제2 입출력 버퍼 수단에 대응하여 설치되고, 상기 소정의테스트 모드에서 상기 테스트 모드 신호로 제어되고, 상기 제2 그룹의 입출력 버퍼 수단의 입력 노드와 대응하는 상기 입출력 패드와의 사이의 신호 전달을 차단하는 CMOS 논리 게이트를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
2. 제1항에 있어서, 상기 CMOS 논리 게이트 회로는, 한 쪽의 입력 노드에 상기 테스트 모드 신호를 받고 다른 쪽의 입력 노드는 대응하는 입출력 패드와 접속하는 2입력 NAND회로인 것을 특징으로 하는 반도체 기억 장치.
3. 제1항에 있엇, 상기 CMOS 논리 게이트 회로는, 한 쪽의 입력 노드로 상기 테스트 모드 신호를 받고 다른 쪽의 입력 노드는 대응하는 입출력 패드와 접속하는 2입력 NOR 회로인 것을 특징으로 하는 반도체 기억 장치.
4. 반도체 기억 장치에 있어서, 복수의 워드선, 상기 복수의 워드선과 교차하는 복수의 비트선 쌍, 상기 워드선과 상기 비트선에 접속되고, 행렬 형태로 배열된 복수의 메모리 셀, 외부 어드레스 신호에 따라, 대응하는 메모리 셀과의 사이에서 기억 데이터의 판독/기입 동작을 행하는 메모리 셀 선택수단, 외부로부터의 제어 신호에 따라 소정의 테스트 모드가 지정된 것을 검지하고, 테스트 모드 신호를 활성화하는 동작 모드 검지 수단, 외부로부터의 복수의 입력 데이터를 각각 받아 외부에 복수의 출력 데이터를 공급하는 복수의 입출력 패드, 및 상기 입출력 패드에 대응하여 설치되며, 기입 동작시에는 상기 복수의 입력 데이터를 받아 상기 메모리 셀 선택 수단에 출력하고, 판독 동작 시에는 상기 메모리 셀 수단으로부터의 데이터를 받아, 대응하는 상기 입출력 패드에 출력하는 복수의 입출력 버퍼 수단을 구비하되 상기 복수의 입출력 버퍼 수단은, 동작 모드가, 상기 소정의 테스트 모드인지의 여부에 관계없이 상기 입력 데이터를 받는 제1 입출력 버퍼 수단, 및 동작 모드가, 상기 소정의 테스트 모드인 경우는, 대응하는 상기 입출력 패드로부터 상기 입력 데이터의 접수를 수행하지 않는 복수의 제2 입출력 버퍼 수단을 포함하며 상기 반도체 기억 장치는, 상기 제2 입출력 버퍼 수단에 대응하여 설치되며, 상기 소정의 테스트 모드에서 상기 테스트 모드 신호로 제어되고, 상기 제2 입출력 버퍼 수단의 입력 노드와, 대응하는 상기 입출력 패드와의 사이의 신호 전달을 차단하는 CMOS 논리 게이트를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
5. 제4항에 있어서, 상기 소정의 테스트 모드에서, 상기 테스트 모드 신호로 제어되고, 상기 제1 입력 버퍼에 공급된 입력 데이터를 상기 복수의 제2 입력 버퍼에 공통으로 공급하는 전환 수단, 및 상기 소정의 테스트 모드에서의 판독 동작에서 상기 제1 및 제2 입력 버퍼로 부터의 공통의 상기 입력 데이터가 기입되어 있는 메모리 셀로부터 판독된 복수의 판독 데이터의 일치/불일치에 따라 대응하는 테스트 결과 신호를 상기 제1 입출력 버퍼 수단에 공급하는 멀티 비트 테스트 수단을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
6. 제5항에 있어서, 상기 CMOS 논리 게이트 회로는 한 쪽의 입력 노드로 상기 테스트 모드 신호를 받고, 다른 쪽이 입력 노드는 대응하는 입출력 패드와 접속하는 2 입력 NAND 회로인 것을 특징으로 하는 반도체 기억 장치.
7. 제5항에 있어서, 상기 CMOS 논리 게이트 회로는 한 쪽의 입력 노드로 상기 테스트 모드 신호를 받고, 다른 쪽의 입력 노드는 대응하는 입출력 패드와 접속하는 2 입력 NOR 회로인 것을 특징으로 하는 반도체 기억 장치.

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