KR100254619B1

KR100254619B1 - Semiconductor device manufacturing method

Info

Publication number: KR100254619B1
Application number: KR1019970082314A
Authority: KR
Inventors: 임근
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 2000-05-01
Anticipated expiration: 2017-12-31
Also published as: KR19990062009A

Abstract

모스 트랜지스터와 아날로그 커패시터를 구비한 반도체장치의 제조방법에 관하여 개시한다. 본 발명은 필드 산화막에 의해 제1, 제2, 및 제3 활성 영역이 한정되는 반도체기판 전면에 제1 절연막 및 제1 전도막을 순차적으로 형성하는 단계와, 상기 제1 활성 영역을 노출시키는 단계와, 상기 결과물 전면에 상기 제1 절연막보다 두꺼운 제2 절연막과 제2 전도막을 순차적으로 형성하는 단계와, 상기 제2 전도막 및 상기 제2 절연막을 패터닝함으로써 상기 제1 활성 영역 상에는 제1 게이트를 형성하고, 상기 제3 활성 영역 상부에는 커패시터 유전막 및 커패시터 상부 전극을 형성하는 단계와, 상기 제1 전도막 및 상기 제1 절연막을 패터닝함으로써 상기 제2 활성 영역 상에는 제2 게이트를 형성하고, 상기 제3 활성 영역 상에는 커패시터 하부 전극을 형성하는 단계를 포함한다. 본 발명에 의하면, 단순한 공정으로 신뢰성있게 서로 다른 임계 작동전압을 갖는 모스 트랜지스터와 아날로그 커패시터를 형성할 수 있다.A method of manufacturing a semiconductor device having a MOS transistor and an analog capacitor is disclosed. According to an embodiment of the present invention, a first insulating film and a first conductive film are sequentially formed on an entire surface of a semiconductor substrate in which first, second, and third active regions are defined by a field oxide film, and exposing the first active region. And sequentially forming a second insulating film and a second conductive film thicker than the first insulating film on the entire surface of the resultant, and patterning the second conductive film and the second insulating film to form a first gate on the first active region. And forming a capacitor dielectric layer and a capacitor upper electrode over the third active region, and patterning the first conductive layer and the first insulating layer to form a second gate over the second active region. Forming a capacitor lower electrode on the active region. According to the present invention, it is possible to form MOS transistors and analog capacitors having different threshold operating voltages reliably in a simple process.

Description

Semiconductor device manufacturing method

본 발명은 반도체장치 제조방법에 관한 것으로서, 특히 서로 다른 두께를 갖는 게이트 절연막을 갖는 모스 트랜지스터(MOS transistor)와 아날로그 커패시터(analog capacitor)를 구비한 반도체장치를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having a MOS transistor and an analog capacitor having gate insulating films having different thicknesses.

반도체장치의 응용 분야가 커짐에 따라 A/D 콘버터(analog to digital converter) 또는 D/A 콘버터(digital to analog converter) 회로 등에 적용되는 아날로그 커패시터와 서로 다른 임계 동작 전압을 갖는 모스 트랜지스터를 함께 구비하는 반도체장치가 요구되고 있다. 그러나, 동일한 기판 상에 서로 다른 임계 동작 전압을 갖는 모스 트랜지스터와 아날로그 커패시터를 간단한 방법으로 신뢰성 있게 형성하는 것은 매우 어려운 문제이다.As the field of application of semiconductor devices increases, an analog capacitor applied to an A / D converter or a D / A converter circuit is provided with a MOS transistor having a different threshold operating voltage. There is a demand for a semiconductor device. However, it is very difficult to reliably form MOS transistors and analog capacitors having different threshold operating voltages on the same substrate in a simple manner.

도 1a 내지 도 1i는 종래의 반도체장치 제조방법을 설명하기 위한 단면도들이다.1A to 1I are cross-sectional views illustrating a conventional semiconductor device manufacturing method.

도 1a는 필드 산화막(15)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 반도체기판(10) 상에 제1 활성 영역(A), 제2 활성 영역(B), 및 제3 활성 영역(C)을 한정하는 필드 산화막(15)을 형성한다.1A is a cross-sectional view for explaining a step of forming the field oxide film 15. Specifically, the field oxide film 15 defining the first active region A, the second active region B, and the third active region C is formed on the semiconductor substrate 10.

도 1b는 열산화막(20)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 필드 산화막(15)이 형성된 결과물 전면에 열산화 공정으로 열산화막(20)을 형성한다. 여기서, 상기 필드 산화막(15)상에 형성된 열산화막은 상기 활성 영역(A, B, C)에 비해 매우 작은 두께를 갖기 때문에 무시하여 도시하지 않았다.1B is a cross-sectional view for describing a step of forming the thermal oxide film 20. First, the thermal oxide film 20 is formed on the entire surface of the product on which the field oxide film 15 is formed by a thermal oxidation process. Here, since the thermal oxide film formed on the field oxide film 15 has a very small thickness compared to the active regions A, B, and C, the thermal oxide film is not shown in a negligible manner.

도 1c는 제2 활성 영역(B) 및 제3 활성 영역(C)을 노출시키는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제2 활성 영역(B) 및 상기 제3 활성 영역(C)을 노출시키도록 상기 결과물 상에 감광막 패턴(25)을 형성한다. 이어서, 상기 제2 활성 영역(B) 및 상기 제3 활성 영역(C)이 노출되도록 상기 감광막 패턴(25)을 식각 마스크로 하여 상기 열산화막(20)을 습식 식각 방법으로 제거하여 상기 제2 활성 영역(B) 및 상기 제3 활성 영역(C)을 노출시킨다. 이 때, 제거되지 않는 상기 제1 활성 영역(A) 상의 상기 열산화막(20)은 상기 감광막 패턴(25)과 접하기 때문에 상기 감광막 패턴(25)에서 상기 열산화막(20)으로 불순물이 유입되기 쉽다.FIG. 1C is a cross-sectional view for describing a step of exposing a second active region B and a third active region C. FIG. First, a photoresist pattern 25 is formed on the resultant to expose the second active region B and the third active region C. FIG. Subsequently, the thermal oxide layer 20 is removed by a wet etching method using the photoresist pattern 25 as an etch mask so that the second active region B and the third active region C are exposed. Region B and the third active region C are exposed. At this time, since the thermal oxide film 20 on the first active region A, which is not removed, contacts the photosensitive film pattern 25, impurities are introduced into the thermal oxide film 20 from the photosensitive film pattern 25. easy.

도 1d는 제1 게이트 절연막(20a) 및 제2 게이트 절연막(30)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 감광막 패턴(25)을 제거한다. 이어서, 산화 공정을 행하여 상기 감광막 패턴(25)이 제거된 결과물 전면에 산화막을 성장시킨다. 물론, 상술한 바와 같이 상기 필드 산화막(15)에는 산화막이 거의 형성되지 않는다. 따라서, 상기 제1 활성 영역(A)에는 상기 열산화막(20)이 성장하여 제1 게이트 절연막(20a)이 형성되고, 상기 제2 및 제3 활성 영역(B, C)에는 상기 제1 게이트 절연막(20a)보다 작은 두께를 갖는 제2 게이트 절연막(30)이 형성된다.1D is a cross-sectional view for describing a step of forming the first gate insulating film 20a and the second gate insulating film 30. First, the photoresist pattern 25 is removed. Subsequently, an oxidation process is performed to grow an oxide film on the entire surface of the product from which the photoresist pattern 25 is removed. Of course, as described above, almost no oxide film is formed in the field oxide film 15. Accordingly, the thermal oxide film 20 is grown in the first active region A to form a first gate insulating film 20a, and the first gate insulating film is formed in the second and third active regions B and C. The second gate insulating film 30 having a thickness smaller than 20a is formed.

이와 같이 상기 제2 게이트 절연막(30)보다 더 두꺼운 상기 제1 게이트 절연막(20a)을 형성하기 위해서는 감광막을 도포 및 제거하는 단계를 행해야 될 뿐만 아니라 일단 상기 열산화막(20)을 형성시킨 후 다시 산화 공정을 진행하여 상기 열산화막(20)을 성장시키는 두 단계의 산화 공정을 진행해야 한다. 따라서, 상기 제1 게이트 절연막(20a)은 불순물에 의한 전하를 함유하기 쉬울 뿐만 아니라 그 막질이 나빠지게 된다. 특히, 상기 제1 게이트 절연막이 100Å 이하의 두께를 갖는 미세 트랜지스터를 형성할 경우에는 상기와 같은 막질의 저하는 더욱 심화되며 막 두께를 조절하기도 어렵게 된다.As described above, in order to form the first gate insulating film 20a thicker than the second gate insulating film 30, not only the photosensitive film is applied and removed but also the oxide film 20 is formed and then oxidized again. It is necessary to proceed with a two-step oxidation process to grow the thermal oxide film 20 by the process. Accordingly, the first gate insulating film 20a not only contains charges due to impurities but also degrades its quality. In particular, in the case where the first gate insulating film forms a fine transistor having a thickness of 100 占 Å or less, the degradation of the film quality is further deepened and it is difficult to control the film thickness.

도 1e는 제1 다결정 실리콘막(35), 유전막(40), 및 제2 다결정 실리콘막(45)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 게이트 절연막(20a) 및 상기 제2 게이트 절연막(30)이 형성된 결과물 전면에 제1 다결정 실리콘막(35), 유전막(40), 및 제2 다결정 실리콘막(45)을 순차적으로 적층한다.FIG. 1E is a cross-sectional view for describing a step of forming the first polycrystalline silicon film 35, the dielectric film 40, and the second polycrystalline silicon film 45. Specifically, the first polycrystalline silicon film 35, the dielectric film 40, and the second polycrystalline silicon film 45 are sequentially formed on the entire surface of the resultant product in which the first gate insulating film 20a and the second gate insulating film 30 are formed. Laminated by.

도 1f는 제2 다결정 실리콘막 패턴(45a) 및 유전막 패턴(40a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 다결정 실리콘막(35)이 노출되도록 상기 제2 다결정 실리콘막(45) 및 상기 유전막(40)을 패터닝함으로써 상기 제3 활성 영역(C) 상부의 상기 제1 다결정 실리콘막(35) 상에 순차적으로 적층된 유전막 패턴(40a) 및 제2 다결정 실리콘막 패턴(45a)을 형성한다.1F is a cross-sectional view for describing a step of forming the second polycrystalline silicon film pattern 45a and the dielectric film pattern 40a. Specifically, by patterning the second polycrystalline silicon film 45 and the dielectric film 40 so that the first polycrystalline silicon film 35 is exposed, the first polycrystalline silicon film (above the third active region C) ( A dielectric film pattern 40a and a second polycrystalline silicon film pattern 45a that are sequentially stacked on the 35 are formed.

도 1g는 제1 게이트(50), 제2 게이트(55), 및 아날로그 커패시터(60)를 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 및 제2 활성 영역(A, B)이 노출되도록 상기 제1 다결정 실리콘막(35), 상기 제1 게이트 절연막(20a), 및 상기 제2 게이트 절연막(20b)을 패터닝함으로써 상기 제1 활성 영역(A) 상에는 제1 게이트 절연막 패턴(20b)과 제1 다결정 실리콘막 패턴(35a)이 순차적으로 적층된 제1 게이트(50)를 형성하고, 상기 제2 활성 영역(B) 상에는 제2 게이트 절연막 패턴(30a) 및 상기 제1 다결정 실리콘막 패턴(35a)이 순차적으로 적층된 제2 게이트(55)를 형성한다. 동시에, 상기 제3 활성 영역(C) 상에는 제1 다결정 실리콘막 패턴(35a)을 형성함으로써 상기 제1 다결정 실리콘막 패턴(35a), 상기 유전막 패턴(40a), 및 상기 제2 다결정 실리콘막 패턴(45a)이 순차적으로 적층된 아날로그 커패시터(60)를 완성한다.FIG. 1G is a cross-sectional view for describing a step of forming the first gate 50, the second gate 55, and the analog capacitor 60. Specifically, by patterning the first polycrystalline silicon film 35, the first gate insulating film 20a, and the second gate insulating film 20b so that the first and second active regions A and B are exposed. On the first active region A, a first gate 50 in which a first gate insulating layer pattern 20b and a first polycrystalline silicon layer pattern 35a are sequentially stacked is formed, and the second active region B is formed. A second gate 55 in which the second gate insulating layer pattern 30a and the first polycrystalline silicon layer pattern 35a are sequentially stacked is formed on the second gate 55. At the same time, by forming a first polycrystalline silicon film pattern 35a on the third active region C, the first polycrystalline silicon film pattern 35a, the dielectric film pattern 40a, and the second polycrystalline silicon film pattern ( 45a) completes the analog capacitors 60 sequentially stacked.

도 1h는 식각손상치유 산화막(65) 및 제1 불순물 영역(70)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 다결정 실리콘막(35), 상기 제1 게이트 절연막(20a), 및 상기 제2 게이트 절연막(20b)의 패터닝 과정에서 발생한 식각 손상을 치유하기 위하여 상기 결과물을 어닐링(annealing)한다. 이 때, 상기 결과물 전면에 식각손상치유 산화막(65)이 형성된다. 다음에, 상기 제1 게이트(50) 및 상기 제2 게이트(55)를 이온 주입 마스크로 하여 상기 제1 활성 영역(A) 및 상기 제2 활성 영역(B)에 1 차 이온을 주입을 행함으로써 제1 불순물 영역(70)을 형성한다.FIG. 1H is a cross-sectional view for describing a step of forming an etch damage healing oxide film 65 and a first impurity region 70. First, the resultant is annealed in order to cure the etching damage caused during the patterning of the first polycrystalline silicon film 35, the first gate insulating film 20a, and the second gate insulating film 20b. At this time, the etch damage healing oxide film 65 is formed on the entire surface. Next, primary ions are implanted into the first active region A and the second active region B by using the first gate 50 and the second gate 55 as ion implantation masks. The first impurity region 70 is formed.

도 1i는 스페이서(75) 및 제2 불순물 영역(80)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 불순물 영역(70)이 형성된 결과물 전면에 스페이서용 산화막을 형성한 다음 상기 식각손상치유 산화막(65)이 노출되도록 상기 스페이서용 산화막을 이방성 식각함으로써 상기 제1 게이트(50), 상기 제2 게이트(55), 및 상기 아날로그 커패시터(60)의 측벽에 스페이서(75)를 형성한다.FIG. 1I is a cross-sectional view for describing a step of forming the spacer 75 and the second impurity region 80. First, an oxide film for a spacer is formed on the entire surface of the resultant product on which the first impurity region 70 is formed, and then the anisotropic etching of the spacer oxide film to expose the etch-damage oxide film 65 is performed on the first gate 50 and the Spacers 75 are formed on the sidewalls of the second gate 55 and the analog capacitor 60.

이어서, 상기 스페이서(75), 상기 제1 게이트(50), 및 상기 제2 게이트(55)를 이온 주입 마스크로 하여 상기 제1 활성 영역(A) 및 상기 제2 활성 영역(B)에 2차 이온 주입을 행함으로써 상기 제1 불순물 영역(70)보다 더 큰 불순물 농도를 갖는 제2 불순물 영역(80)을 형성한다. 따라서, 상기 제1 활성 영역(A)과 상기 제2 활성 영역(B)에는 상기 제1 불순물 영역(70)과 상기 제2 불순물 영역(80)으로 이루어진 LDD(lightly doped drain) 구조의 소오스 드레인 영역(85)을 구비한 모스 트랜지스터가 완성된다.Subsequently, the spacer 75, the first gate 50, and the second gate 55 are secondary to the first active region A and the second active region B using an ion implantation mask. By ion implantation, the second impurity region 80 having an impurity concentration larger than that of the first impurity region 70 is formed. Accordingly, a source drain region having a lightly doped drain (LDD) structure including the first impurity region 70 and the second impurity region 80 is formed in the first active region A and the second active region B. FIG. The MOS transistor provided with 85 is completed.

상술한 바와 같이 종래의 반도체장치 제조방법에 의하면, 모스 트랜지스터가 서로 다른 임계 동작 전압을 갖도록 모스 트랜지스터의 게이트 절연막을 갖는 모스 트랜지스터를 형성하기 위하여 서로 다른 두께의 게이트 절연막을 형성할 경우에는 감광막을 도포 및 제거하는 단계를 행해야 한다. 또한, 상기 제2 게이트 절연막(30)에 비해 상대적으로 더 두꺼운 두께를 갖는 상기 제1 게이트 절연막(20a)을 형성하려면 두 단계의 산화 공정을 진행해야 한다.As described above, according to the conventional semiconductor device manufacturing method, in order to form the MOS transistor having the gate insulating film of the MOS transistor so that the MOS transistor has different threshold operating voltages, when the gate insulating films having different thicknesses are formed, a photosensitive film is coated. And removing. In addition, in order to form the first gate insulating layer 20a having a thickness relatively thicker than that of the second gate insulating layer 30, two steps of oxidation are required.

따라서, 상기 제1 게이트 절연막(20a)에 불순물에 의한 전하가 함유되어 모스 트랜지스터의 임계 동작 전압이 일정치 않게 될 뿐만 아니라 상기 제1 게이트 절연막(20a)의 막질이 나빠지게 된다. 즉, 모스 트랜지스터의 전기적 특성에 대한 신뢰성이 저하된다. 특히, 미세 트랜지스터를 형성할 경우에는 상기와 같은 막질의 저하는 더욱 심화되며 막 두께를 조절하기도 어렵게 된다.Therefore, charges due to impurities are contained in the first gate insulating film 20a, so that the threshold operating voltage of the MOS transistor is not constant, and the film quality of the first gate insulating film 20a is deteriorated. In other words, the reliability of the electrical characteristics of the MOS transistor is reduced. In particular, in the case of forming a fine transistor, such a decrease in film quality is further exacerbated, and it is difficult to control the film thickness.

따라서, 본 발명이 이루고자 하는 기술적 과제는 서로 다른 게이트 절연막을 갖는 모스 트랜지스터와 아날로그 커패시터를 보다 단순한 방법으로 신뢰성있게 형성할 수 있는 반도체장치 제조방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device which can reliably form MOS transistors and analog capacitors having different gate insulating films in a simpler manner.

제1a도 내지 제1i도는 종래의 반도체장치 제조방법을 설명하기 위한 단면도들,1A to 1I are cross-sectional views illustrating a conventional method of manufacturing a semiconductor device,

제2a도 내지 제2i도는 본 발명에 따른 반도체장치 제조방법을 설명하기 위한 단면도들이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

A, D : 제1 활성 영역 B, E : 제2 활성 영역A, D: first active region B, E: second active region

C, F : 제3 활성 영역 35, 125 : 제1 다결정 실리콘막C, F: third active region 35, 125: first polycrystalline silicon film

20a, 120 : 제1 게이트 절연막 30, 130 : 제2 게이트 절연막20a and 120: first gate insulating film 30 and 130: second gate insulating film

45, 135 : 제2 다결정 실리콘막 50, 140 : 제1 게이트45, 135: Second polycrystalline silicon film 50, 140: First gate

55, 155 : 제2 게이트 60, 155 : 아날로그 커패시터55, 155: second gate 60, 155: analog capacitor

85, 175 : 소오스 드레인 영역85, 175: source drain region

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체장치 제조방법은 필드 산화막에 의해 제1, 제2, 및 제3 활성 영역이 한정되는 반도체기판 전면에 제1 절연막 및 제1 다결정 실리콘막을 순차적으로 형성하는 단계와, 상기 제1 활성 영역 상의 상기 제1 다결정 실리콘막 및 상기 제1 절연막을 제거하는 단계와, 상기 결과물 전면에 상기 제1 절연막과는 다른 두께를 갖는 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 제2 다결정 실리콘막을 형성하는 단계와, 상기 제1 활성 영역 및 상기 제1 다결정 실리콘막이 노출되도록 상기 제2 다결정 실리콘막 및 상기 제2 절연막을 패터닝함으로써 상기 제1 활성 영역 상에는 제1 게이트를 형성하고, 상기 제3 활성 영역 상부의 상기 제1 다결정 실리콘막 상에는 순차적으로 적층된 커패시터 유전막 및 커패시터 상부 전극을 형성하는 단계와, 노출된 상기 제1 다결정 실리콘막 및 상기 제1 절연막을 패터닝함으로써 상기 제2 활성 영역 상에는 제2 게이트를 형성하고, 상기 제3 활성 영역 상에는 커패시터 하부 전극을 형성하는 단계와, 소오스 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In the semiconductor device manufacturing method according to the present invention for achieving the above technical problem, the first insulating film and the first polycrystalline silicon film are sequentially formed on the entire surface of the semiconductor substrate where the first, second and third active regions are defined by the field oxide film. Removing the first polycrystalline silicon film and the first insulating film on the first active region, forming a second insulating film having a thickness different from that of the first insulating film on the entire surface of the resultant; Forming a second polycrystalline silicon film on the second insulating film, and patterning the second polycrystalline silicon film and the second insulating film to expose the first active region and the first polycrystalline silicon film. A capacitor dielectric layer and a capacitor formed with a first gate and sequentially stacked on the first polycrystalline silicon layer above the third active region Forming a top gate electrode, and forming a second gate on the second active region and a capacitor bottom electrode on the third active region by patterning the exposed first polycrystalline silicon film and the first insulating film. And forming a source drain region.

여기서, 상기 제2 절연막은 상기 제1 절연막보다 더 두꺼운 것이 바람직하다.Here, the second insulating film is preferably thicker than the first insulating film.

또한, 상기 제1 절연막은 실리콘질화막과 이를 산화시킴으로써 얻어진 실리콘 질산화물로 형성하는 것이 바람직하다.In addition, the first insulating film is preferably formed of a silicon nitride film and a silicon nitride oxide obtained by oxidizing it.

그리고, 상기 제2 절연막을 실리콘산화막으로 형성하는 것이 바람직하며, 상기 제1 전도막 및 제2 전도막을 폴리실리콘막으로 형성하는 것이 바람직하다.Preferably, the second insulating film is formed of a silicon oxide film, and the first conductive film and the second conductive film are preferably formed of a polysilicon film.

이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 2a 내지 도 2i는 본 발명에 따른 반도체장치 제조방법을 설명하기 위한 단면도들이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 2a는 필드 산화막(115)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 반도체기판(110) 상에 습식 산화 방법으로 제1 활성 영역(D), 제2 활성 영역(E), 및 제3 활성 영역(F)을 한정하는 필드 산화막(115)을 형성한다.2A is a cross-sectional view for explaining a step of forming the field oxide film 115. Specifically, a field oxide film 115 is formed on the semiconductor substrate 110 to define the first active region D, the second active region E, and the third active region F.

도 2b는 제1 절연막(120) 및 제1 다결정 실리콘막(125)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 필드 산화막(115)이 형성된 결과물 전면에 실리콘 질화막을 형성시킨 후 상기 실리콘 질화막을 산화시킴으로써 실리콘 질산화물로 이루어진 제1 게이트 절연막(120)을 형성한다. 이어서, 상기 제1 절연막(120)상에 제1 다결정 실리콘막(125)을 형성한다.2B is a cross-sectional view for describing a step of forming the first insulating film 120 and the first polycrystalline silicon film 125. First, a silicon nitride film is formed on the entire surface of the resultant product in which the field oxide film 115 is formed, and then the silicon nitride film is oxidized to form a first gate insulating film 120 made of silicon nitride oxide. Subsequently, a first polycrystalline silicon film 125 is formed on the first insulating film 120.

도 2c는 상기 제1 활성 영역(D)을 노출시키는 단계를 설명하기 위한 단면도이다. 구체적으로, 사진 식각 공정으로 상기 제1 활성 영역(D) 상의 상기 제1 다결정 실리콘막(125) 및 상기 제1 게이트 절연막(120)을 제거함으로써 상기 제1 활성 영역(D)을 노출시킨다.2C is a cross-sectional view for describing a step of exposing the first active region D. FIG. Specifically, the first active region D is exposed by removing the first polycrystalline silicon layer 125 and the first gate insulating layer 120 on the first active region D by a photolithography process.

도 2d는 제2 게이트 절연막(130)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 활성 영역(D)이 노출된 결과물 전면에 상기 제1 게이트 절연막(120)보다 더 두꺼운 제2 게이트 절연막(130)을 습식 또는 건식 산화 방법으로 형성한다. 따라서, 종래와 달리 감광막을 도포하고 제거하는 공정을 행하지 않고서도 각각 단 1회의 산화막 성장 공정으로 상기 제1 활성 영역(D)과 상기 제2 활성 영역(E) 상에 서로 다른 두께를 갖는 게이트 절연막을 형성시킬 수 있다.2D is a cross-sectional view for describing a step of forming the second gate insulating layer 130. In detail, a second gate insulating layer 130 thicker than the first gate insulating layer 120 is formed on the entire surface of the exposed result of the first active region D by a wet or dry oxidation method. Therefore, the gate insulating film having a different thickness on the first active region (D) and the second active region (E) in a single oxide film growth step, respectively, without performing a process of applying and removing the photoresist film, unlike the conventional art. Can be formed.

도 2e는 상기 제2 게이트 절연막(130)상에 제2 다결정 실리콘막(135)을 형성하는 단계를 나타낸 단면도이다.2E is a cross-sectional view illustrating a step of forming a second polycrystalline silicon film 135 on the second gate insulating film 130.

도 2f는 제1 게이트(140), 커패시터 상부 전극, 및 커패시터 유전막을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 활성 영역(D) 및 상기 제1 다결정 실리콘막(125)이 노출되도록 상기 제2 다결정 실리콘막(135) 및 상기 제2 게이트 절연막(130)을 패터닝함으로써 상기 제3 활성 영역(F) 상부의 상기 제1 다결정 실리콘막(125) 및 상기 제1 활성 영역(D)상에 각각 순차적으로 적층된 제2 게이트 절연막 패턴(130a) 및 제2 다결정 실리콘막 패턴(135a)을 형성한다.2F is a cross-sectional view for describing a step of forming the first gate 140, the capacitor upper electrode, and the capacitor dielectric layer. Specifically, the third active region is patterned by patterning the second polycrystalline silicon layer 135 and the second gate insulating layer 130 to expose the first active region D and the first polycrystalline silicon layer 125. (F) forming second gate insulating film patterns 130a and second polycrystalline silicon film patterns 135a sequentially stacked on the first polycrystalline silicon film 125 and the first active region D, respectively. do.

즉, 상기 제1 활성 영역(D)상에는 모스(MOS) 트랜지스터의 게이트 절연막 역할을 하는 제1 게이트 절연막 패턴(130a)과 게이트 전극 역할을 하는 제2 다결정 실리콘막 패턴(135a)이 순차적으로 적층된 제1 게이트(150)를 형성하고, 상기 제3 활성 영역(F) 상부의 제1 다결정 실리콘막(125)상에는 커패시터의 유전막 역할을 하는 제2 게이트 절연막 패턴(130a)과 커패시터의 상부 전극 역할을 하는 제2 다결정 실리콘막 패턴(135a)을 형성한다. 따라서, 종래와 달리 상기 제1 활성 영역(D) 상에 모스 트랜지스터의 게이트 절연막이 형성되는 동시에 상기 제3 활성 영역(F)상에도 커패시터 유전막이 형성되므로 공정이 단순화된다.That is, the first gate insulating layer pattern 130a serving as the gate insulating layer of the MOS transistor and the second polycrystalline silicon layer pattern 135a serving as the gate electrode are sequentially stacked on the first active region D. A first gate 150 is formed, and a second gate insulating layer pattern 130a serving as a dielectric film of a capacitor and a top electrode of the capacitor are formed on the first polycrystalline silicon film 125 on the third active region F. The second polycrystalline silicon film pattern 135a is formed. Therefore, unlike the related art, the gate insulating film of the MOS transistor is formed on the first active region D and the capacitor dielectric film is also formed on the third active region F, thereby simplifying the process.

도 2g는 제2 게이트(155)와 커패시터 하부 전극을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제2 활성 영역(E) 상부의 상기 제1 다결정 실리콘막(125)의 소정 영역이 노출되도록 상기 결과물 상에 감광막 패턴(150)을 형성한다. 이어서, 상기 제2 활성 영역(E)이 노출되도록 상기 감광막 패턴(150)을 식각 마스크로 하여 상기 제1 다결정 실리콘막(125) 및 상기 제1 게이트 절연막(120)을 이방성 식각함으로써 상기 제2 활성 영역(E)상에 제1 게이트 절연막 패턴(120) 및 제1 다결정 실리콘막 패턴(125a)이 순차적으로 적층된 제2 게이트(155)를 형성한다. 동시에, 상기 제3 활성 영역(F) 상에 커패시터의 하부 전극 역할을 하는 제1 다결정 실리콘막 패턴(125a)을 형성함으로써 상기 제3 활성 영역(F) 상에 아날로그 커패시터(155)를 완성한다.2G is a cross-sectional view for describing a step of forming the second gate 155 and the capacitor lower electrode. First, a photoresist pattern 150 is formed on the resultant portion to expose a predetermined region of the first polycrystalline silicon layer 125 on the second active region E. Subsequently, the second active layer is anisotropically etched by using the photoresist pattern 150 as an etch mask so that the second active region E is exposed, thereby etching the first polycrystalline silicon layer 125 and the first gate insulating layer 120. A second gate 155 is formed on the region E in which the first gate insulating layer pattern 120 and the first polycrystalline silicon layer pattern 125a are sequentially stacked. At the same time, the analog capacitor 155 is completed on the third active region F by forming the first polycrystalline silicon film pattern 125a on the third active region F, which serves as a lower electrode of the capacitor.

도 2h는 식각손상치유 산화막(155) 및 제1 불순물 영역(160)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 감광막 패턴(150)을 제거한다. 이어서, 상기 제1 게이트(140) 및 상기 제2 게이트(155)를 형성하기 위한 식각 공정에서 발생한 식각 손상을 치유하기 위하여 상기 감광막 패턴(150)이 제거된 결과물을 어닐링(annealing)한다. 이 때, 상기 결과물 전면에 식각손상치유 산화막(155)이 형성된다. 다음에, 상기 제1 게이트(140) 및 상기 제2 게이트(155)를 이온 주입 마스크로 하여 상기 제1 활성 영역(D) 및 상기 제2 활성 영역(E)에 1 차 이온을 주입을 행함으로써 제1 불순물 영역(160)을 형성한다.2H is a cross-sectional view for describing an operation of forming an etch damage healing oxide film 155 and a first impurity region 160. First, the photoresist pattern 150 is removed. Subsequently, in order to heal the etching damage generated in the etching process for forming the first gate 140 and the second gate 155, the resultant from which the photoresist pattern 150 is removed is annealed. At this time, an etch damage healing oxide film 155 is formed on the entire surface. Next, primary ions are implanted into the first active region D and the second active region E by using the first gate 140 and the second gate 155 as ion implantation masks. The first impurity region 160 is formed.

도 2i는 스페이서(165) 및 제2 불순물 영역(170)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 불순물 영역(160)이 형성된 결과물 전면에 스페이서용 산화막을 형성한 다음 상기 식각손상치유 산화막(155)이 노출되도록 상기 스페이서용 산화막을 이방성 식각함으로써 상기 제1 게이트(140), 제2 게이트(155), 및 상기 아날로그 커패시터(155)의 측벽에 스페이서(165)를 형성한다.2I is a cross-sectional view for describing a step of forming the spacer 165 and the second impurity region 170. First, an oxide film for a spacer is formed on the entire surface of the resultant product on which the first impurity region 160 is formed, and then the anisotropic etching of the spacer oxide film to expose the etch-damage oxide film 155 is performed in the first gate 140, Spacers 165 are formed on the sidewalls of the two gates 155 and the analog capacitor 155.

이어서, 상기 스페이서(165), 상기 제1 게이트(140), 및 상기 제2 게이트(155)를 이온 주입 마스크로 하여 상기 제1 활성 영역(D) 및 상기 제2 활성 영역(E)에 2차 이온 주입을 행함으로써 상기 제1 불순물 영역(160)보다 더 큰 불순물 농도를 갖는 제2 불순물 영역(170)을 형성한다. 따라서, 상기 제1 활성 영역(D)과 상기 제2 활성 영역(E)에는 상기 제1 불순물 영역(160)과 상기 제2 불순물 영역(170)으로 이루어진 LDD(lightly doped drain) 구조의 소오스 드레인 영역(175)을 구비한 모스 트랜지스터가 완성된다.Subsequently, the spacer 165, the first gate 140, and the second gate 155 are secondary to the first active region D and the second active region E using an ion implantation mask. By performing ion implantation, the second impurity region 170 having an impurity concentration larger than that of the first impurity region 160 is formed. Accordingly, a source drain region having a lightly doped drain (LDD) structure including the first impurity region 160 and the second impurity region 170 may be formed in the first active region D and the second active region E. FIG. The MOS transistor with 175 is completed.

본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명에 따른 반도체장치 제조방법에 의하면, 커패시터의 유전막과 모스 트랜지스터의 게이트 절연막을 동시에 형성함으로써 공정을 단순화시킬 수 있다. 또한, 감광막을 도포하고 제거하는 공정없이 각각 단 1회의 산화막 성장 공정으로 상기 제1 활성 영역(D)과 상기 제2 활성 영역(E)에 서로 다른 두께를 갖는 게이트 절연막의 형성이 가능하므로 정확한 게이트 절연막의 두께 조절이 가능할 뿐만 아니라 게이트 절연막에 불순물이 유입되는 것을 방지할 수 있다. 따라서, 단순한 공정으로 신뢰성있게 서로 다른 임계 작동전압을 갖는 모스 트랜지스터를 동시에 형성할 수 있다.As described above, according to the semiconductor device manufacturing method of the present invention, the process can be simplified by simultaneously forming the dielectric film of the capacitor and the gate insulating film of the MOS transistor. In addition, it is possible to form a gate insulating film having different thicknesses in the first active region D and the second active region E by only one oxide film growth process without applying and removing the photoresist film. In addition to controlling the thickness of the insulating film, it is possible to prevent impurities from flowing into the gate insulating film. Therefore, it is possible to simultaneously form MOS transistors having different threshold operating voltages in a simple process.

Claims

Sequentially forming a first insulating film and a first conductive film on the entire surface of the semiconductor substrate where the first, second, and third active regions are defined by the field oxide film; Removing the first conductive film and the first insulating film on the first active region; Forming a second insulating film having a thickness different from that of the first insulating film on the entire surface of the resultant product; Forming a second conductive film on the second insulating film; By patterning the second conductive film and the second insulating film to expose the first active area and the first conductive film, a first gate is formed on the second active area, and the first conductive area over the third active area is formed. Forming a capacitor dielectric film and a capacitor upper electrode sequentially stacked on the film; Patterning the exposed first conductive film and the first insulating film to form a second gate on the second active region, and forming a capacitor lower electrode on the third active region; And forming a source / drain region.

The method of claim 1, wherein the second insulating film is thicker than the first insulating film.

2. The method of claim 1, wherein the first insulating film is formed of a silicon insulating film and a silicon nitride oxide obtained by oxidizing it.

The semiconductor device manufacturing method according to claim 1, wherein the second insulating film is formed of a silicon oxide film.

The semiconductor device manufacturing method according to claim 1, wherein the first conductive film and the second conductive film form a polysilicon film.