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KR100246902B1 - 반도체기판 및 그의 제작방법 - Google Patents

반도체기판 및 그의 제작방법 Download PDF

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KR100246902B1
KR100246902B1 KR1019960032304A KR19960032304A KR100246902B1 KR 100246902 B1 KR100246902 B1 KR 100246902B1 KR 1019960032304 A KR1019960032304 A KR 1019960032304A KR 19960032304 A KR19960032304 A KR 19960032304A KR 100246902 B1 KR100246902 B1 KR 100246902B1
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porous
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silicon
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타카오 요네하라
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미다라이 후지오
캐논 가부시키가이샤
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Abstract

도전형을 제어할 수 있는 원소를 실리콘기판에 확산시키는 확산법을 이용하여 확산영역을 형성하는 스텝과; 상기 확산영역에 다공질층을 형성하는 스텝과; 상기 다공질층상에 비다공질단결정층을 형성하는 스텝과; 상기 비다공질단결정층의 접착되는 표면위 또는 베이스기판의 접착되는 표면위중 어느 한쪽에 절연층을 형성하고, 상기 비다공질단결정층을 상기 베이스기판에 접착하는 스텝과; 상기 다공질층을 제거하는 스텝으로 이루어진 것을 특징으로 한다.

Description

반도체기판 및 그의 제작방법
본 발명은 반도체기판 및 그의 제작방법에 관한 것이다. 보다 상세하게는 본 발명은 유전체분리 또는 절연물상의 단결정반도체층에 제작되는 전자디바이스나 집적회로에 적합한 반도체기판 및 그 반도체기판의 제작방법에 관한 것이다.
절연물상의 단결정Si반도체층의 형성은, SOI(silicon on an insulator)기술이라 불리는 널리 알려진 절차를 구성하며, 이 기술에 대해서는. 통상의 Si집적회로를 제작하는 벌크 Si기판을 사용해서는 얻을 수 없는 다수의 우위점을, SOI기술을 이용한 디바이스가 가지고 있으므로 많은 연구가 이루어져 왔다. 즉, SOI기술을 이용함으로써 예를 들면 다음과 같은 우위점이 얻어진다.
1) 유전체분리가 용이하여 , 대규모의 집적화가 가능
2) 방사선내성이 우수
3) 부유용량이 저감되어 고속화가 가능
4) 웰공정을 생략가능
5) 래치업을 방지가능
6) 막두께가 저감된 경우 완전공핍형 전계효과트랜지스터의 형성이 가능
상기한 디바이스특성상의 많은 이점을 지닌 SOI구조의 형성방법에 대해서는, 예를 들면, Special Issue:″Single-crystal silicon on non-single crystal insulators″; edited by G.W.Cullen, Journal of Crystal Growth, Volume 63, No.3, pp. 429 내지 590(1983)에 개시되어 있다.
또한, 선행방법으로서는 단결정 사파이어기판상에 Si를 CVD법(화학기상퇴적법)에 의해 헤테로에피택셜성장에 의해 형성하는 SOS(silicon on sapphire)라 불리는 것이 연구되어 있으며, 이 방법은 가장 성숙한 SOI기슬로서 성공적으로 사용되어 왔으나, Si층과 하부층의 사파이어기판과의 계면의 격자부정합에 의한 대량의 결정결함, 사파이어기판으로부터의 알루미늄의 Si층으로의 혼입, 그리고, 특히 기판의 높은 제작비용과, 기판의 대면적화에 대한 기술이 아직 발달되어 있지 않은 점 때문에 SOS를 사용가능한 그 응용범위에는 한계가 있었다. 따라서, 최근 사파이어기판을 사용하지 않고 SOI구조를 실현하고자 하는 시도가 행해지고 있었다. 이러한 시도는, 일반적으로 다음의 2가지 절차중의 하나를 행함으로써 행해지고 있었다.
1) Si단결정기판의 표면을 산화시킨 후에, Si기판의 일부를 노출시키고, 그 부분을 시드로서 사용하여 Si를 횡방향으로 에피택셜성장시켜 SiO2상에 Si단결정층을 형성한다(이 경우에는, SiO2상에 Si층의 퇴적을 수반함).
2) Si단결정기판을 활성층으로서 사용하여, 그 활성층의 하부에 SiO2를 형성한다(여기서는, Si층의 퇴적을 수반하지 않음).
상기 절차 1)을 실행하기 위한 방법으로서는, CVD법에 의해, 직접 단결정층 Si를 횡방향으로 에피택셜성장시키는 방법; 비정질Si를 퇴적해서 열처리에 의해 고상으로 횡방향에피택셜성장시키는 방법, 비정질 또는 다결정 Si층에 전자선이나 레이저광 등의 에너지빔을 수속해서 조사하여, 용융재결정에 의해 단결정을 SiO2상에 성장시키는 방법; 봉형상히터에 의해 띠형상으로 용융영역을 주사하는 방법(영역용융재결정법; zone melting and recrystallization)등이 잘 알려져 있다. 이들 방법은 각각 장단점이 있으나, 모두 그 제어성, 생산성, 균일성 및 품질에 다소 문제가 있으므로, 아직 실용화된 것은 없다. 예를 들면, CVD법은 평탄화 박막을 형성하기 위해서는 희생산화가 필요하고, 고상성장법에서는 그 결정성이 나쁘다. 빔어닐링법에서는, 수속빔주사에 의한 처리시간과, 빔의 중첩 및 초점조정에 대한 제어성에 문제가 있다. 영역용융재결정법은 가장 성숙한 방법으로 비교적 대규모의 집적회로의 제작에 의거한 실험에 사용하였으나, 아립계결함 등의 결정결함이 다수 발생하여, 소수 캐리어디바이스를 제작하는 데는 아직 실용적이지 않다.
상기 2)의 절차로서는, 이하의 3종류의 방법을 들 수 있다.
1) V자형상 홈이 표면에 이방성에칭된 Si단결정기판에 산화막을 형성하고, 해당 산화막상에 다결정Si층을 Si기판과 동일하게 두껍게 퇴적한 후, Si기판의 이면으로부터 연마에 의해 두꺼운 다결정Si층상에 V자형상 홈으로 둘러싸여 유전분리된 Si단결정영역을 형성하는 방법. 이 방법에 있어서는, 결정성은 양호하나, 다결정Si층을 수백㎛ 퇴적하는 공정, 단결정Si기판의 이면으로부터 연마해서 분리한 Si활성층만을 얻는 공정을 사용하므로 제어성과 생산성의 점에서 문제가 있다.
2) Si단결정기판중에 산소이온주입에 의해 SiO2층을 형성하는 SIMOX(separation by ion implanted oxygen)라 불리는 방법이 있으며, 이 방법은 Si프로세스와 정합성이 우수하므로 현재 가장 성숙한 방법이다. 그러나, SiO층을 형성하기 위해서는 산소이온을 1018ions/㎠ 주입할 필요가 있어, 그 주입공정에 장시간을 요하므로, 생산성은 높지 않다. 또, SIMOX웨이퍼가 비싸고, 또한 결정결함이 비교적 다수 존재하므로, 공업적으로 볼 때, 소수캐리어디바이스를 제작가능한 충분한 품질에 이르지 않고 있다.
3) 다공질Si의 산화에 의한 유전체분리에 의해 SOI구조를 형성하는 방법. 이 방법은, p형 Si단결정기판의 표면에 N형 Si층을 프로톤이온주입(이마이씨외, ″J.Crystal Growth″, vol.63, 547(1983)) 또는 에피택셜성장과 패터닝에 의해서 섬형상으로 형성하고, 표면상에 Si섬을 둘러싸도록 HF용액중에 양극화성법에 의해 P형 Si기판만을 변화시켜 다공질화한 후, 증속(增速)산화에 의해 N형 Si섬을 유전분리하는 방법이다. 이 방법에서는, 분리되어 있는 Si영역은, 디바이스공정의 수행전에 결정되고 있어, 디바이스설계의 자유도가 제한된다고 하는 문제가 있다.
본 출원인은, 이러한 문제를 해결하기 위하여 일본국 특개평 5-21338호 공보에 신규한 방법을 제안하였다.
일본국 특개평 5-21339호 공보에 개시된 방법은, 다공질단결정반도체영역상에 비다공질단결정반도체영역을 위치시킨 부재를 형성하고, 상기 비다공질단결정반도체영역의 표면에, 표면이 절연성물질로 이루어진 다른 부재를 접착시킨 후, 상기 다공질단결정반도체영역을 에칭에 의해 제거하는 반도체부재의 제작방법이다.
이 방법은 SOI기판의 제작에 적용가능하며, 다공질단결정반도체영역과 비다공질단결정반도체영역을 선택적으로 에칭하여, 예를 들면 균일한 두께의 실리콘활성층을 지닌 SOI기판을 얻는 우수한 방법이다. 상기 일본국 특개평 5-21338호 공보에 개시된 방법의 SOI기판에의 응용예로서는, 주로, 단결정실리콘기판을 다공질화하는 공정과, 상기 다공질실리콘층상에 단결정실리콘을 에피택셜성장시키는 공정과 상기 다공질실리콘층이 형성된 에피택셜실리콘막을 절연층을 개재해서 다른 기판에 접착하는 공정과, 이 접착된 기판으로부터 다공질실리콘을 제거하여 절연층상에 에피택셜실리콘층을 남겨두는 공정으로 이루어진 것을 들 수 있다.
이 예로부터 알 수 있는 바와 같이, 상기 방법은, 절연층상에 결정성이 단결정웨이퍼와 마찬가지로 우수한 Si단결정층을 형성하는 생산성, 균일성, 제어성 및 경제성이 우수하며, 그 이유로, 상기 방법에 의하면, SOI기판을 구성하는 단결정실리콘층(활성층)을 CVD법 등의 막형성기술로 형성가능한 점과, 접착공정을 행하는 점과, 단결정실리콘층(활성층)에 우선해서 다공질실리콘층의 선택적에칭에 의해 다공질실리콘층을 제거하는 점을 들 수 있다.
본 발명자들은, 상기 일본국 특개평 5-21338호 공보에 개시된 방법에 의거해서 한층더 개량하여야 할 점을 검토한 바, 제조비용의 저감화라는 점으로 결정하였다. 즉 상기 일본국 특개평 5-21338호 공보에 개시된 방법은 실험실수준에서는 우수하게 실행되었으나, 이 방법에 있어서, 대규모의 공장에서 반도체부재를 제조하기 위하여 비용을 더욱 저감할 수 있다면, 공업적 발전에 더욱 기여할 수 있을 것으로 기대된다.
이점을 감안하여, 본 발명자들은 상기 방법을 검토한 바, 다공질화한 실리콘 기판의 종류를 고려함으로써 제조비용을 더욱 저감화할 수 있다는 것을 알게 되었다.
이하, 실리콘(Si)이 다공질화에 대해 설명한다.
Si기판은 HF용액을 사용한 양극화성법에 의해 다공질화시킬 수 있다. 이 다공질Si층은 하기 이유에 의해 N형 Si층보다는 오히려 P명 Si층에 형성되는 경향이 있다.
다공질Si는 울리르씨에 의해서 1956년에 반도체의 전해연마의 연구과정에서 발견되었다(A.Uhlir, Bell Syst. Tech. J., vol.35. 333, 1956).
또, 우나가미씨등은 양극화성에 있어서의 Si의 용해반응을 연구하여, HF용액중의 Si의 양극반응에는 정공이 필요하며, 그 반응은 다음과 같다고 보고하고 있다.(T.Unagami, J. Electrochem.Soc.Vol.127, 476(1980)).
Si+2HF+(2-n)e+→SiF2+2H++ne-
SiF2+2HF→SiF4+H2
SiF2+2HF→H2SiF6
또는,
Si+4HF+(4-λ)e+→SiF4+4H++λe-
SiF4+2HF→H2SiF6
여기서, e+및 e-는 각각 정공과 전자를 표시하며, n 및 λ는 각각 Si원자가 용해하는데 필요한 정공수이며, n＞2 또는 λ＞4가 만족된 경우에 다공질Si가 형성되는 것을 하고 있다.
그 결과, 정공이 존재하는 P형 Si는 용이하게 다공질화되나, N형 Si는 다공질화되기 어렵다. 이 다공질실리콘기판의 개질에 대한 선택성은 나가노씨외 및 이마이씨에 의해 실증되어 있다(Nagano, Nakajima, Yasuno, Onaka and Kajiwara, Electronic communication society study report, Vol. 79, SSD79-9549(1979)) 및 (K. Imai, ″Solid-state Electronics:, Vol. 24,159(1981)).
다공질Si층에는, 투과전자현미경에 의한 관찰에 의하면, 수십∼수백 Å정도의 평균직경을 지닌 구멍이 형성되어 있으나, 단결정성은 유지되고 있고, 다공질층의 상부에 단결Si층을 에피택셜성장시키는 것이 가능하다. 그러나, 1000℃이상에서는, 내부의 구멍의 재배열이 일어나, 증속에칭의 특성이 열화될 수 있다. 이 때문에, Si층의 에피택셜성장에는, 분자선에피택셜퇴적 , 플라즈마CVD, 감압CVD, 광CVD, 바이어스스퍼터링 또는 액상성장법 등의 저온성장이 바람직하다.
또, 다공질층은 그 내부에 대량의 공극이 형성되어 있으므로, 밀도가 절반이하로 감소된다. 그 결과, 체적에 비해서 표면적이 비약적으로 증대하므로, 그 층의 화학에칭속도는 통상의 단결정층의 에칭속도에 비해서, 현저하게 증속된다.
이상과 같은 다공질Si의 특성을 이용함으로서 에치백(etch-back)법에 의해 접착웨이퍼를 제작하는 것이 가능하다는 것이, 전술한 일본국 특개평 5-21338호 공보에 개시되어 있다.
상기 일본국 특개평 5-21338호 공보에 개시된 다공질실리콘기판의 제작방법은 다음과 같이 요약할 수 있다.
(1) P형기판을 준비하여 다공질화한다.
(2) P형기판상에 에피택셜퇴적법 등의 박막퇴적법에 의해 저불순물농도층을 형성하고, 그 P형기판부분은 다공질화한다.
(3) P형기판의 표면에 프로토니온의 주입에 의해 N형단결정층을 형성하고, 남아있는 P형기판부분을 다공질화한다.
상기 (1) 내지 (3)에 표시한 방법에 이어서는, P형실리콘기판을 이용한다. 대규모의 공장에서 균일하게 대량의 다공질실리콘기판을 제조하기 위해서는, 실리콘의 양극반응에 의해 양극화성을 시행하므로 저항률이 엄격하게 조정된 P형기판을 사용해야만 하나, 저항률이 지정된 실리콘기판은 비교적 비싸다. 그러므로, 저항률에 관계없이 실리콘기판을 사용할 수 있다면 SOI기판의 제조비용을 더욱 저감할 수 있다.
따라서, 본 발명의 일목적은, 상기 일본국 특개평 5-21338호 공보에 개시된 방법을 개량해서 얻어진 반도체기판의 제작방법을 제공하는 데 있다.
본 발명의 다른 목적은, SOI기판의 제조비용을 더욱 저감시킬 수 있는 반도체기판의 제작방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 공장에 있어서의 반도체기판의 제조에 적합한 반도체기판의 제작방법을 제공하는데 있다.
상기 각 목적은 다음과 같이 고안된 본 발명에 의해 달성된다.
본 발명의 제 1측면에 의하면, 반도체기판의 제작방법은, 도전형을 제어할 수 있는 원소를 실리콘기판에 확산시키는 확산법을 사용하여 확산영역을 형성하는 스텝과; 상기 확산영역내에 다공질층을 형성하는 스텝과; 상기 다공질층위에 비다공질단결정층을 형성하는 스텝과; 상기 비다공질단결정층의 접착되는 표면위 또는 베이스기판의 접착되는 표면위에 절연층을 형성하고, 상기 비다공질단결정층을 상기 베이스기판에 접착하는 스텝과; 상기 다공질층을 제거하는 스텝을 구비하고 있다.
본 발명의 제 2측면에 의하면, 반도체기판의 제작방법은 실리콘기판의 제 1표면 및 이 제 1표면의 이면쪽의 제 2표면에, 도전형을 제어할 수 있는 원소를 확산시키는 확산법을 이용하여 확산영역을 형성하는 스텝과; 상기 제 1표면상에 형성된 확산영역내에 다공질층을 형성하는 스텝과; 상기 다공질층위에 비다공질단결정층을 형성하는 스텝과; 상기 비다공질단결정층의 접착되는 표면위 또는 베이스기판의 접착되는 표면위에 절연층을 형성하여, 상기 비다공질단결정층과 베이스기판을 접착하는 스텝과, 상기 다공질층을 제거하는 스텝을 구비하고 있다.
전술한 목적은 이상과 같이 구성된 본 발명에 의해 달성된다. 본 발명에 있어서는, 도전형을 제어할 수 있는 원소를 확산법에 의해 확산시켜 확산영역을 형성하고, 이 영역에 다공질충을 형성하므로, 저항률이 엄격하게 제어된 실리콘기판을 사용하지 않은 경우에도 실리콘기판을 균일하게 다공질화할 수 있다. 즉, 비교적 저렴한 저항무지정의 실리콘기판을 이용할 수 있다.
또, 기판의 양면에 확산층을 형성하는 모드에 의하면, 확산층의 형성중에 발생하는 휨을 저감시킬 수 있다. 그 결과, 충분한 접착공정을 행할 수 있어, 접착된 기판이 박리할 가능성은 실질적으로 저감된다. 따라서, 얻어진 실리콘기판의 수율이 향상하여, 기판의 제작비용을 낮출 수 있다. 또한, 양극화성에 의해 다공질층을 형성할 경우 발생되는 접촉저항도 저감할 수 있다.
제1(a)도 내지 제1(f)도는 본 발명에 의한 반도체기판의 제작방법의 일례를 도시한 모식도.
제2(a)도 내지 제2(h)도는 본 발명에 의한 반도체기판의 제작방법의 다른 예를 도시한 모식도.
제3(a)도 내지 제3(h)도는 본 발명에 의한 반도체기판의 제작방법의 또 다른 예를 도시한 모식도.
제4(a)도 내지 제4(f)도는 본 발명에 의한 반도체기판의 제작방법의 또 다른 예를 도시한 모식도.
제5(a)도 내지 제5(f)도는 본 발명에 의한 반도체기판의 제작방법의 또 다른 예를 도시한 모식도.
제6도는 본 발명에 적용가능한 확산절차의 일례를 도시한 모식도.
제7(a)도 및 제7(b)도는 다공질실리콘층을 형성하는 방법을 도시한 모식도.
* 도면의 주요부분에 대한 부호의 설명
100, 600 : 실리콘기판 101: 확산층
102,1102 : 비다공질단결정반도체(실리콘)층
103, 104, 1103 : 절연층(SiO2층)
110, 300, 1110, 1210 : 베이스기판
200 : 다공질층 301 : 노(확산로)
302 : 서셉터(susceptor) 600 : 기판
604, 604′: 불화물용액 605, 605′: 양극
606 : 음극 1104 : 절연막(산화막)
전술한 바와 같은 본 발명에 의한 반도체기판의 제작방법에 의한 가장 특이한 특징은, 실리콘기판에 확산법에 의해 확산영역을 형성한 후, 이 확산영역에 다공질층을 형성하는 점이다. 이러한 특징에 의거하여, 제1(a)도 내지 제1(f)도를 참조하면서 본 발명을 상세히 설명한다.
예 1:
제1(a)도 내지 제1(f)도는 본 발명의 반도체기판의 제작방법의 일례를 예시한 모식도이다. 먼저, 단결정실리콘기판(실리콘웨이퍼)(100)에 확산법에 의해 도전형을 제어하는 원소를 확산시킨다(제1(a)도).
본 발명에 있어서는, 확산법을 이용해서 단결정실리콘기판에 쉽게 다공질화되는 밀도를 가진 확산층을 형성하므로, 저항이 엄격하게 제어된 비교적 값비싼 단결정실리콘기판을 사용하지 않더라도, 실리콘기판간의 차를 감소하면서, 실리콘기판을 다공질화하기 위한 스테디프로세스를 행할 수 있다.
또, 본 발명에 있어서, 도전형을 제어할 수 있고 확산법에 의해 실리콘기판에 확산되는 원소로서는 일반적으로 반도체제작프로세스기술에서 사용되는 것, 예를 들면 표 1에 표시된 것을 들 수 있다
제조비용 때문에 확산법을 채용해서 도전형을 제어할 수 있는 원소를 실리콘기판에 열확산시키는 것이 바람직하며, 그러한 방법의 예가 표 2에 표시되어 있다.
본 발명에서는, 확산영역에 다공질층을 형성하므로, N형 확산영역보다도 P형 확산영역에 다공질층을 용이하게 형성할 수 있다. 이것에 의거해서, B(붕소)를 확산하는 기술로서는 예를 들면 표 3에 표시한 것을 들 수 있다.
표 3에 표시한 기술에 의해서도, 기본적으로 소스로부터 공급되는 원소는 ″노″에서 열처리에 의해 실리콘기판에 확산된다.
예를 들면, 스핀코팅막을 이용한 확산법은 다음과 같이 수행된다.
유기바인더와 B2O3를 함유하는 용매로 이루어진 혼합물을 스피너를 사용해서 실리콘기판(실리콘웨이퍼)상에 균일하게 피복한 후, 건조·어닐링하여 이 실리콘기판상에 B2O3막을 형성한다. 다음에 이 실리콘기판을 제6도에 도시한 노에 놓고, 열처리에 의해 붕소(B)를 확산시킨다. 제6도에 있어서, (301)은 노, (302)는 서셉터(susceptor)이다. 실리콘기판(100)의 한쪽표면상에 B2O3막을 형성하고, 이 실리콘기판(100)을 제6도에 도시한 장치에 의해 900∼1300℃에서 열처리하여, 이 실리콘기판(100)중에 붕소(B)를 확산시킨다. 이 경우, 확산영역은, B2O3막이 퇴적된 면뿐만 아니라 그 이면에도, 인접한 다른 실리콘기판에 형성된 B2O3막을 소스로서 이용해서 형성된다. 이것은, 양극화성에 의해 다공질화할 때 HF용액과 접촉시의 저항을 저감시킬수 있으므로 실리콘기판의 양면에 확산층을 형성하는 데 매우 편리하다.
본 발명예서는, 다공질화공정과 다공질실리콘층상에 형성되는 에피택셜막의 특성을 고려해서, 확산영역에 함유되는 도전형을 제어가능한 원소의 농도는 일반적으로는 5.0×1016/㎤ 내지 5.0×1020/㎤, 바람직하게는 1.0×1017/㎤ 내지 20×1020/㎤, 가장 바람직하게는 5.0×1017/㎤ 내지 1.0×1020/㎤의 범위내이다.
본 발명에서 형성되는 확산영역의 두께는, 가열시간과 온도를 조절함으로써 제어할 수 있다. 확산층의 두께는, 일반적으로는 100Å이상, 바람직하게는 500Å이상, 가장 바람직하게는 5000Å이상이지만, 확산영역형성후에 수행해야 할 다공질화공정이 확산영역에 걸쳐 용이하게 진행되므로, 형성되는 확산영역은 반드시 두꺼운 것은 아니다.
제1(a)도에 있어서, 실리콘기판(100)의 한쪽면에만 확산층(101)을 형성했으나, 실리콘기판(100)의 양면에 확산층(101)을 형성해도 된다.
기본적으로, 본 발명에서는, 확산층을 형성할 실리콘기판으로서 어떤 종류든 단결정실리콘기판(실리콘웨이퍼)을 채용할 수 있으나, 목적이 반도체기판의 제작비의 저감화인 경우, 비교적 저렴한 저항무지정의 실리콘기판, IC프로세스용의 모니터웨이퍼, 또는 표면을 연마하여 IC프로세스에서 재사용할 수 있는 소위 재생웨이퍼 등을 이용하는 것이 바람직하다.
본 발명에 있어서는, 확산층을 형성한 후 다공질층을 형성한다.
비다공질단결정실리콘기판(실리콘웨이퍼)은 양극화성에 의해 다공질화할 수 있다. 얻어진 다공질실리콘층은 평균직경이 50∼300Å정도인 다수의 구멍을 지니고 단결정구조를 유지하였다.
제1(b)도에 있어서, 확산층(101)에 다공질층(200)을 형성하고, 이 확산층(101)의 전체를 다공질화하거나, 또는 제1(b)도에 도시한 바와 같이, 확산층(101)의 일부는 이 공정을 생략해도 된다. 또 확산층(101)의 전체와 실리콘기판(100)의 일부를 다공질화해도 된다.
다공질화를 위한 두께는 기판의 한쪽면상의 표면층의 단지 5∼20㎛정도면 충분하고, 실리콘기판(100)전체를 양극화성해도 된다.
이하 제7(a)도 및 제7(b)도를 참조하면서 다공질실리콘층의 형성방법에 대해서 설명한다. 상부에 확산층이 형성된 기판(600)을 제7(a)도에 도시한 장치에 놓는다. 구체적으로는, 기판(600)의 확산층이 형성된 면을, 음극(음전극)(606)에 위치된 불화물(플루오라이드)용액(604)과 접촉시키고, 기판(600)의 다른쪽 면을 금속제의 양극(양전극)(605)에 접촉시킨다. 다른 구성으로서는, 제7(b)도에 도시한 바와 같이, 양극(605′)은 용액(604′)을 개재해서 전위를 획득해도 된다. 불화물용액(604)으로서는, 일반적으로 농축불화물(49%HF)을 사용한다. 도통되는 전류의 강도에 의존해서, 해당 용액의 특정농도에서 에칭이 일어나므로 용액을 수소(H2O)로 희석하는 것은 바람직하지 않다. 양극화성중에 기판(600)의 표면에서 기포가 발생할 경우, 이 기포를 효율적으로 제거하기 위하여 계면활성제로서 알콜을 첨가할 수 있다. 이러한 알콜로서는, 메탄올, 에탄올, 프로판올 또는 이소프로판올 등이 있다. 또, 양극화성용 용액을 교반하기 위하여 계면활성제 대신에 교반장치를 사용해도 된다. 음극(606)은 불화물용액에 부식되는 금(Au) 또는 백금(Pt)등의 재료로 형성되어 있고, 양극(605)은 통상의 금속재료로 형성되어 있다. 기판(600)의 양극화성이 종료된 경우 양극(605)에 불화물용액(604)이 닿아 있으므로, 양극(605)의 표면에 불화물용액으로의 부식에 내성이 있는 금속막을 피복할 필요가 있다. 양극화성용 전류의 최대강도는 수백 mA/㎠, 최소강도는 0을 제외한 어떠한 값이어도 된다. 이 전류강도는 다공질실리콘기판의 표면상에 양질의 에피택셜성장을 할 수 있는 범위내에서 결정한다. 통상, 대전류강도에서는, 양극화성속도가 증가되고, 이와 동시에 다공질실리콘층의 밀도는 저감된다. 즉, 기공의 내부체적이 증가한다. 따라서, 에피택셜성장조건은 변화한다. 본 실시예에서는 에피택셜층의 특성과 제조비용을 고려해서, 다공질실리콘층의 기공률, 즉 다공률(기공체적/(잔류실리콘체적+기공체적))은 일반적으로 50%이하, 바람직하게는 1 내지 40%, 가장 바람직하게는 5 내지 30%의 범위이다.
이와 같이 형성된 다공질층(200)상에 비다공질단결정실리콘층(102)을 에피택셜성장시킨다(제1(c)도). 다공질층(200)상에 단결정실리콘층(102)을 형성하기 위해서는, CVD(화학적기상퇴적)법, MBE(분자선에피택시)법 또는 바이어스스퍼터링법 등의 통상의 에피택셜결정성장법을 채용할 수 있다.
다음에 , 에피택셜층(102)의 표면상에 절연층(103)을 형성한다(제1(d)도). 절연층(103)은 CVD법을 이용한 퇴적막(예를 들면, SiO2막 또는 Si3N4막)으로 형성하거나, 에피택셜층(102)표면의 열산화에 의해 형성할 수 있다. 에피택셜층(102)상에 절연층(103)을 형성하는 데는, 베이스기판에 에피택셜층(102)을 직접 접착하는 방법이 유효하다. 즉, 이 방법은, 접착면상의 불순물의 분리 및 접착면상의 원자간의 댕글링결합의 빈번한 발생(이들 앙현상은 접착공정중에 발생하는 경향이 있음)에 의해 초래되는 박막장치의 특성의 불안정성을 저감하는 것이 가능하다.
그러나, 에피택셜층(102)상에 SiO2막(103)을 형성하는 공정은 필요한 절차는 아니다. 즉, 상기 현상이 문제로 되지 않도록 장치가 설계된 경우, 이러한 절차는 생략해도 된다. SOI기판에 대해서는 절연층으로서 SiO2층(103)이 기능하나, 절연층은 적어도 접착되는 한쪽 기판중의 한면에 형성하지 않으면 안되고, 그 절연층의 형성을 위해서는 각종 모드가 있다. 또, 절연층은 SiO2층으로 한정되는 것은 아니다.
산화시, 산화막은 접착면에 의해 흡수되는 공기에 의해 오염되지 않도록 두껍게 할 필요가 있다.
표면이 산화되는 에피택셜면을 지닌 기판(100)과는 별도로 베이스기판으로서 기능하는 SiO2층(104)의 상부에 형성된 기판(110)을 준비한다. 이 베이스기판(110)으로서는 표면이 산화(열산화에 의한 것)된 실리콘기판, 석영유리기판, 결정화유리기판 또는 상부에 SiO2가 퇴적된 임의의 기판 등을 들 수 있다. 상부에 SiO2층(104)이 형성되어 있지 않은 실리콘기판을 이용해도 된다.
이와 같이 준비한 2매의 기판을 세정하여 접합한다(제1(e)도). 상기 세정공정은, 통상의 반도체기판의 세정공정(예를 들면, 산화이전)과 마찬가지로 행한다.
이들 기판의 접착시 기판의 표면을 가압함으로써, 접착력을 증대시킬 수 있다.
열처리는 접착력을 증대시키기 위하여 접착기판에 대해 실시한다. 고온에서의 가열이 바람직하나, 지나치게 고온이면, 다공질층(200)의 조직이 변하거나 기판중에 함유된 불순물이 에피택셜층으로 확산될 수도 있다. 따라서, 온도와 시간은 이들 현상을 일으키지 않는 가열이 되도록 선택해야만 하며, 구체적으로는 600℃ 내지 1100℃가 바람직하다. 그러나, 열처리는 일부 기판에 대해서는 실시할 수 없다. 예를 들면, 석영유리로 이루어진 베이스기판(110)은 석영의 열팽창계수가 실리콘과 다르므로 200℃이하까지만 가열할 수 있다. 가열온도가 200℃를 초과하면 접착된 기판이 응력에 의해 서로 박리되어 버리거나 파괴된다. 그러나, 열처리는 이하의 공정에서 수행되는 벌크실리콘(100)의 연마나 에칭중에 발생하는 응력에 견딜 수 있는 충분한 응력을 제공할 필요가 있다. 따라서, 활성화를 위한 표면처리조건이 최적화되면, 200℃이하의 온도에서 균일하게 열처리할 수 있다.
다음에, 에피택셜층(102)을 유지한 채로 실리콘기판(100)과 다공질층(200)을 제거한다(제1(f)도). 이와 같이 해서 SOI기판을 얻을 수 있다. 실리콘기판(100)의 전체가 다공질화되면, 실리콘기판의 제거는 불필요하다.
본 발명에 의하면, 에칭에 의해 다공질층을 선택적으로 제거하는 것이 바람직하다. 에칭제로서는, 예를 들면, 통상의 Si에칭액, 다공질Si를 선택적으로 에칭하기 위한 불화수소산, 알콜이나 과산화수소수중의 적어도 어느 1종과 불화수소산과의 혼합액, 완충 불화수소간, 또는 알콜이나 과산화수소수중의 적어도 어느 1종과 완충 불화수소산과의 혼합액을 들 수 있다. 다공질Si층은 큰 표면적을 지니므로, 통상의 Si에칭액으로도 선택적으로 에칭할 수 있다.
제1(a)도 내지 제1(f)도에 도시한 예에 있어서, 층(102)을 에피택셜실리콘층으로 간주하였으나, 이 층(102)은 Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 등의 단결정화합물반도체로 형성할 수 있고, 이러한 화합물반도체층을 에피택셜층위에 적층해도 된다.
또한, 상기 공정에 이하의 공정을 첨가할 수 있다.
(1) 다공질층중의 구멍의 내벽의 과산화
다공질층중의 인접기공간의 벽은 수nm∼수십nm로 매우 얇다. 다공질층을 고온에서 처리하는 공정, 즉, 접착된 기판의 열처리공정에 있어서, 기공벽은 응집하여 울퉁불퉁하게 (즉, 조면화)되어 구멍을 폐쇄하므로, 그 결과, 에칭속도가 감속된다. 따라서, 기공벽의 조면화를 방지하도록 다공질층의 형성후 기공벽상에 얇은 산화막을 퇴적시킨다. 그러나, 다공질층상에 비다공질단결정실리콘층을 에피택셜성장시킬 필요가 있으므로, 다공질층 속의 기공의 내벽면만을 산화시켜야만 하며, 따라서, 기공벽의 안쪽은 단결정구조가 유지된다. 산화막의 두께는 수 Å 내지 수십 Å인 것이 바람직하며, 이러한 두께를 지닌 산화막은, 산소분위기중에서 200 내지 700℃, 바람직하게는 250 내지 500℃의 온도에서 열처리에 의해 형성된다.
(2) 수소베이킹공정
본 발명자들은 유럽특허공보 제 553852 A2호에, 실리콘표면을 수소분위기중에서 가열하여 해당 표면으로부터 최소조도를 제거하여, 그 결과 매우 평활한 실리콘표면을 얻을 수 있다는 것을 개시하였다. 수소분위기중에서의 베이킹도 본 발명에 적용할 수 있다. 이 수소베이킹공정은 예를 들면, 다공질실리콘층의 형성 후, 그리고 에피택셜실리콘층의 형성전에 행할 수 있고, 또 다공질실리콘층을 에칭에 의해 제거한 후 얻어진 SOI기판에 대해 행해도 된다. 에피택셜실리콘층의 형성전에 수행하는 수소베이킹공정에 있어서는, 다공질실리콘층의 표면을 구성하는 실리콘원자의 이동에 의해 구멍의 최외표면이 폐쇄되는 현상이 발생한다. 구멍의 최외표면을 폐쇄하면서 에피택셜실리콘표면의 형성을 행할 경우, 얻어진 에피택셜실리콘층은 결정결함을 거의 지니지 않는다. 다공질실리콘층을 에칭에 의해 제거한 후 수행하는 수소베이킹공정에 있어서는, 에칭의 결과 다소 울퉁불퉁한 에피택셜실리콘층의 표면이 평활하게 되어, 접착공정중에 접착면에 의해 불가피하게 흡수되는 청정실내의 붕소를 증발시킬 수 있다.
지금까지 본 발명의 반도체기판의 제작방법의 일례를 제1(a)도 내지 제1(f)도를 참조하면서 설명하였으나, 이하 접착되는 부재의 구조가 다른 경우의 예에 대해 설명한다.
예 2:
제2(a)도 내지 제2(h)도에 도시한 예에 대해 설명한다. 제2(a)도 내지 제2(h)도에 있어서 상기 제1(a)도 내지 제1(f)도와 동일한 참조부호는 대응 또는 동일한 성분을 나타낸다. 제1(a)도 내지 제1(f)도에 도시한 예에 있어서는, 접착되는 양 기판의 각각의 면상에 절연층(SiO2층)(103),(104)을 형성하였으나, 양면에 절연층(예를 들면 SiO2)을 반드시 형성할 필요는 없고, 적어도 한면에만 형성하면 된다. 이 예에서는, 다공질실리콘층(200)상에 퇴적된 에피택셜실리콘층(1102)(제2(c)도)의 표면을, 실리콘기판(1110)상에 형성된 절연막(1104)(예를 들면 산화막)의 표면과 접착시킨 구조(제2(d)도) 및 에피택셜실리콘층(1102)상에 형성된 절연막(1103)(제2(f)도)(예를 들면 열산화에 의해 형성된 산화막)의 표면을, 표면이 산화되지 않은 실리콘기판(1110)에 접착시킨 구조(제2(g)도)가 표시되어 있다. 이 예에 있어서, 기타 공정은 제1도 내지 제1(f)도에 도시한 바와 같은 방식으로 행할 수 있다.
예 3:
제3(a)도 내지 제3(h)도에 도시된 예에 대해 설명한다. 제3(a)도 내지 제3(h)도에 있어서 상기 제1(a)도 내지 제1(f)와 동일한 참조부호는 대응 또는 동일한 성분을 나타낸다. 이 예의 특징은 에피택셜실리콘막(200)이 형성된 기판(100)(제3(c)도 및 제3(f)도)에 접작시키고자 하는 기판(1210)(제3(d)도 및 제3(g)도)으로서 석영유리 또는 녹색유리 등의 유리재료를 사용한 점에 있다. 이 예에 있어서는, 유리기판(1210)에 에피택셜실리콘층(1102)(제3(c)도)을 접착시키는 모드(제3(d)도)와, 에피택셜실리콘층(1102)상에 형성된 절연막(1103)(예를 들면, 열산화에 의해 얻어진 산화막)을 유리기판(1210)에 접착시키는 모드(제3(f)도)가 표시되어 있다. 이 예에 있어서 기타 공정은 제1(a)도 내지 제1(f)도에 도시한 바와 같은 방식으로 행할 수 있다.
이하, 단결정실리콘기판의 양면에 확산층을 형성하는 일례에 대해 설명한다.
예 4:
이 예를 제4(a)도 내지 제4(f)도 및 제5(a)도 내지 제5(f)도를 참조하면서 설명한다.
이 예에서는, 우선, 단결정실리콘기판(100)의 제 1표면 및 그 이면쪽에 위치된 제 2표면상에 확산층(예를 들면 +P형층)(101)을 형성한다(제4(a)도).
다음에 , 한쪽상의 확산층(101)을 다공질화하여 다공질층(200)을 형성한다(제4(b)도). 다공질층(200)은, 확산층(101)의 전체영역을 다공질화함으로써 형성하거나, 제4(b)도에 도시한 바와 같이 다공질화시 확산층(101)을 유지시킨 채로 형성해도 된다. 이어서, 다공질층(200)상에 단결정반도체층(102)을 형성한다(제4(c)도). 단결정반도체층(102)은 실리콘으로 형성할 수 있고, 또 Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 등의 화합물반도체재료로 형성하는 것도 가능하다. 단결정반도체층(102)의 표면을 베이스기판(370)에 접착한다(제4(d)도). 베이스기판(300)은, 실리콘기판(110)상에 절연층(104)을 형성함으로써 구성해도 되고, 또는 투과성유리기판단체, 비투과성절연부재단체 또는 이들의 적층체로 구성해도 된다. 간단히 말하면, 베이스기판(300)은, 단지 표면에 절연재료를 형성한 기판일 필요가 있다. 이용되는 구체적인 접착수단으로서는, 양극접착, 가압, 열처리, 또는 이들의 조합을 들 수 있다. 이와 같이 해서 접착된 구조로부터 확산층(101), 실리콘기판(100) 및 다공질층(200)을 제거한다(제4(e)도). 여기에서의 제거에는, 연마 등의 기계적방법뿐만 아니라, 에칭 등의 화학적방법을 채용할 수 있다.
제5(a)도 내지 제5(f)도에 있어서, 상기 제4(a)도 내지 제4(f)와 동일한 참조부호는 대응 또는 동일한 성분을 나타내므로, 이들에 대한 상세한 설명은 생략한다. 제5(a)도 내지 제5(f)도에 도시한 예에 있어서는 제5(d)도에 있어서, 단결정반도체층(102)상에 절연층(103)을 형성하고, 이 절연층(103)을 베이스기판(300)에 접착시키고 있는 점이 제4(a)도 내지 제4(f)도에 도시한 예와 다르다. 이 예에서는, 베이스기판(300)으로서는, 실리콘기판단체 유리기판단체 또는 이러한 기판상에 막이나 기판을 적층시킨 구조를 사용할 수 있다.
또, 이 예에서는, 제1(a)도 내지 제1(f)도를 참조해서 설명한 바와 같은 방식으로 확산층을 형성할 수 있다. 또한, 이 예에서는, 실리콘기판의 한쪽면상에 확산층을 형성한 예에서 전술한 각종 공정을 채용하는 것도 가능하다.
기판의 양면에 확산층을 형성한 이 예에 의하면, 양극화성시의 접촉저항을 감소하는 외에, 확산층형성시의 휨을 저감할 수 있는 효과를 얻을 수 있다.
이하, 본 발명의 바람직한 실시예에 대해 상세히 설명한다. 그러나, 본 발명은 이들 실시예로 한정되는 것은 아니다.
[제 1실시예]
저항무지정의 단결정Si기판을 준비하고, 이 Si기판의 제 1표면상에 확산법을 이용하여 P+고농도층을 5㎛두께로 형성하였다.
확산법에 의한 P+고농도층의 형성은 다음과 같이 해서 행하였다. 즉, Si기판의 주표면에 스핀코팅법을 이용해서 B2O3가 함유된 용액을 피복한 후, 140℃에서 어닐링하여 그 용액을 증발시켰다. 이와 같이 해서 얻어진 구조를, 확산로에 노심관의 온도를 1200℃로 유지하면서 6시간 동안 놓았다. 기판상에 소위 드라이브인을 시행하여 P+고농도층을 형성하였다.
P+고농도층이 형성된 Si기판을 HF용액중에 담그고, 제 1표면을 양극화성하여, 이 제 1표면상에 다공질층을 형성하였다. 양극화성의 조건은 이하와 같았다.
전류밀도: 7(mA·cm-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 11(min)
다공질Si의 두께: 12(㎛)
다음에, 다공질층이 형성된 기판에 산소분위기중 400℃에서 1시간의 산화처리를 행하였다. 이 산화에 의해 다공질Si층의 기공의 내벽은 열산화막으로 피복되었다. 그후, 다공질Si층상에 CVD법을 이용해서 단결정Si층을 0.2㎛두께로 에피택셜성장시켰다. 성장조건을 이하와 같이 하였다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180(ℓ/min)
가스압력 : 80(Torr)
온도 : 950(℃)
성장속도 : 0.3(㎛/min)
이어서, 이 에피택셜Si층의 표면에 열산화에 의해 50nm의 SiO2층을 형성하였다.
상기 SiO2층의 표면과, 500nm의 SiO2층을 형성한 제 2의 Si기판의 표면을 정확하게 중합(즉, 중첩)하여 접촉시켜 얻은 구조를 900℃에서 2시간 동안 열처리하여 접착시켰다. 그 결과, 접착기판을 얻을 수 있었다.
다음에, 접착기판의 P+층이 형성되어 있는 표면에 연마를 실시해서 P+층 및 비다공질단결정Si영역을 제거하여, 다공질Si층을 전면에 노출시켰다.
다음에, 노출된 다공질Si층을 49%불화수소산과 30%과산화수소수와의 혼합액을 사용해서 선택에칭하였다. 이 때 단결정Si의 에칭은 일어나지 않아, 단결정Si층을 에칭스토퍼로서 사용하면서, 다공질Si층은 선택에칭에 의해 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮아, 이 속도의 다공질층의 선택에칭속도와의 비는 10의 5승이상에 달하여, 비다공질층에 시행되는 에칭량은 실용상 무시할 수 있을 정도로 적었다(수nm).
이러한 일련의 공정에 의해, Si산화막상에 0.2㎛두께의 단결정Si층이 형성되어, 소위 SOI기판을 얻을 수 있었다. 이 SOI기판의 단면을 투과전자현미경을 이용해서 관찰한 바, 단결정Si층에는 새로운 결정결함은 도입되지 않고, 양호한 결정구조가 유지되고 있는 것이 확인되었다.
[제 2실시예]
Si기판의 표면 및 이면상에 B2O3의 스핀코팅막을 퇴적하고 확산층을 형성하였다. SOI기판의 제작방법은 제 1실시예와 마찬가지로 행하였다. 이와 같이 해서 얻어진 SOI기판을 제 1실시예에서와 마찬가지로 관찰한 바, 단결정Si박막의 품질은 양호하였고, 결정결함은 극히 적은 것이 확인되었다.
[제 3실시예]
B2O3에 유기바인더와 용매를 첨가하여 얻은 페이스트를 이용해서 Si기판상에 스핀코팅막을 형성하고, 이 Si기판 10매를 확산로에 배치하여 그위에 확산영역을 형성하였다. 기판의 매수를 제외하고, 제 1실시예의 SOI기판의 제작과 동일한 공정을 행하였다.
본 실시예에서는, 인접 실리콘기판상으로의 B2O3막의 기상확산에 의해 실리콘기판의 양면에 확산층을 형성하였다. 본 실시예에서 얻어진 SOI기판도 양호한 품질을 지님과 동시에 결정결함은 극히 적은 것이 확인되었다.
[제 4실시예]
저항무지정의 단결정Si기판을 준비하고, 이 Si기판의 제 1표면 및 이면상에 확산법을 이용하여 P+고농도층을 5㎛두께로 형성하였다.
확산법에 의한 P+고농도층의 형성은 다음과 같이 해서 행하였다. 즉, Si기판을 노심관내에 놓고, BBr3를 함유한 액체확산원에 N2가스를 도입해서 버블링을 행하여, 기화한 재료를 캐리어가스(N2+O2)와 함께 노심관내에 도입하였다. 노심관의 온도를 1050℃에서 1시간 유지 함으로써 B2O3층을 형성한 후, 그 노심관의 온도를 1200℃로 유지하여, 기판상에 소위 드라이브인을 시행하여 P+고농도층을 형성하였다.
P+고농도층이 형성된 Si기판을 HF용액중에 담그고, 제 1표면을 양극화성하여, 이 제 1표면상에 다공질층을 형성하였다. 양극화성의 조건을 이하와 같이 하였다.
전류밀도 : 7(mA·cm-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(min)
다공질Si의 두께 : 12(㎛)
다음에, 다공질층이 형성된 기판에 산소분위기중 400℃에서 1시간의 산화처리를 행하였다. 이 산화에 의해 다공질Si층의 기공의 내벽은 열산화막으로 피복되었다. 그후, 다공질Si층상에 CVD법을 이용해서 단결정Si층을 0.2㎛두께로 에피택셜성장시켰다. 성장조건을 이하와 같이 하였다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180(ℓ/min)
가스압력 : 80(Torr)
온도 : 950(℃)
성장속도 : 0.3(㎛/min)
이어서 , 이 에피택셜Si층의 표면에 열산화에 의해 50nm의 SiO2층을 형성하였다.
상기 SiO2층의 표면과, 500nm의 SiO2층을 형성한 제 2의 Si기판의 표면을 정확하게 중합(즉, 중첩)하여 접촉시켜 얻은 구조를 900℃, 2시간 동안 열처리하여 접착시켰다. 그 결과, 접착기판을 얻을 수 있었다.
다음에, 접착기판의 P+층이 형성되어 있는 표면에 연마를 실시해서 P+층 및 비다공질단결정Si영역을 제거하여, 다공질Si층을 전면에 노출시켰다.
다음에, 노출된 다공질Si층을 49%불화수소산과 30%과산화수소와의 혼합액을 이용해서 선택애칭하였다. 이 때 단결정Si의 에칭은 일어나지 않아, 단결정Si층을 에칭스토퍼로서 사용하면서, 다공질Si층은 선택에칭에 의해 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮아, 이 속도의 다공질층의 선택에칭속도와의 비는 10의 5승이상에 달하여, 비다공질층에 시행되는 에칭량은 실용상 무시할 수 있을 정도로 적었다(수nm).
이러한 일련의 공정에 의해, Si산화막상에 0.2㎛두께의 단결정Si층이 형성되어, 소위 SOI기판을 얻을 수 있었다. 이 SOI기판의 단면을 투과전자현미경을 이용해서 관찰한 바, 단결정Si층에는 새로운 결정결함은 도입되지 않고, 양호한 결정구조가 유지되고 있는 것이 확인되었다.
본 실시예의 경우, P+층을 기판의 양면에 형성하였으므로, 다공질층의 형성시의 접촉저항을 감소시킬 수 있는 동시에, P+층형성에 수반되는 휨도 저감시킬 수 있었다. 그 결과, 극히 안정하게 기판을 접착시켜 SOI기판을 형성할 수 있었다.
[제 5실시예]
본 실시예에서는, 하기 (i)∼(iii)에 열거한 변화된 조건을 제외하고, 제 4실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다.
(ⅰ) 양극화성조건을 이하와 같이 하였다.
전류밀도 : 5(mA·cm-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 12(min)
다공질Si의 두께 : 10(㎛)
(ⅱ) 다공질Si층상에 MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용해서 이하의 성장조건에 의해 단결정GaAs층을 l㎛두께로 에피택셜성장시켰다.
소스가스 : TMG/AsH3//H2
가스압력 : 80(Torr)
온도 : 700(℃)
(ⅲ) GaAs층의 표면과 SiO2층을 500nm형성한 다른 Si기판의 표면을 정확하게 중합하여 접촉시켜 얻는 구조를 700℃, 2시간 동안 열처리하여 접착시켰다.
이와 같이 해서, Si산화막상에 1㎛두께의 단결정GaAs층을 형성한 기판을 얻을 수 있었다. 얻어진 기판의 단면을 투과전자현미경을 이용해서 관찰한 바, 단결정GaAs층에는 새로운 결정결함은 도입되지 않고, 양호한 결정구조가 유지되고 있는 것이 확인되었다.
본 실시예의 경우에도, P+층의 형성에 수반되는 휨을 감소시킬 수 있어, 극히 안정하게 SOI기판을 제작할 수 있었다.
[제 6실시예]
본 실시예에서는, 하기 (ⅰ) 및 (ⅱ)에 열거한 변화된 조건을 제외하고, 제4실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다.
(ⅰ) 양극화성조건을 이하와 같이 하였다.
전류밀도 : 5(mA·cm-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 12(min)
다공질Si의 두께 : 10(㎛)
(ⅱ) 다공질Si층상에 CVD법을 이용해서 이하의 성장조건에 의해 단결정Si층을 0.2㎛두께로 에피택셜성장시켰다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.25/230(ℓ/min)
가스압력 : 760(Torr)
온도 : 1040(℃)
성장속도 : 0.14(㎛/min)
Si산화막상에 0.2㎛두께의 단결정Si층을 형성한 SOI기판을 얻었다.
이와 같이 해서 얻어진 기판의 단면을 투과전자현미경을 이용해서 관찰한 바, 단결정Si층에는 새로운 결정결함은 도입되지 않고, 양호한 결정구조가 유지되고 있는 것이 확인되었다.
[제 7실시예]
하기 (ⅰ) 내지 (ⅳ)에 열거한 변화된 조건을 제외하고, 제 4실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다.
(ⅰ) 확산법에 의해 형성한 P+고농도층의 두께를 10㎛로 하였다.
(ⅱ) 양극화성조건을 이하와 같이 하였다.
전류밀도 : 5(mA·cm-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 12(min)
다공질Si의 두께 : 10(㎛)
(ⅲ) 다공질Si층상에 CVD법을 이용해서 이하의 성장조건에 의해 단결정Si층을 0.2㎛두께로 에피택셜성장시켰다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.4/230(ℓ/min)
가스압력 : 80(Torr)
온도 : 900(℃)
성장속도 : 0.13(㎛/min)
(ⅳ)에피택셜Si층의 표면에 열산화에 의해 50nm의 SiO2층을 형성한 후, 해당 SiO2층표면과 별도로 준비한 석영기판의 표면을 중합하여, 박막화와 열처리(최고 온도 400℃)를 교호로 행하여 이들 양 기판을 접착하였다.
이와 같이 해서, Si산화막상에 0.2㎛의 단결정Si층을 형성한 반도체기판을 얻을 수 있었다.
얻어진 기판의 단면을 투과전자현미경을 이용해서 관찰한 바, 단결정Si층에는 새로운 결정결함은 도입되지 않고, 양호한 결정구조가 유지되고 있는 것이 확인되었다.
[제 8실시예]
GaAs층의 표면과 별도로 준비한 석영기판의 표면을 중합시켜 박막화와 열처리(최고온도 400℃)를 교호로 행하여 양 기판을 접착시킨 것을 제외하고, 제 5실시예와 마찬가지 방식으로 반도체기판의 제작공정을 행하였다. 본 실시예에서는 제 7실시예와 마찬가지로, 우수한 결정성의 반도체 층을 형성한 기판을 얻을 수 있었다.
[제 9실시예]
본 실시예에서는, 하기 (ⅰ) 및 (ⅱ)에 열거한 변화된 조건을 제외하고, 제 4실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다.
(ⅰ) 양극화성조건을 이하와 같이 하였다.
전류밀도 : 5(mA·cm-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 12(min)
다공질Si의 두께 : 10(㎛)
(ⅱ) 에피택셜Si층의 표면에 열산화에 의해 50nm의 SiO2층을 형성한 후, 해당 SiO2층표면과 별도로 준비한 석영기판의 표면을 중합하여, 박막화와 열처리(최고 온도 400℃)를 교호로 행하여 이들 양기판을 접착하였다.
이와 같이 해서, Si산화막상에 0.2㎛의 단결정Si층을 형성한 반도체기판을 얻을 수 있었다.
얻어진 기판의 단면을 투과전자현미경을 이용해서 관찰한 바, 단결정Si층에는 새로운 결정결함은 도입되지 않고, 양호한 결정구조가 유지되고 있는 것이 확인되었다.
[제 10실시예]
하기 (ⅰ) 내지 (ⅲ)에 열겨한 변화된 조건을 제외하고 제 4실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다.
(ⅰ) 재생단결정Si기판을 이용하였다.
(ⅱ) 확산법에 의해 형성한 P+고농도층의 두께를 10㎛로 하였다.
(ⅲ) 다공질Si층상에 CVD법을 이용해서 이하의 조건에 의해 단결정Si층을 0.2㎛의 두께로 에피택셜성장시켰다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.25/230(ℓ/min)
가스압력 : 760(Torr)
온도 : 1040(℃)
성장속도 : 0.14(㎛/min)
본 실시예에서는, 제 4실시예와 마찬가지로, 우수한 결정성의 반도체층을 형성한 기판을 얻을 수 있었다.
[제 11실시예]
재생단결정Si기판을 이용해서, 이것에 P+고농도층을 형성한 것을 제외하고, 제 5실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다. 본 실시예에서는 제 5실시예와 마찬가지로, 우수한 결정성의 반도체 층을 형성한 기판을 얻을 수 있었다.
[제 12실시예]
재생단결정Si기판을 이용해서, 이것에 P+고농도층을 형성한 것을 제외하고, 제 6실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다. 본 실시예에서는 제 6실시예와 마찬가지로, 우수한 결정성의 반도체층을 형성한 기판을 얻을 수 있었다.
[제 13실시예]
재생단결정Si기판을 이용해서, 이것에 P+고농도층을 형성한 것을 제외하고, 제 9실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다. 본 실시예에서는 제 9실시예와 마찬가지로, 우수한 결정성의 반도체층을 형성한 기판을 얻을 수 있었다.
[제 14실시예]
재생단결정Si기판을 이용해서, 이것에 P+고농도층을 형성한 것을 제외하고, 제 8실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다. 본 실시예에서는 제 8실시예와 마찬가지로, 우수한 결정성의 반도체층을 형성한 기판을 얻을 수 있었다.
[제 15실시예]
다공질Si층상에 CVD법에 의해 단결정Si층을 형성하는 조건을 이하와 같이 하였다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.25/230(ℓ/min)
가스압력 : 760(Torr)
온도 : 1040(℃)
성장속도 : 0.14(㎛/min)
이들 조건을 제외하고, 제 13실시예와 마찬가지 방법으로 반도체기판의 제작공정을 행하였다. 본 실시예에서는, 제13실시예와 마찬가지로, 우수한 결정성의 반도체층을 형성한 기판을 얻을 수 있었다.
[제 16실시예]
에피택셜Si층의 표면상에 SiO2층을 형성하는 대신에, 에피택셜Si층을 SiO2층이 형성된 다른 Si기판에 접착시킨 것을 제외하고, 제 4실시예와 마찬가지 방법으로 SOI기판의 제작공정을 행하였다. 본 실시예에서도 우수한 결정성의 SOI기판을 얻을 수 있다.
[제 17실시예]
에피택셜Si층을 열산화하여 형성한 SiO2층이 형성되지 않은 다른 Si기판에 접착한 것을 제외하고, 제 4실시예와 마찬가지 방법으로 SOI기판의 제작공정을 행하였다. 본 실시예에서도 우수한 결정성의 SOI기판을 얻을 수 있었다.
[제 18실시예]
(1) 우선, 제 1실시예에 도시한 방법을 이용해서 실리콘웨이퍼에 P+확산층을 형성하였다.
(2) 49%HF 및 에틸알콜을 2:1로 혼합한 용액중에, 상기 실리콘웨이퍼를 양극으로 하고, 상기 실리콘웨이퍼와 대향해서 직경 5인치의 백금원반을 음극으로 하였다. 실리콘웨이퍼의 뒷면은 피복하여 상기 용액을 통한 백금으로의 통전을 방지하는 한편, 실리콘웨이퍼의 측면 및 단부면도 도금하여, 표면의 전체는 상기 용액을 통해 백금과 통전되었다. 실리콘웨이퍼와 백금사이에 10mA/㎠의 전류밀도로 9분간 전류를 인가하여 실리콘웨이퍼를 양극화성해서 12㎛두께의 다공질실리콘층을 표면층상에 형성하였다. 다공질층이 형성된 웨이퍼를 용액으로부터 꺼내어 다공률 측정을 행한 바, 다공률은 약 20%였다.
(3) 이어서, 다공질실리콘층이 형성된 웨이퍼를 산소분위기중에서 400℃로 1시간동안 산화처리하였다. 이러한 산화처리동안 단지 약 50Å이하의 산화막이 형성되었으므로, 실리콘산화막은 다공질실리콘층의 표면 및 기공의 측벽에만 형성되었고 내부에는 단결정실리콘영역이 유지되었다.
(4) 상기 웨이퍼를 30초간 묽은 1.25%HF수용액에 담그고, 수세하여, 다공질 표면에 형성된 초박형의 실리콘산화막을 제거하였다.
(5) 상기 웨이퍼를 CYD성장로에 놓고, 아래와 같은 조건하에서 계속해서 열처리하였다.
(a)온도 : 1120℃
압력 : 80Torr
가스 : H2, 230(ℓ/min)
시간 : 7.5분
(b) 온도 : 900℃
압력 : 80Torr
가스 : H2/SiH2Cl2;230(ℓ/min)
상기 처리에 의해, 약 0.29㎛의 단결정실리콘층을 형성하였다.
(6) 또 상기 웨이퍼를 산소 및 수소의 혼합분위기중에 노출시켜 단결정실리콘층을 산화처리해서 200nm두께의 실리콘산화막을 형성하였다.
(7) 상기 웨이퍼 및 제 2의 Si웨이퍼를 통상의 반도체제작프로세스에서 사용하는 약품용액으로 세정하고, 이들 웨이퍼를 최종약품세정의 묽은 HF용액에 담그고 나서 순수로 헹구고 건조하였다. 그후, 이들 양웨이퍼의 표면을 서서히 중합하고 접촉시켜 접착하였다. 그후, 접착된 웨이퍼를 5분간 1180℃에서 열처리하였다.
(8) 다음에, 다공질실리콘층이 형성된 웨이퍼의 뒷면을 연마하여 기판의 전체면에 다공질실리콘층을 노출시켰다. 그후, 웨이퍼를 약 2시간동안 HF 및 H2O2의 용액에 담가서 다공질실리콘을 에칭에 의해 제거하고, 그에 의해 실리콘산화막을 개재해서 제 2의 Si웨이퍼(기판)상에 에피택셜실리콘층을 약 0.2㎛형성하였다.
(9) 이 기판을 100%수소분위기에서 4시간 동안 1100℃에서 열처리하였다.
(10) 에피택셜실리콘층의 전체표면을 노마르스키 차동간섭현미경으로 관찰한 바, 결정결함이 극히 적은 SOI기판을 얻을 수 있음을 확인하였다.
[제 19실시예]
제 1실시예와 마찬가지로, 단결정Si기판의 제 1표면상에 스핀코팅막을 형성하고, 이어서 베이킹하였다. 그후, 제 4실시예와 마찬가지로, 해당 웨이퍼를 노심관에 놓고, 기판의 뒷면에 확산층을 형성하였다. 이어서, 제 4실시예와 마찬가지의 공정을 실시하여 SOI기판을 제작하였다. 얻어진 SOI구조의 결정성은 앙호하였다.
본 발명에 있어서는 도전형을 제어할 수 있는 원소를 확산법에 의해 확산시켜 확산영역을 형성하고, 이 영역에 다공질층을 형성하므로, 저항률이 엄격하게 제어된 실리콘기판을 사용하지 않은 경우에도 실리콘기판을 균일하게 다공질화할 수 있다. 즉, 비교적 저렴한 저항무지정의 실리콘기판을 이용할 수 있다.
또, 기판의 양면에 확산층을 형성하는 모드에 의하면, 확산층의 형성중에 발생하는 휨을 저감시킬 수 있다. 그 결과, 충분한 접착공정을 행할 수 있어, 접착된 기판이 박리할 가능성은 실질적으로 저감된다. 따라서, 얻어진 실리콘기판의 수율이 향상하여 기판의 제작비용을 낮출 수 있다. 또한 양극화성에 의해 다공질층을 형성할 경우 발생되는 접촉저항도 저감할 수 있다.

Claims (102)

  1. 도전형을 제어할 수 있는 원소를 실리콘기판에 확산시키는 확산법을 이용하여 확산영역을 형성하는 스텝과; 상기 확산영역에 다공질층을 형성하는 스텝과; 상기 다공질층위에 비다공질단결정층을 형성하는 스텝과; 상기 비다공질단결정층의 접착되는 표면위 또는 베이스기판의 접착되는 표면위중 어느 한쪽에 절연층을 형성되고, 상기 비다공질단결정층을 상기 베이스기판에 접착하는 스텝과; 상기 다공질층을 제거하는 스텝으로 이루어진 것을 특징으로 하는 반도체기판의 제작방법.
  2. 제1항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는, 실리콘의 도전성 N형을 제어할 수 있는 원소인 것을 특징으로 하는 반도체기판의 제작방법.
  3. 제2항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는, P, As 및 Sb로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체기판의 제작방법.
  4. 제1항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 실리콘의 도전성 P형을 제어할 수 있는 원소인 것을 특징으로 하는 반도체기판의 제작방법.
  5. 제4항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 B인 것을 특징으로 하는 반도체기판의 제작방법.
  6. 제1항에 있어서, 상기 확산법은 실리콘기판에 상기 원소를 열확산시키는 처리인 것을 특징으로 하는 반도체기판의 제작방법.
  7. 제5항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 기체를 소스로 해서 공급되는 것을 특징으로 하는 반도체기판의 제작방법.
  8. 제7항에 있어서, 상기 기체는 B2H6인 것을 특징으로 하는 반도체기판의 제작방법.
  9. 제5항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 액체를 소스로 해서 공급되는 것을 특징으로 하는 반도체기판의 제작방법.
  10. 제9항에 있어서, 상기 액체는 BBr3인 것을 특징으로 하는 반도체기판의 제작방법.
  11. 제5항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 고체를 소스로 해서 공급되는 것을 특징으로 하는 반도체기판의 제작방법.
  12. 제11항에 있어서, 상기 고체는 B2O3인 것을 특징으로 하는 반도체기판의 제작방법.
  13. 제5항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 상기 실리콘기판위에 형성된 고체물질로부터 공급되는 것을 특징으로 하는 반도체기판의 제작방법.
  14. 제13항에 있어서, 상기 고체물질은 CVD막, BSG 및 스핀코팅막으로부터 선택되는 것을 특징으로 하는 반도체기판의 제작방법.
  15. 제1항에 있어서, 상기 도전형을 제어할 수 있고, 상기 확산층내에 함유된 상기 원소의 농도는 5.0×1016/㎤ 내지 5.0×1020/㎤의 범위내에 있도록 조정되는 것을 특징으로 하는 반도체기판의 제작방법.
  16. 제15항에 있어서, 상기 도전형을 제어할 수 있고, 상기 확산층내에 함유된 상기 원소의 농도는 1.0×1017/㎤ 내지 2.0×1020/㎤의 범위내에 있도록 조정되는 것을 특징으로 하는 반도체기판의 제작방법.
  17. 제16항에 있어서, 상기 도전형을 제어할 수 있고, 상기 확산층내에 함유된 상기 원소의 상기 농도는 5.0×1017/㎤ 내지 1.0×1020/㎤의 범위내에 있도록 조정되는 것을 특징으로 하는 반도체기판의 제작방법.
  18. 제1항에 있어서, 상기 확산층의 두께는 500Å이상인 것을 특징으로 하는 반도체기판의 제작방법.
  19. 제1항에 있어서, 상기 다공질층의 다공률은 50%이하로 제어되는 것을 특징으로 하는 반도체기판의 제작방법.
  20. 제19항에 있어서, 상기 다공질층의 상기 다공률은 1% 내지 40%의 범위내에 있도록 제어되는 것을 특징으로 하는 반도체기판의 제작방법.
  21. 제20항에 있어서, 상기 다공질층의 상기 다공률은 5% 내지 30%의 범위내에 있도록 제어되는 것을 특징으로 하는 반도체기판의 제작방법.
  22. 제1항에 있어서, 상기 비다공질단결정층은 단결정Si층인 것을 특징으로 하는 반도체기판의 제작방법.
  23. 제1항에 있어서, 상기 비다공질단결층은 단결정화합물반도체층인 것을 특징으로 하는 반도체기판의 제작방법.
  24. 제22항에 있어서, 상기 절연층은 열산화막, 퇴적SiO2막 및 퇴적Si3N4막으로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체기판의 제작방법.
  25. 제24항에 있어서, 상기 절연층은 상기 비다공질단결정층쪽에 형성되는 것을 특징으로 하는 반도체기판의 제작방법.
  26. 제24항에 있어서, 상기 절연층은, 상기 단결정실리콘층 표면의 열산화에 의해 형성되는 것을 특징으로 하는 반도체기판의 제작방법.
  27. 제1항에 있어서, 상기 베이스기판은 단결정실리콘기판인 것을 특징으로 하는 반도체기판의 제작방법.
  28. 제27항에 있어서, 상기 베이스기판의 접착되는 면상에 산화층을 형성하는 것을 특징으로 하는 반도체기판의 제작방법.
  29. 제27항에 있어서, 상기 베이스기판의 접착되는 상기 면은 단결정실리콘으로 형성된 것을 특징으로 하는 반도체기판의 제작방법.
  30. 제1항에 있어서, 상기 베이스기판은 유리로 이루어진 것을 특징으로 하는 반도체기판의 제작방법.
  31. 제24항에 있어서, 상기 절연층은 상기 베이스기판쪽에 형성되는 것을 특징으로 하는 반도체기판의 제작방법.
  32. 제31항에 있어서, 상기 절연층은 단결정실리콘기판의 열산화에 의해 형성되는 것을 특징으로 하는 반도체기판의 제작방법.
  33. 제31항에 있어서, 상기 절연층은 유리기판을 구성하는 것을 특징으로 하는 반도체기판의 제작방법.
  34. 제31항에 있어서, 상기 비다공질단결정층상에 상기 절연층을 형성함이 없이 접착을 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  35. 제22항에 있어서, 상기 다공질층의 기공의 내벽을 산화한 후 상기 비다공질실리콘층을 에피택셜성장에 의해 형성하는 것을 특징으로 하는 반도체기판의 제작방법.
  36. 제35항에 있어서, 수소분위기중에서 상기 다공질층상에 열처리를 행한 후 상기 비다공질실리콘층을 에피택셜성장에 의해 형성하는 것을 특징으로 하는 반도체기판의 제작방법.
  37. 제1항에 있어서, 상기 다공질층은, 불화수소산, 알콜이나 과산화수소수중 적어도 어느 한쪽과 불화수소산과의 혼합액, 완충 불화수소산, 또는 알콜이나 과산화수소수중 적어도 어느 한쪽과 완충 불화수소산과의 혼합액을 사용하여 제거되는 것을 특징으로 하는 반도체기판의 제작방법.
  38. 제1항에 있어서, 상기 다공질층이 제거된 후 수소분위기중에서 열처리를 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  39. 실리콘기판의 제 1표면 및 이 제 1표면의 이면쪽의 제 2표면에, 도전형을 제어할 수 있는 원소를 확산시키는 확산법을 이용하여 확산영역을 형성하는 스텝과; 상기 제 1표면위에 형성된 확산영역내에 다공질층을 형성하는 스텝과; 상기 다공질층위에 비다공질단결정층을 형성하는 스텝과; 상기 비다공질단결정층의 접착되는 표면위 또는 베이스기판의 접착되는 표면위중 어느 한쪽에 절연층이 형성되고, 상기 비다공질단결정층과 베이스기판을 접착하는 스텝과; 상기 다공질층을 제거하는 스텝으로 이루어진 것을 특징으로 하는 반도체기판의 제작방법.
  40. 제39항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는, 실리콘의 도전성 N형을 제어할 수 있는 원소인 것을 특징으로 하는 반도체기판의 제작방법.
  41. 제40항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 P, As 및 Sb로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체기판의 제작방법.
  42. 제39항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 실리콘의 도전성 P형을 제어할 수 있는 원소인 것을 특징으로 하는 반도체기판의 제작방법.
  43. 제42항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 B인 것을 특징으로 하는 반도체기판의 제작방법.
  44. 제39항에 있어서, 상기 확산법은 실리콘기판에 상기 원소를 열확산시키는 처리인 것을 특징으로 하는 반도체기판의 제작방법.
  45. 제43항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 기체를 소스로 해서 공급되는 것을 특징으로 하는 반도체기판의 제작방법.
  46. 제45항에 있어서, 상기 기체는 B2H6인 것을 특징으로 하는 반도체기판의 제작방법.
  47. 제43항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 액체를 소스로 해서 공급되는 것을 특징으로 하는 반도체기판의 제작방법.
  48. 제47항에 있어서, 상기 액체는 BBr3인 것을 특징으로 하는 반도체기판의 제작방법.
  49. 제43항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 고체를 소스로 해서 공급되는 것을 특징으로 하는 반도체기판의 제작방법.
  50. 제49항에 있어서, 상기 고체는 B2O3인 것을 특징으로 하는 반도체기판의 제작방법.
  51. 제43항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 상기 실리콘기판위에 형성된 고체물질로부터 공급되는 것을 특징으로 하는 반도체기판의 제작방법.
  52. 제51항에 있어서, 상기 고체물질은 CVD막, BSG 및 스핀코팅막으로부터 선택되는 것을 특징으로 하는 반도체기판의 제작방법.
  53. 제39항에 있어서, 상기 도전형을 제어할 수 있고, 상기 확산층내에 함유된 상기 원소의 농도는 5.0×106/㎤ 내지 5.0×1020/㎤의 범위내에 있도록 조정되는 것을 특징으로 하는 반도체기판의 제작방법.
  54. 제53항에 있어서, 상기 도전형을 제어할 수 있고, 상기 확산층내에 함유된 상기 원소의 농도는 1.0×1017/㎤ 내지 2.0×1020/㎤의 범위내에 있도록 조정되는 것을 특징으로 하는 반도체기판의 제작방법.
  55. 제54항에 있어서, 상기 도전형을 제어할 수 있고, 상기 확산층내에 함유된 상기 원소의 농도는 5.0×1017/㎤ 내지 1.0×1020/㎤의 범위내에 있도록 조정되는 것을 특징으로 하는 반도체기판의 제작방법.
  56. 제39항에 있어서, 상기 확산층의 두께는 500Å이상인 것을 특징으로 하는 반도체기판의 제작방법.
  57. 제39항에 있어서, 상기 다공질층의 다공률은 50%이하로 제어되는 것을 특징으로 하는 반도체기판의 제작방법.
  58. 제57항에 있어서, 상기 다공질층의 상기 다공률은 1% 내지 40%의 범위내에 있도록 제어되는 것을 특징으로 하는 반도체기판의 제작방법.
  59. 제58항에 있어서, 상기 다공질층의 상기 다공률은 5% 내지 30%의 범위내에 있도록 제어되는 것을 특징으로 하는 반도체기판의 제작방법.
  60. 제39항에 있어서, 상기 비다공질단결층은 단결정Si층인 것을 특징으로 하는 반도체기판의 제작방법.
  61. 제39항에 있어서, 상기 비다공질단결정층은 단결정화합물반도체층인 것을 특징으로 하는 반도체기판의 제작방법.
  62. 제60항에 있어서, 상기 절연층은 열산화막, 퇴적SiO2막 및 퇴적Si3N4막으로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체기판의 제작방법.
  63. 제62항에 있어서, 상기 절연층은 상기 비다공질단결정층쪽에 형성되는 것을 특징으로 하는 반도체기판의 제작방법.
  64. 제62항에 있어서, 상기 절연층은, 상기 단결정실리콘층 표면의 열산화에 의해 형성되는 것을 특징으로 하는 반도체기판의 제작방법.
  65. 제39항에 있어서, 상기 베이스기판은 단결정실리콘기판인 것을 특징으로 하는 반도체기판의 제작방법.
  66. 제65항에 있어서, 상기 베이스기판의 접착되는 면상에 산화층을 형성하는 것을 특징으로 하는 반도체기판의 제작방법.
  67. 제65항에 있어서, 상기 베이스기판의 접착되는 상기 면은 단결정실리콘으로 형성된 것을 특징으로 하는 반도체기판의 제작방법.
  68. 제39항에 있어서, 상기 베이스기판은 유리로 이루어진 것을 특징으로 하는 반도체기판의 제작방법.
  69. 제62항에 있어서, 상기 절연층은 상기 베이스기판쪽에 형성되는 것을 특징으로 하는 반도체기판의 제작방법.
  70. 제69항에 있어서, 상기 절연층은 단결정실리콘기판의 열산화에 의해 형성되는 것을 특징으로 하는 반도체기판의 제작방법.
  71. 제69항에 있어서, 상기 절연층은 유리기판을 구성하는 특징으로 하는 반도체기판의 제작방법.
  72. 제69항에 있어서, 상기 비다공질단결정층상에 상기 절연층을 형성함이 없이 접착을 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  73. 제60항에 있어서, 상기 다공질층의 기공의 내벽을 산화한 후 상기 비다공질실리콘층을 에피택셜성장에 의해 형성하는 것을 특징으로 하는 반도체기판의 제작방법.
  74. 제73항에 있어서, 수소분위기중에서 상기 다공질층상에 열처리를 행한 후 상기 비다공질실리콘층을 에피택셜성장에 의해 형성하는 것을 상기 특징으로 하는 반도체기판의 제작방법.
  75. 제39항에 있어서, 상기 다공질층은, 불화수소산, 알콜이나 과산화수소수중 적어도 어느 한쪽과 불화수소산과의 혼합액, 완충 불화수소산, 또는 알콜이나 과산화수소수중 적어도 어느 한쪽과 완충 불화수소산과의 혼합액을 사용하여 제거되는 것을 특징으로 하는 반도체기판의 제작방법.
  76. 제39항에 있어서, 상기 다공질층이 제거된 후 수소분위기중에서 열처리를 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  77. 제39항에 있어서, 상기 제 1표면상에 고체물질이 각각 형성되어 있는 복수의 실리콘기판을 노내에 배치하고 가열하여, 상기 복수의 기판의 각각의 상기 제 1표면 및 상기 제 2표면위에 상기 확산영역을 형성하는 것을 특징으로 하는 반도체기판의 제작방법.
  78. 도전형을 제어할 수 있는 원소를 실리콘기판에 확산시키는 확산법을 이용하여 확산영역을 형성하는 스텝과; 상기 확산영역에 다공질층을 형성하는 스텝과; 상기 다공질층위에 비다공질층을 형성하는 스텝과; 상기 비다공질단결정층의 접착되는 표면위 또는 베이스기판의 접착되는 표면위중 어느 한쪽에 절연층을 형성되고, 상기 비다공질단결정층을 베이스기판에 접착하는 스텝과; 상기 다공질층을 제거하는 스텝으로 이루어진 반도체기판의 제작방법에 의해 얻어진 것을 특징으로 하는 반도체기판.
  79. 실리콘기판의 제 1표면 및 이 제 1표면의 이면쪽의 제 2표면에, 도전형을 제어할 수 있는 원소를 확산시키는 확산법을 이용하여 확산영역을 형성하는 스텝과; 상기 제 1표면위에 형성된 상기 확산영역내에 다공질층을 형성하는 스텝과; 상기 다공질층위에 비다공질단결정층을 형성하는 스텝과; 상기 비다공질단결정층의 접착되는 표면위 또는 상기 베이스기판의 접착되는 표면위중 어느 한쪽에 절연층이 형성되고, 상기 비다공질단결정층과 베이스기판을 접착하는 스텝과; 상기 다공질층을 제거하는 스텝으로 이루어진 것을 반도체기판의 제작방법에 의해 얻어진 것을 특징으로 하는 반도체기판.
  80. 도전형을 제어할 수 있는 원소와 일체화한 P+층을 실리콘기판의 표면위에 형성하는 스텝과; 상기 P+층내에 다공질층을 형성하는 스텝과; 상기 다공질층위에 비다공질단결정층을 형성하는 스텝과; 상기 비다공질단결정층의 접착되는 표면위 또는 베이스기판의 접착되는 표면위중 어느 한쪽에 절연층을 형성되고, 상기 비다공질단결정층을 베이스기판에 접착하는 스텝과; 상기 다공질층을 제거하는 스텝으로 이루어진 반도체기판의 제작방법에 의해 얻어진 것을 특징으로 하는 반도체기판.
  81. 제80항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 B인 것을 특징으로 하는 반도체기판.
  82. 제80항에 있어서, 상기 도전형을 제어할 수 있는 상기 원소는 가스를 스스로 해서 공급되는 것을 특징으로 하는 반도체기판.
  83. 제82항에 있어서, 상기 가스는 B2H6인 것을 특징으로 하는 반도체기판.
  84. 제80항에 있어서, 상기 원소의 농도는 5.0×1016/㎤ 내지 5.0×1020/㎤의 범위내에 있도록 조정되는 것을 특징으로 하는 반도체기판.
  85. 제84항에 있어서, 상기 원소의 상기 농도는 1.0×1017/㎤ 내지 2.0×1020/㎤의 범위내에 있도록 조정되는 것을 특징으로 하는 반도체기판.
  86. 제85항에 있어서, 상기 원소의 상기 농도는 5.0×1017/㎤ 내지 1.0×1020/㎤의 범위내에 있도록 조정되는 것을 특징으로 하는 반도체기판.
  87. 제80항에 있어서, 상기 P+층의 두께는 500Å이상인 것을 특징으로 하는 반도체기판.
  88. 제80항에 있어서, 상기 다공질층의 다공률은, 50%이하로 제어되는 것을 특징으로 하는 반도체기판.
  89. 제88항에 있어서, 상기 다공질층의 상기 다공률은, 1% 내지 40%의 범위내에 있도록 제어되는 것을 특징으로 하는 반도체기판.
  90. 제89항에 있어서, 상기 다공질층의 상기 다공률은, 5% 내지 30%의 범위내에 있도록 제어되는 것을 특징으로 하는 반도체기판.
  91. 제80항에 있어서, 상기 비다공질단결정층은 단결정Si층인 것을 특징으로 하는 반도체기판.
  92. 제80항에 있어서, 상기 비다공질단결정층은 단결정화합물반도체층인 것을 특징으로 하는 반도체기판.
  93. 제80항에 있어서, 상기 절연층은 열산화막, 퇴적SiO2막 및 퇴적Si3N4막으로 구성된 군으로부터 선택되는 것을 특징으로 하는 반도체기판.
  94. 제93항에 있어서, 상기 절연층은 상기 비다공질단결정층쪽에 형성되는 것을 특징으로 하는 반도체기판.
  95. 제93항에 있어서, 상기 절연층은 상기 단결정실리콘층의 표면의 열산화에 의해 형성되는 것을 특징으로 하는 반도체기판.
  96. 제80항에 있어서, 상기 베이스기판은 단결정실리콘기판인 것을 특징으로 하는 반도체기판.
  97. 제96항에 있어서, 상기 베이스기판의 접착되는 상기 표면은 단결정실리콘으로 형성된 것을 특징으로 하는 반도체기판.
  98. 제80항에 있어서, 상기 베이스기판은 유리로 된 것을 특징으로 하는 반도체기판.
  99. 제91항에 있어서, 상기 다공질층의 기공의 내벽을 산화한 후, 상기 비다공질실리콘층을 에피택셜성장에 의해 형성하는 것을 특징으로 하는 반도체기판.
  100. 제99항에 있어서, 수소분위기중에서 상기 다공질층상에 열처리를 행한 후, 상기 비다공질실리콘층을 에피택셜성장에 의해 형성하는 것을 특징으로 하는 반도체기판.
  101. 제80항에 있어서, 상기 다공질층은, 불화수소산, 알콜이나 과산화수소수중 적어도 어느 한쪽과 불화수소산과의 혼합액, 완충 불화수소산, 또는 알콜이나 과산화수소수중 적어도 어느 한쪽과 완충 불화수소산과의 혼합액을 사용하여 제거되는 것을 특징으로 하는 반도체기판.
  102. 제80항에 있어서, 상기 다공질층이 제거된 후, 수소분위기 중에서 열처리를 행하는 것을 특징으로 하는 반도체기판.
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