[go: up one dir, main page]

JP3297600B2 - 半導体基板の作製方法 - Google Patents

半導体基板の作製方法

Info

Publication number
JP3297600B2
JP3297600B2 JP19471896A JP19471896A JP3297600B2 JP 3297600 B2 JP3297600 B2 JP 3297600B2 JP 19471896 A JP19471896 A JP 19471896A JP 19471896 A JP19471896 A JP 19471896A JP 3297600 B2 JP3297600 B2 JP 3297600B2
Authority
JP
Japan
Prior art keywords
layer
porous
substrate
manufacturing
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP19471896A
Other languages
English (en)
Other versions
JPH09102594A (ja
Inventor
清文 坂口
隆夫 米原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP19471896A priority Critical patent/JP3297600B2/ja
Publication of JPH09102594A publication Critical patent/JPH09102594A/ja
Application granted granted Critical
Publication of JP3297600B2 publication Critical patent/JP3297600B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Crystals, And After-Treatments Of Crystals (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板及びそ
の作製方法に関する。更に詳しくは、誘電体分離あるい
は、絶縁物上の単結晶半導体層に作製される電子デバイ
ス、集積回路等に適用可能な半導体基板及びその作製方
法に関する。
【０００２】
【従来の技術】絶縁物上の単結晶Ｓｉ半導体層の形成
は、シリコン オン インシュレーター（ＳＯＩ）技術
として広く知られ、通常のＳｉ集積回路を作製するバル
クＳｉ基板では到達しえない数々の優位点をＳＯＩ技術
を利用したデバイスが有することから多くの研究が成さ
れてきた。即ち、ＳＯＩ技術を利用することで、例え
ば、次の優位点が得られる。 １．誘電体分離が容易で高集積化が可能。 ２．対放射線耐性に優れている。 ３．浮遊容量が低減され高速化が可能。 ４．ウエル工程が省略できる。 ５．ラッチアップを防止できる。 ６．薄膜化による完全空乏型電界効果トランジスタが可
能。
【０００３】上記したデバイス特性上の多くの利点を有
するＳＯＩ構造の形成方法については、例えばＳｐｅｃ
ｉａｌ Ｉｓｓｕｅ：“Ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ
ｓｉｌｉｃｏｎ ｏｎ ｎｏｎ−ｓｉｎｇｌｅ−ｃｒ
ｙｓｔａｌ ｉｎｓｕｌａｔｏｒｓ”；ｅｄｉｔｅｄ
ｂｙ Ｇ．Ｗ．ｃｕｌｌｅｎ，Ｊｏｕｒｎａｌ ｏｆＣ
ｒｙｓｔａｌ Ｇｒｏｗｔｈ，ｖｏｌｕｍｅ ６３，ｎ
ｏ ３，ｐｐ４２９〜５９０（１９８３）にまとめられ
ている。
【０００４】古くは、単結晶サファイア基板上に、Ｓｉ
をＣＶＤ法（化学気相法）で、ヘテロエピタキシーさせ
て形成するＳＯＳ（シリコン オン サファイア）が研
究され、これは最も成熱したＳＯＩ技術として一応の成
功を収めはしたが、Ｓｉ層と下地サファイア基板界面の
格子不整合により大量の結晶欠陥、サファイア基板から
のアルミニュームのＳｉ層への混入、そして何よりも基
板の高価格と大面積化への遅れにより、その応用の広が
りには限界があった。こうしたなか、比較的近年になっ
てサファイア基板を使用せずにＳＯＩ構造を実現しよう
という試みがなされることとなった。即ち、この試み
は、次の二つに大別される。
【０００５】１．Ｓｉ単結晶基板を表面酸化後に、窓を
開けてＳｉ基板を部分的に表出させ、その部分をシード
として横方向へエピタキシャル成長させ、ＳｉＯ2 上へ
Ｓｉ単結晶層を形成する（この場合には、ＳｉＯ2 上に
Ｓｉ層の堆積をともなう）。
【０００６】２．Ｓｉ単結晶基板そのものを活性層とし
て使用し、その下部にＳｉＯ2 を形成する（この方法
は、Ｓｉ層の堆積をともなわない）。
【０００７】上記１を実現する手段として、ＣＶＤ法に
より、直接、単結晶層Ｓｉを横方向エピタキシャル成長
させる方法、非晶質Ｓｉを堆積して、熱処理により固相
横方向エピタキシャル成長させる方法、非晶質あるい
は、多結晶Ｓｉ層に電子線、レーザー光等のエネルギー
ビームを収束して照射し、溶融再結晶により単結晶層を
ＳｉＯ2 上に成長させる方法、棒状ヒーターにより帯状
に溶融領域を走査する方法（Ｚｏｎｅ Ｍｅｌｔｉｎｇ
Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）等が知られて
いる。これらの方法にはそれぞれ一長一短があるが、そ
の制御性、生産性、均一性、品質に少なからず問題を残
しており、いまだに、工業的に実用化されたものはな
い。例えば、ＣＶＤ法は平坦薄膜化するには、犠牲酸化
が必要となり、固相成長法ではその結晶性が悪い。ビー
ムアニール法は、収束ビーム走査による処理時間と、ビ
ームの重なり具合、焦点調整などの制御性に問題があ
る。Ｚｏｎｅ Ｍｅｌｔｉｎｇ Ｒｅｃｒｙｔａｌｌｉ
ｚａｔｉｏｎ法は、最も成熟したものであり、これを用
いて比較的大規模な集積回路も試作されてはいるが、依
然として、亜粒界等の結晶欠陥は、多数残留しており、
少数キャリヤーデバイスを作成するに至っていない。
【０００８】上記２の例としては、次の４種類の方法が
挙げられる。
【０００９】１．Ｖ型の溝が表面に異方性エッチングさ
れたＳｉ単結晶基板に酸化膜を形成し、該酸化膜上に多
結晶Ｓｉ層をＳｉ基板と同じ程厚く堆積した後、Ｓｉ基
板の裏面から研磨によって、厚い多結晶Ｓｉ層上にＶ溝
に囲まれて誘電分離されたＳｉ単結晶領域を形成する。
この手法に於ては、結晶性は、良好であるが、多結晶Ｓ
ｉを数百ミクロンも厚く堆積する工程、単結晶Ｓｉ基板
を裏面より研磨して分離したＳｉ活性層のみを残す工程
に、制御性、と生産性の点から問題がある。
【００１０】２．サイモックス（ＳＩＭＯＸ：Ｓｅｐｅ
ｒａｔｉｏｎ ｂｙ ｉｏｎ ｉｍｐｌａｎｅｔｅｄ
ｏｘｙｇｅｎ）と称されるＳｉ単結晶基板中に酸素のイ
オン注入によりＳｉＯ2 層を形成する方法であり、Ｓｉ
プロセスと整合性が良いため現在最も成熟した手法であ
る。しかしながら、ＳｉＯ2 層形成をするためには、酸
素イオンを１０18ｉｏｎｓ／ｃｍ2 以上も注入する必要
があるが、その注入時間は長大であり、生産性は高くな
い。また、ウエハーコストが高い。更に、結晶欠陥が比
較的多く残存し、工業的に見て、少数キャリヤーデバイ
スを作製できる充分な品質に至っていない。
【００１１】３．多孔質Ｓｉ層の酸化による誘電体分離
によりＳＯＩ構造を形成する方法。この方法は、Ｐ型Ｓ
ｉ単結晶基板表面にＮ型Ｓｉ層をプロトンイオン注入
（イマイ他，Ｊ．Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ，ｖｏ
ｌ ６３，５４７（１９８３）、若しくは、エピタキシ
ャル成長とパターニングによって島状に形成し、表面よ
りＳｉ島を囲むようにＨＦ溶液中の陽極化成法によりＰ
型Ｓｉ基板のみを多孔質化したのち、増速酸化によりＮ
型Ｓｉ島を誘電体分離する方法である。この方法では、
分離されているＳｉ領域は、デバイス工程のまえに決定
されており、デバイス設計の自由度が制限されるという
不都合が生ずる。
【００１２】本出願人は、これらの不都合を解決する方
法として、特開平５−２１３３８号公報に新規な方法を
提案した。
【００１３】特開平５−２１３３８号公報に開示された
方法は、多孔質単結晶半導体領域上に非多孔質単結晶半
導体領域を配した部材を形成し、前記非多孔質単結晶半
導体領域の表面に、表面が絶縁性物質で構成された部材
の表面を貼り合わせた後、前記多孔質単結晶半導体領域
をエッチングにより除去する半導体部材の製造方法であ
る。
【００１４】該方法は、ＳＯＩ基板の作製に適用可能な
ものであり、多孔質単結晶半導体領域と、非多孔質単結
晶半導体領域と、のエッチングの選択性を利用して、例
えばシリコン活性層の層厚が均一なＳＯＩ基板が得られ
る優れた方法である。特開平５−２１３３８号公報に開
示された方法のＳＯＩ基板への１適用例は、大きく分け
ると、単結晶シリコン基板の多孔質化工程、多孔質シリ
コン層上への単結晶シリコンのエピタキシャル成長工
程、多孔質シリコン層上に形成されたエピタキシャルシ
リコン膜を絶縁層を介して別の基板との貼り合わせる工
程、貼り合わせ基板から多孔質シリコン層を除去して絶
縁層上にエピタキシャルシリコン層を残す工程とからな
る。
【００１５】この例から理解されるように、当該方法
は、ＳＯＩ基板を構成する単結晶シリコン層（活性層）
をＣＶＤ法等成膜技術を用いて形成できること、貼り合
わせ工程を用いること及び多孔質シリコン層と単結晶シ
リコン層（活性層）のエッチング選択性を利用して多孔
質シリコン層を除去すること等の理由から絶縁物上に結
晶性が単結晶ウエハー並に優れたＳｉ単結晶層を得るう
えで、生産性、均一性、制御性、経済性の面において卓
越した方法である。
【００１６】
【発明が解決しようとする課題】本発明者らは、特開平
５−２１３３８号公報に開示された方法をふまえ、該方
法を更に改善すべく検討を行ったところ、低コスト化と
いう点については、改善の余地のあることが明らかとな
った。
【００１７】即ち、特開平５−２１３３８号公報に開示
された方法は、実験室レベルで行うについては、非常に
優れた方法であるが、大規模な工場で半導体部材を製造
する場合には、更に低コスト化が図れれば、産業の発達
への貢献度は、より大きいものとなる。
【００１８】本発明者は、このような観点から、上記方
法を検討したところ、多孔質化を行うシリコン基板とし
て如何なるものが用いられるかを考慮することで更なる
低コスト化が図れるという知見を得た。
【００１９】ここでシリコン（Ｓｉ）の多孔質化につい
て説明する。
【００２０】Ｓｉ基板はＨＦ溶液を用いた陽極化成（ａ
ｎｏｄｉｚａｔｉｏｎ）法によって多孔質化させること
ができる。この多孔質Ｓｉ層は、下記の理由により、Ｎ
型Ｓｉ層よりもＰ型Ｓｉ層に形成されやすい。
【００２１】多孔質Ｓｉは、Ｕｈｌｉｒ等によって１９
５６年に半導体の電解研磨の研究過程において発見され
た（Ａ．Ｕｈｌｉｒ，Ｂｅｌｌ Ｓｙｓｔ．Ｔｅｃｈ．
Ｊ．，ｖｏｌ．３５，３３３（１９５６）。
【００２２】また、ウナガミ等は陽極化成におけるＳｉ
の溶解反応を研究し、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のようであると報告
している（Ｔ．Ｕｎａｇａｍｉ，Ｊ．Ｅｌｅｃｔｒｏｃ
ｈｅｍ．Ｓｏｃ．ｖｏｌ．１２７，４７６（１９８
０）。
【００２３】Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2
＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 または、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及びｅ- はそれぞれ正孔と電子を表してい
る。また、ｎ及びλはそれぞれＳｉ１原子が溶解するた
めに必要な正孔の数であり、ｎ＞２またはλ＞４なる条
件が満たされた場合に多孔質Ｓｉが形成されるとしてい
る。
【００２４】以上のことから、正孔の存在するＰ型Ｓｉ
は多孔質化されやすいが、Ｎ型Ｓｉは多孔質化されずら
い。この多孔質化における選択性は長野等および今井に
よって実証されている（長野、中島、安野、大中、梶
原、電子通信学会技術研究報告、ｖｏｌ．７９，ＳＳＤ
７９−９５４９（１９７９）、（Ｋ．Ｉｍａｉ，Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．
２４，１５９（１９８１）。
【００２５】多孔質Ｓｉ層には、透過電子顕微鏡による
観察によれば、平均約数十〜数百オングストローム程度
の径の孔が形成されているが、単結晶性は維持されてお
り、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャル成
長させることが可能である。ただし、１０００℃以上で
は、内部の孔の再配列が起こり、増速エッチングの特性
が損なわれる場合がある。このため、Ｓｉ層のエピタキ
シャル成長には、分子線エピタキシャル成長、プラズマ
ＣＶＤ、減圧ＣＶＤ法、光ＣＶＤ、バイアス・スパッタ
ー法、液相成長法等の低温成長が好適とされている。
【００２６】また、多孔質層はその内部に大量の空隙が
形成されている為に、密度が半分以下に減少する。その
結果、体積に比べて表面積が飛躍的に増大するため、そ
の化学エッチング速度は、通常の単結晶層のエッチング
速度に比べて、著しく増速される。
【００２７】このような多孔質Ｓｉの特徴を生かして、
前述した特開平５−２１３３８号公報に示されたエッチ
バック（ｅｔｃｈ−Ｂａｃｋ）法により貼り合わせウエ
ハを作製することができるのである。
【００２８】特開平５−２１３３８号公報に開示された
シリコン基板の多孔質化は、次のように大別される。
【００２９】（１）Ｐ型基板を用意してこれを全て多孔
質化する。
【００３０】（２）Ｐ型基板上にエピタキシャル成長法
等の薄膜成長法により低不純物濃度層を形成し、Ｐ型基
板の部分を多孔質化する。
【００３１】（３）Ｐ型基板の表面にプロトンのイオン
注入を行い表面にＮ型の単結晶層を形成した後、Ｐ型と
して残っている部分を多孔質化する。
【００３２】上記の（１）〜（３）に示された方法にお
いては、いずれもＰ型シリコン基板を用いており、大規
模な工場で多量のシリコン基板をバラツキなく多孔質化
するには、陽極化成がシリコンの陽極反応を利用するも
のであることからＰ型シリコン基板の比抵抗値を厳密に
制御したものを用いることが必要となる。しかしなが
ら、比抵抗値を指定したシリコン基板は比較的高価なも
のであることから、比抵抗値に依存することなくシリコ
ン基板を用いることができれば、ＳＯＩ基板を製造する
のに、更なる低コスト化が図れる。
【００３３】本発明は、特開平５−２１３３８号公報に
開示された方法を更に改善した半導体基板の作製方法を
提供することを目的とする。
【００３４】本発明の別の目的は、ＳＯＩ基板を作製す
るに際し、更なる低コスト化を図った半導体基板の作製
方法を提供することにある。
【００３５】本発明の更に別の目的は、工場における半
導体基板の作製に適した半導体基板の作製方法を提供す
ることにある。
【００３６】
【課題を解決するための手段】上述した目的は、下述す
る構成の本発明により達成される。
【００３７】本発明は、シリコン基板に多孔質層を形成
する工程、前記多孔質層上に非多孔質単結晶層を形成す
る工程、前記非多孔質単結晶層と支持基板とを貼り合わ
せて、貼り合わせ基板を形成する工程、及び、前記多孔
質層を除去する工程を有する半導体基板の作製方法にお
いて、前記シリコン基板中に導電型を制御し得る元素を
拡散法により拡散させて、前記シリコン基板の第１の表
面側、及び該第１の表面側とは反対側に位置する第２の
表面側にそれぞれ拡散領域を形成した後、前記第１の表
面側の前記拡散領域に前記多孔質層を形成することを特
徴とする。本発明は、シリコン基板に多孔質層を形成す
る多孔質層形成工程、前記多孔質層上に非多孔質単結晶
層を形成する工程、前記非多孔質単結晶層と支持基板と
を貼り合わせて、貼り合わせ基板を形成する工程、及
び、前記多孔質層を除去する工程、を有する半導体基板
の作製方法において、前記シリコン基板の第１の表面
側、及び該第１の表面側とは反対側に位置する第２の表
面側にそれぞれＰ型不純物領域を形成した後、前記第１
の表面側の前記Ｐ型不純物領域に前記多孔質層を形成す
ることを特徴とする。本発明は、シリコン基板に多孔質
層を形成する工程、前記多孔質層上に非多孔質単結晶層
を形成する工程、前記非多孔質単結晶層と支持基板とを
貼り合わせて、貼り合わせ基板を形成する工程、及び、
前記貼り合わせ基板から、前記シリコン基板の非多孔質
部分を除去し、その後、前記多孔質層をエッチング除去
する工程、を有する半導体基板の作製方法において、前
記シリコン基板中に導電型を制御し得る元素を拡散法に
より拡散させて、前記シリコン基板の第１の表面側に拡
散領域を形成した後、前記拡散領域の表面側の一部を多
孔質化して、前記拡散領域内に前記多孔質層を形成する
ことを特徴とする。本発明は、シリコン基板に多孔質層
を形成する工程、前記多孔質層上に非多孔質単結晶層を
形成する工程、前記非多孔質単結晶層と支持基板とを貼
り合わせて、貼り合わせ基板を形成する工程、及び、前
記貼り合わせ基板から、前記シリコン基板の非多孔質部
分を除去し、その後、前記多孔質層をエッチング除去す
る工程、を有する半導体基板の作製方法において、前記
シリコン基板の表面側にＰ型不純物領域を形成した後、
前記Ｐ型不純物領域の表面側の一部を多孔質化して、前
記Ｐ型不純物領域内に前記多孔質層を形成することを特
徴とする。
【００３８】本発明の半導体基板の作製方法の第２の態
様は、シリコン基板の第１の表面側及び該第１の表面の
裏側に位置する第２の表面側に導電型を制御し得る元素
を拡散法により拡散させて拡散領域を形成する工程、前
記第１の表面側に形成された拡散領域に多孔質層を形成
する工程、前記多孔質層上に非多孔質単結晶層を形成す
る工程、前記非多孔質単結晶層と支持基板とを少なくと
もいずれか一方の貼り合わせ面に絶縁層を配した状態で
貼り合わせる工程、及び前記多孔質層を除去する工程と
を有することを特徴とするものである。
【００３９】上述した構成の本発明によれば上述した目
的が達成される。本発明においては、拡散法を用いて導
電型を制御し得る元素をシリコン基板に拡散させて拡散
領域を形成し、該領域に多孔質層を形成することからあ
えて抵抗値を厳密に制御したシリコン基板を用いなくと
もバラツキを抑えた状態で多孔質化を行うことができ
る。即ち、比較的安価な抵抗無指定のシリコン基板を用
いることができる。
【００４０】更に基板の両面に拡散層を形成する態様に
おいては、拡散層形成の際の歪みを緩和することができ
る。これにより、貼り合わせ工程を完全に行うことがで
き、基板はがれが生ずる可能性は極めて低くなる。この
結果、得られる半導体基板の歩留りが向上し、基板作製
のコストを低下させることができる。これに加えて多孔
質層を陽極化成を用いて形成する際にコンタクト抵抗を
下げることができる。
【００４１】
【発明の実施の形態】本発明の半導体基板の作製方法の
構成は、上述した通りのものである。本発明の作製方法
において、最も特徴的なことは、シリコン基板に拡散法
を用いて拡散領域を形成した後、該拡散領域に多孔質層
を形成することである。この点を踏まえ、図１を参照し
ながら以下に本発明を詳しく説明する。
【００４２】図１は、本発明の半導体基板の作製方法の
１例を示す模式図である。本発明においては、まず、単
結晶シリコン基板（シリコンウエハー）１００中に拡散
法を用いて伝導性を制御する元素を拡散させる（図１
（Ａ））。
【００４３】本発明においては、拡散法を用いて新たに
単結晶シリコン基板中に多孔質化しやすい濃度の拡散層
を形成することにより、あらかじめ厳密に抵抗値が制御
された比較的高価な単結晶シリコン基板を用いなくとも
シリコン基板間のバラツキを小さなものに抑制しつつ、
安定した多孔質化が可能となる。
【００４４】本発明において、拡散法によりシリコン基
板中に拡散させる導電型を制御し得る元素とは、半導体
プロセス技術において一般的に使用されるものであり、
例えば表１に示される元素をいう。
【００４５】
【表１】
【００４６】拡散方法としては、導電型を制御し得る元
素を熱的にシリコン基板中に拡散し得るものを採用する
のがコストの面から好ましい。このような方法の例とし
ては、表２に示す拡散方法が挙げられる。
【００４７】
【表２】
【００４８】本発明においては、拡散領域に多孔質層を
形成するが、多孔質層の形成はＰ型拡散領域の方がｎ型
拡散領域に比べて容易である。この点に鑑みて、Ｂ（ホ
ウ素）の拡散技術について列記すると、例えば表３に示
したようになる。
【００４９】
【表３】
【００５０】表３に示された技術についても、基本的に
は“炉”の中での熱処理によりソースから供給される元
素をシリコン基板中に拡散させるというものである。
【００５１】例えはスピンコート膜を用いた拡散法は、
次のように行うことができる。
【００５２】Ｂ2 Ｏ3 に有機バインダーと溶媒を加えた
混合物をスピンナーを用いてシリコン基板（シリコンウ
エハー）上に均一に塗布する。これを乾燥して、焼成し
てシリコン基板上にＢ2 Ｏ3 膜を形成する。次いで、図
６に示されるような炉の中にシリコン基板を配して熱処
理を行いホウ素（Ｂ）を拡散させる。図６において３０
１は炉、３０２はサセプターを示す。１００はシリコン
基板であり、該基板の一方の面にＢ2 Ｏ3 膜１５０がコ
ーティングされている。例えば、図６に示した装置を用
いて９００℃〜１３００℃程度の熱処理を行うことで、
ホウ素（Ｂ）をシリコン基板中に拡散することができ
る。この場合、Ｂ2 Ｏ3 を設けた面には勿論のこと、こ
の面の裏面側にも、隣接する別のシリコン基板上に形成
されたＢ2Ｏ3 膜をソース源として拡散領域が形成され
る。
【００５３】シリコン基板の両面に拡散層を形成する
と、陽極化成（ａｎｏｄｉｚａｔｉｏｎ）による多孔質
化の際、ＨＦ溶液とのコンタクト抵抗を下げることがで
きるので都合が良い。
【００５４】本発明において形成する拡散領域に含有さ
れる導電型を制御し得る元素の濃度は、一般的には、
５．０×１０16／ｃｍ3 〜５．０×１０20／ｃｍ3 の範
囲、好ましくは、１．０×１０17／ｃｍ3 〜２．０×１
０20／ｃｍ3 の範囲、最適には、５．０×１０17／ｃｍ
3 〜１．０×１０20／ｃｍ3 の範囲とされるのが多孔質
化工程及び多孔質シリコン層上に形成されるエピタキシ
ャル膜の特性を考慮すると望ましい。
【００５５】本発明において形成される拡散領域の厚み
は、熱処理の温度と時間を制御することで制御可能であ
る。拡散層の厚みは、一般的には１００Å以上、好まし
くは５００Å以上最適には５０００Å以上である。しか
しながら、拡散領域の形成に次いで行われる多孔質化
は、拡散領域を越えて容易に進行するので、拡散領域を
あえて厚く形成することは必ずしも必要ではない。
【００５６】図１（Ａ）では、拡散層１０１は、シリコ
ン基板１００の一方の面側に形成されているが、該面と
裏面との両面に形成することも可能である。
【００５７】本発明において、拡散層を形成するシリコ
ン基板としては、原則的にはあらゆる単結晶シリコン基
板（シリコンウェハー）を採用することができる。しか
しながら半導体基板を低コストで製造するといった目的
からすれば比較的安価な抵抗無指定のシリコン基板やＩ
Ｃプロセスの際に用いるモニターウエハ、あるいは不良
品となった素子を表面に持つウエハの表面層を除去した
後、ＩＣプロセスに再投入できるレベルまで表面をポリ
ッシュしたウエハである所謂再生ウエハ等を採用するの
が望ましい。
【００５８】本発明においては、拡散層の形成に次い
で、多孔質層が形成される。
【００５９】本発明において、非多孔質単結晶シリコン
基板（シリコンウェハー）の多孔質化は、陽極化成（ａ
ｎｏｄｉｚａｔｉｏｎ）により行うことができる。これ
により得られた多孔質シリコン層は、平均約５０Å〜３
００Å程度の径の孔が多数形成され、且つ単結晶性を維
持した層となる。
【００６０】図１を参照すると、拡散層１０１に多孔質
層２００が形成されている（図１（Ｂ））。ここで多孔
質化は、拡散層１０１全体を多孔質化しても良いし、図
１（Ｂ）示されるように拡散層１０１を部分的に残して
も良いし、或いは、拡散層１０１の全体及びシリコン基
板１００の１部を多孔質化しても良い。このとき多孔質
化する厚みは、基板の片側表面層５μｍ〜２０μｍ程度
でよい。またシリコン基板１００全体を陽極化成しても
かまわない。
【００６１】多孔質シリコン層の形成方法については、
図７を用いて説明する。拡散層が形成された基板６００
を例えば図７（Ａ）に示すような装置にセッティングす
る。即ち基板の拡散層が形成された面側がフッ酸系の溶
液６０４に接していて、溶液側に負の電極６０６がとら
れており、逆側は正の金属電極６０５に接している。こ
れと別に図７（Ｂ）に示すように、正電極側６０５′も
溶液６０４′を介し電位をとってもかまわない。この場
合、負極６０６に拡散層が面するように基板６００を配
するのが良い。フッ酸系溶液６０４としては、一般的に
は濃フッ酸（４９％ＨＦ）を用いる。純水（Ｈ2 Ｏ）で
希釈していくと、流す電流値にもよるが、ある濃度から
エッチングが起こってしまうので好ましくない。また陽
極化成中に基板６００の表面から気泡が発生する場合に
は、この気泡を効率よく取り除く目的から、界面活性剤
としてアルコールを加えることもできる。アルコールと
してメタノール、エタノール、プロパノール、イソプロ
パノール等が用いられる。また界面活性剤の代わりに攪
はん器を用いて、溶液を攪はんしながら陽極化成を行っ
てもよい。負電極６０６に関しては、フッ酸溶液に対し
て侵食されないような材料、例えば金（Ａｕ）、白金
（Ｐｔ）等が用いられる。正側の電極６０５の材質は一
般に用いられる金属材料でかまわないが、陽極化成が基
板６００すべてになされた時点で、フッ酸系溶液６０４
が正電極６０５に達するので、正電極６０５の表面にも
耐フッ酸溶液性の金属膜をコーティングしておくとよ
い。陽極化成を行う電流値は最大数百ｍＡ／ｃｍ2 であ
り、最小値は零でなければよい。この値は多孔質化した
シリコンの表面に良質のエピタキシャル成長ができる範
囲内で決定される。通常電流値が大きいと陽極化成の速
度が増すと同時に、多孔質シリコン層の密度が小さくな
る。即ち孔の占める体積が大きくなる。これによってエ
ピタキシャル成長の条件が変わってくるのである。本発
明において、多孔質シリコン層の多孔度（ｐｏｒｏｓｉ
ｔｙ：孔体積／（残留シリコン体積＋孔体積））は、一
般的には５０％以下、好ましく１％〜４０％の範囲、最
適には５％〜３０％の範囲とするのが、エピタキシャル
層の特性と製造コストを考慮すると望ましい。
【００６２】以上のようにして形成した多孔質層１０１
上に、非多孔質の単結晶シリコン層１０２をエピタキシ
ャル成長させる（図１（Ｃ））。
【００６３】多孔質層上に単結晶半導体層を形成するに
際しては、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）法、バイアススパッタ
法、等の一般的なエピタキシャル結晶育成法を採用する
ことができる。
【００６４】次いでエピタキシャル層１０２の表面に絶
縁層１０３を形成する（図１（Ｄ）。絶縁層１０３は、
ＣＶＤ法等を用いた堆積膜（例えばＳｉＯ2 膜やＳｉ3
Ｎ4膜）で形成することもできるし、エピタキシャル層
１０２の表面を熱酸化して形成することもできる。エピ
タキシャル層１０２上に絶縁層を形成するとエピタキシ
ャル層を次の工程で直接支持基板と貼り合わせた場合に
生じやすい貼り合わせ界面における不純物の偏析、及び
界面の原子の非結合手（ダングリングボンド）が多くな
ることにより生ずる薄膜デバイス特性の不安定化の可能
性を低減することができ都合が良い。エピタキシャルシ
リコン層１０２の表面にＳｉＯ2 膜を形成する工程は必
須ではなく、上記現象が問題とならないようなデバイス
構成を考えるならば省略してもかまわない。ここで、Ｓ
ｉＯ2 層１０３は、ＳＯＩ基板の絶縁層としての機能を
果たすが、絶縁層は、貼り合わせる基板表面の少なくと
も１面に形成される必要があり、絶縁層の形成に際して
は種々の態様がある。更に、絶縁層としてはＳｉＯ2 層
に限定されるものでもない。
【００６５】尚、酸化する場合酸化膜厚は、貼り合わせ
界面に取り込まれる大気中からのコンタミネーションの
影響を受けない程度の厚みがあれば良い。
【００６６】次いで、上記表面が酸化されたエピタキシ
ャル面を有する基板１００とは別に支持基板となるＳｉ
Ｏ2 層１０４を表面に有する基板１１０を用意する。支
持基板１１０はシリコン基板表面を酸化（熱酸化を含
む）したもの、石英ガラス、結晶化ガラス、任意基板上
にＳｉＯ2 を堆積したものなどが挙げられる。ここで、
ＳｉＯ2 層１０４を設けないシリコン基板を用いること
もできる。
【００６７】上記用意した２板の基板を洗浄した後に貼
り合わせる図１（Ｅ）。洗浄方法は通常の半導体基板を
（例えば酸化前に）洗浄する工程に準じて行う。
【００６８】貼り合わせた後に基板を全面で加圧する
と、接合の強度を高める効果がある。
【００６９】貼り合った基板を熱処理することで接合強
度を高めることができる。熱処理温度は高い方が好まし
いが、あまり高すぎると多孔質層１０１が構造変化をお
こしてしまったり、基板に含まれていた不純物がエピタ
キシャル層に拡散することがあるので、これらをおこさ
ない温度と時間を選択する必要がある。具体的には６０
０〜１１００℃程度が好ましい。また基板によって高温
で熱処理できないものがある。例えば支持基板１１０が
石英ガラスである場合には、シリコンと石英の熱膨張係
数の違いから、２００℃程度以下の温度でしか熱処理で
きない。この温度を越えると貼り合わせた基板が応力て
剥がれたり、また割れたりしてしまう。ただし熱処理は
次の工程で行うバルクシリコン１００の研削やエッチン
グの際の応力に耐えられれば良い。従って２００℃以下
の温度であっても活性化の表面処理条件を最適化するこ
とで、プロセスは行える。
【００７０】次にエピタキシャル成長層１０２を残して
シリコン基板部分１００と多孔質部分２００を選択的に
除去する（図１（Ｆ））。このようにしてＳＯＩ基板が
得られる。
【００７１】ここで、シリコン基板１００全体を多孔質
化した場合にはシリコン基板の除去は必要なくなる。
【００７２】本発明において、多孔質層を選択的に除去
する際には、エッチングを好適に用いることができる。
エッチング液としては、例えば通常のＳｉのエッチング
液の他多孔質Ｓｉの選択エッチング液である弗酸、弗酸
にアルコールおよび過酸化水素水の少なくともどちらか
一方を添加した混合液、バッファード弗酸あるいはバッ
ファード弗酸にアルコールおよび過酸化水素水の少なく
ともどちらか一方を添加した混合液等を挙げることがで
きる。多孔質Ｓｉ層は、膨大な表面積を有する為、通常
のＳｉのエッチンク液でも選択的に多孔質Ｓｉをエッチ
ングすることが可能である。
【００７３】図１に示した例においては、１０２はエピ
タキシャルシリコン層として説明したが、１０２は、Ｉ
Ｉ−ＶＩ族、ＩＩＩ−Ｖ族等の単結晶化合物半導体で構
成することもできるし、エピタキシャルシリコン層上に
これら化合物半導体層を積層することもできる。
【００７４】更に、以上説明した工程に下述する工程を
付加する場合もある。
【００７５】（１）多孔質層の孔の内壁の酸化（ｐｒｅ
ｏｘｉｄａｔｉｏｎ）多孔質シリコン層の隣接する孔の
間の壁の厚みは、数ｎｍ〜数十ｎｍと非常に薄い。この
ためエピタキシャルシリコン層形成時、貼り合わせ後の
熱処理時等、多孔質層に高温処理を施すと孔壁が凝集す
ることにより孔壁が粗大化して孔をふさぎ、エッチング
速度が低下してしまう場合がある。そこで、多孔質層の
形成後、孔壁に薄い酸化膜を形成して孔の粗大化を抑制
することかできる。しかし、多孔質層上には非多孔質単
結晶シリコン層をエピタキシャル成長させる必要がある
ことから、多孔質層の孔壁の内部には、単結晶性が残る
ように孔の内壁の表面だけを酸化する必要がある。ここ
で形成される酸化膜は、数Å〜数十Åの膜厚とするのが
望ましい。このような膜厚の酸化膜は酸素雰囲気中で２
００℃〜７００℃の温度より好ましくは、２５０℃〜５
００℃の温度での熱処理により形成される。
【００７６】（２）水素ベーキング処理 本発明者らは、先にＥＰ５５３８５２Ａ２公報におい
て、水素雰囲気下の熱処理により、シリコン表面の微少
な荒れ（ｒｏａｇｈｎｅｓｓ）を除去し、非常になめら
かなシリコン表面が得られることを示した。本発明にお
いても、水素雰囲気下でのベーキングを適用することが
できる。水素ベーキングは例えば多孔質シリコン層形成
後、エピタキシャルシリコン層形成前に行うことがで
き、これと別に多孔質シリコン層のエッチング除去後に
得られるＳＯＩ基板に行うことかできる。エピタキシャ
ルシリコン層形成前に行う水素ベーキング処理によって
は、多孔質シリコン表面を構成するシリコン原子のマイ
グレーション（ｍｉｇｒａｔｉｏｎ）により、孔の最表
面が閉塞されるという現象が生ずる。孔の最表面が閉塞
された状態でエピタキシャルシリコン層の形成が行われ
ると、より結晶欠陥の少ないエピタキシャルシリコン層
が得られる。一方、多孔質シリコン層のエッチング後に
行う水素ベーキングによっては、エッチングにより多少
荒れたエピタキシャルシリコン表面をなめらかにする作
用と、ボンディングの際に貼り合わせ界面に不可避的に
とり込まれるクリーンルーム中のボロンをとばすという
作用がある。
【００７７】以上図１を参照しながら本発明の半導体基
板の作製方法の１例について説明したが、貼り合わせる
部材の構成が異なる態様について以下に説明する。
【００７８】態様２ 図２に示した態様について説明する。図２に付した番号
のうち図１と同じ番号のものは、図１の同様の部位を表
わす。図１に示した例においては貼り合わされる２枚の
基板の表面は、絶縁層（ＳｉＯ2 層）１０３と絶縁層
（ＳｉＯ2 層）１０４であったが、必ずしも両面が絶縁
層である必要はなく、少なくとも１つの面が絶縁層（例
えばＳｉＯ2 ）で構成されていれば良い。ここで示す態
様は、多孔質シリコン層上に形成されたエピタキシャル
シリコン層１１０２（図２（Ｃ））表面を、シリコン基
板１１１０上に形成された絶縁膜１１０４（例えば酸化
膜）表面と貼り合わせる（図２（Ｄ））ものと、エピタ
キシャルシリコン層１１０２（図２（Ｆ））上の絶縁膜
１１０３（例えば表面を熱酸化して形成した酸化膜）の
表面を酸化処理していないシリコン基板１１１０の表面
と貼り合わせる（図２（Ｇ））ものである。ここで示す
態様においても、他の工程は、図１に示した例と同様に
行うことができる。
【００７９】態様３ 図３に示した態様について説明する。図３に付した番号
のうち図１と同じ番号のものは、図１と同様の部位を表
わす。ここで示す態様においては、エピタキシャルシリ
コン膜が形成された基板（図３（Ｃ），（Ｆ））と貼り
合わせる基板に、石英ガラス、青板ガラス等のガラス材
料１２１０（図３（Ｄ），（Ｇ））を用いることか特徴
的である。この態様としては、エピタキシャルシリコン
層１１０２（図３（Ｃ））をガラス基板１２１０と貼り
合わせる（図３（Ｄ））態様と、エピタキシャルシリコ
ン層１１０２上の絶縁膜１１０３（例えば表面を熱酸化
して形成された酸化膜）（図３（Ｆ））とガラス基板１
２１０と貼り合わせる（図３（Ｇ））態様が示されてい
る。
【００８０】ここで示す態様においても他の工程は図１
に示した例と同様に行うことができる。
【００８１】次にシリコン単結晶基板の２つの面に拡散
層を形成する態様について説明する。
【００８２】態様４ 図４及び図５を用いて説明する。
【００８３】本態様においては、まず、シリコン単結晶
基板１００の第１の表面側及び第１の表面の裏側に位置
する第２の表面側に拡散層１０１（例えばＰ+ 層）を形
成する（図４（ａ））。
【００８４】次に一方の拡散層１０１を多孔質化して多
孔質層２００を形成する（図４（ｂ））。多孔質２００
は、拡散層１０１の全域を多孔質化して構成しても良い
し、図４（ｂ）に示したように拡散層１０１の領域を残
して構成しても良い。次いで多孔質層２００上に単結晶
半導体層１０２を形成する（図４（ｃ））。単結晶半導
体層１０２は、シリコンで構成することかできるが、こ
れに代えてＩＩ−ＶＩ族、ＩＩＩ−Ｖ族等の化合物半導
体で構成することもできる。この後単結晶半導体層１０
２の表面を支持基板３００と貼り合わせる（図４
（ｄ））。支持基板３００は、シリコン基板１１０の表
面に絶縁層１０４を配して構成しても良いし、例えは光
透過性を有するガラス基板単体や非透過性の絶縁物単体
若しくはこれらの積層物等で構成しても良く、要するに
表面が絶縁性材料で構成された基板であれば良い。具体
的な貼り合わせの手段としては、陽極接合、加圧、熱処
理あるいはこれらの組み合わせを挙げることができる。
次に貼り合わせた基板から拡散層１０１シリコン基板１
００及び多孔質層２００を除去する（図４（ｅ））。こ
こでの除去には、研削、研磨等の機械的方法の他、エッ
チング等を用いた化学的方法を採用することができる。
【００８５】図５については、図４に示した部位と同じ
部位には、同一の番号を付しているのでここでの詳細な
説明は省略する。図５に示した例については工程（ｄ）
において、絶縁層１０３が単結晶半導体層１０２上に形
成された後に、該絶縁層１０３を支持基板３００に貼り
合わせている点が、図４に示した例との違いである。本
例において支持基板３００には、シリコン基板単体、ガ
ラス基板単体の他、これらに膜や基板を積層したもの等
を採用することができる。
【００８６】本態様においても拡散層の形成方法は図１
を用いた説明で述べたのと同様にできる。これに加えて
シリコン基板の片側に拡散層を形成する態様で述べた種
々の工程は、本態様においても採用することができる。
【００８７】拡散層を基板の両側に形成する本態様にお
いては、陽極化成の際のコンタクト抵抗を下げる作用
と、拡散層形成の際の歪みを緩和できる作用がある。
【００８８】
【実施例】以下、具体的な実施例を挙げて本発明を詳細
に説明するが、本発明は、これらに限定されるものでは
ない。
【００８９】（実施例１）抵抗無指定の単結晶Ｓｉ基板
を用意し、該基板の第１の表面側に拡散法を用いてＰ+
高濃度層を５μｍの厚みで形成した。
【００９０】拡散法によるＰ+ 高濃度層の形成は次のよ
うにして行った。即ち、Ｂ2 Ｏ3 を溶媒に溶かしたもの
をＳｉ基板の主面側にスピンコート法を用いて塗布し
た。次いで１４０℃の温度で焼成を行い溶媒をとばし
た。こうして得られた基板を拡散炉に入れ、炉芯管内を
１２００℃の温度に６時間保ち、所謂ドライブイン拡散
を行って、Ｐ+ 高濃度層を形成した。
【００９１】次いで、Ｐ+ 高濃度層の形成されたＳｉ基
板をＨＦ溶液中に浸し、第１の表面側より陽極化成を行
い、第１の表面側に多孔質層を形成した。陽極化成の条
件は以下の通りとした。
【００９２】電流密度：７（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：
１ 時間：１１（ｍｉｎ） 多孔質Ｓｉの厚み：１２（μｍ）
【００９３】次に多孔質層の形成された基板に酸素雰囲
気中４００℃で１時間の酸化処理を施した。この酸化に
より多孔質Ｓｉの孔の内壁は熱酸化膜て覆われた。こう
した後、多孔質Ｓｉ層上にＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて単結晶
Ｓｉ層を０．２μｍの厚みでエピタキシャル成長させ
た。成長条件は以下の通りである。
【００９４】ソースガス：ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量：０．５／１８０（ｌ／ｍｉｎ） ガス圧力：８０（Ｔｏｒｒ） 温度：９５０（℃） 成長速度：０．３（μｍ／ｍｉｎ）
【００９５】続いて、このエピタキシャルＳｉ層表面に
熱酸化により５０ｎｍのＳｉＯ2 層を形成した。
【００９６】今度は、該ＳｉＯ2 層表面と別に用意した
５００ｎｍのＳｉＯ2 層を形成した第２のＳｉ基板の表
面とを重ね合わせ、接触させた後、９００℃−２時間の
熱処理をし、貼り合わせをおこなった。これにより貼り
合わせ基板が得られた。
【００９７】次に、貼り合わせ基板のＰ+ 層が形成され
ている側に研削、研磨を施し、Ｐ+層及び非多孔質単結
晶Ｓｉ領域を除去し、多孔質Ｓｉ層を全面表出させた。
【００９８】次いで表出した多孔質Ｓｉ層を４９％弗酸
と３０％化酸化水素水との混合液を用いて選択エッチン
グした。これにより、単結晶Ｓｉ層はエッチングされず
に残り、単結晶Ｓｉ層をエッチ・ストップの材料とし
て、多孔質Ｓｉは選択エッチングされ、完全に除去され
た。
【００９９】非多孔質Ｓｉ単結晶の該エッチンク液に対
するエッチング速度は、極めて低く、多孔質層のエッチ
ング速度との選択比は十の五乗以上にも達し、非多孔質
層におけるエッチング量（数ｎｍ程度）は実用上無視で
きる膜厚減少である。
【０１００】こうした一連の工程により、Ｓｉ酸化膜上
に０．２μｍの厚みを持った単結晶Ｓｉ層が形成でき、
所謂ＳＯＩ基板が得られた。このＳＯＩ基板を透過電子
顕微鏡を用いて断面観察したところ単結晶Ｓｉ層には新
たな結晶欠陥は導入されておらず、良好な結晶性が維持
されていることが確認された。
【０１０１】（実施例２）Ｂ2 Ｏ3 を用いたスピンコー
ト膜をＳｉ基板の表面及び裏面に形成して、攪散領域の
形成を行った以外実施例１と同様にしてＳＯＩ基板の作
製を行った。得られたＳＯＩ基板を実施例１と同様にし
て観察したところ単結晶Ｓｉ薄膜は欠陥の極めて少ない
優れたものであることが確認された。
【０１０２】（実施例３）Ｂ2 Ｏ3 に有機バインダー及
び溶媒を加えて得られるペーストを用いてスピンコート
膜を形成したこと、及びＳｉ基板１０枚を拡散炉内に並
べて拡散領域の形成を行ったこと以外実施例１と同様に
してＳＯＩ基板の作製を行った。
【０１０３】本例の場合、隣接するシリコン基板上のＢ
2 Ｏ3 膜からの気相拡散によりシリコン基板の両面に拡
散層が形成された。本例で得られたＳＯＩ基板も欠陥の
極めて少ない優れたものであることが確認された。
【０１０４】（実施例４）抵抗無指定の単結晶Ｓｉ基板
を用意し、該基板の第１の表面側及びその裏面側に拡散
法を用いてＰ+ 高濃度層を５μｍの厚みで形成した。
【０１０５】拡散法によるＰ+ 高濃度層の形成は、次の
ようにして行った。即ち、Ｓｉ基板を炉芯管内にセット
した後、ＢＢｒ3 の入った液体拡散源にＮ2 ガスを導入
して、バブリングを行い、気化した気体をキャリアガス
（Ｎ2 ＋Ｏ2 ）と共に炉芯管内に導入した。炉芯管内を
１０５０℃の温度に１時間保つことでＢ2 Ｏ3 層を形成
した後、その後炉芯管内を１２００℃の温度に６時間保
ち、所謂ドライブイン拡散を行って、Ｐ+ 高濃度層を形
成した。
【０１０６】次いで、Ｐ+ 高濃度層の形成されたＳｉ基
板をＨＦ溶液中に浸し、第１の表面側より陽極化成を行
い、第１の表面側に多孔質層を形成した。陽極化成の条
件は以下の通りとした。
【０１０７】電流密度：７（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：
１ 時間：１１（ｍｉｎ） 多孔質Ｓｉの厚み：１２（μｍ）
【０１０８】次に多孔質層の形成された基板に酸素雰囲
気中４００℃で１時間の酸化処理を施した。この酸化に
より多孔質Ｓｉの孔の内壁は熱酸化膜て覆われた。こう
した後、多孔質Ｓｉ層上にＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて単結晶
Ｓｉ層を０．２μｍの厚みでエピタキシャル成長させ
た。成長条件は以下の通りである。
【０１０９】ソースガス：ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量：０．５／１８０（ｌ／ｍｉｎ） ガス圧力：８０（Ｔｏｒｒ） 温度：９５０（℃） 成長速度：０．３（μｍ／ｍｉｎ）
【０１１０】続いて、このエピタキシャルＳｉ層表面に
熱酸化により５０ｎｍのＳｉＯ2 層を形成した。
【０１１１】今度は、該ＳｉＯ2 層表面と別に用意した
５００ｎｍのＳｉＯ2 層を形成した第２のＳｉ基板の表
面とを重ね合わせ、接触させた後、９００℃−２時間の
熱処理をし、貼り合わせをおこなった。これにより貼り
合わせ基板が得られた。
【０１１２】次に、貼り合わせ基板のＰ+ 層が形成され
ている側に研削、研磨を施し、Ｐ+層及び非多孔質単結
晶Ｓｉ領域を除去し、多孔質Ｓｉ層を全面表出させた。
【０１１３】次いで表出した多孔質Ｓｉ層を４９％弗酸
と３０％化酸化水素水との混合液を用いて選択エッチン
グした。これにより、単結晶Ｓｉ層はエッチングされず
に残り、単結晶Ｓｉ層をエッチ・ストップの材料とし
て、多孔質Ｓｉは選択エッチングされ、完全に除去され
た。
【０１１４】非多孔質Ｓｉ単結晶の該エッチンク液に対
するエッチング速度は、極めて低く、多孔質層のエッチ
ング速度との選択比は十の五乗以上にも達し、非多孔質
層におけるエッチング量（数ｎｍ程度）は実用上無視で
きる膜厚減少である。
【０１１５】こうした一連の工程により、Ｓｉ酸化膜上
に０．２μｍの厚みを持った単結晶Ｓｉ層が形成でき、
所謂ＳＯＩ基板が得られた。このＳＯＩ基板を透過電子
顕微鏡を用いて断面観察したところ単結晶Ｓｉ層には新
たな結晶欠陥は導入されておらず、良好な結晶性が維持
されていることが確認された。
【０１１６】本例の場合、Ｐ+ 層を基板の両面に形成し
たことにより多孔質層形成の際のコンタクト抵抗を低く
でき更にＰ+ 層形成に伴う歪みを緩和でき、極めて安定
して貼り合わせ基板及びＳＯＩ基板を形成できた。
【０１１７】（実施例５） （ｉ）陽極化成条件を以下の通りとしたこと。
【０１１８】電流密度：５（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：
１ 時間：１２（ｍｉｎ） 多孔質Ｓｉの厚み：１０（μｍ）
【０１１９】（ｉｉ）多孔質Ｓｉ上にＭＯＣＶＤ（Ｍｅ
ｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて以下の条件によ
り単結晶ＧａＡｓを１μｍの厚みにエピタキシャル成長
させたこと。
【０１２０】ソースガス：ＴＭＧ／ＡｓＨ3 ／Ｈ2 ガス圧力：８０（Ｔｏｒｒ） 温度：７００（℃）
【０１２１】（ｉｉｉ）ＧａＡｓ層表面と別に用意した
５００ｎｍのＳｉＯ2 層を形成したＳｉ基板の表面とを
重ね合わせ、接触させた後、７００℃−２時間の熱処理
をして貼り合わせをおこなったこと。
【０１２２】上記ｉ）〜ｉｉｉ）に挙げた事項を除いて
実施例４に示した工程と同様にして半導体基板の作製を
行い、Ｓｉ酸化膜上に１μｍの厚みを持った単結晶Ｇａ
Ａｓ層を配した基板を得た。得られた基板を透過電子顕
微鏡を用いて断面観察したところ単結晶ＧａＡｓ層に新
たな結晶欠陥は導入されておらず、良好な結晶性が維持
されていることが確認された。
【０１２３】本例の場合にもＰ+ 層形成に伴う歪みを緩
和でき、極めて安定して半導体基板を得ることができ
た。
【０１２４】（実施例６） （ｉ）陽極化成条件を以下の通りとしたこと。
【０１２５】電流密度：５（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：
１ 時間：１２（ｍｉｎ） 多孔質Ｓｉの厚み：１０（μｍ）
【０１２６】（ｉｉ）多孔質Ｓｉ上にＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いて以下の条件により単結晶Ｓｉ層を０．２μｍの厚み
にエピタキシャル成長させたこと。
【０１２７】ソースガス：ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量：０．２５／２３０（ｌ／ｍｉｎ） ガス圧力：７６０（Ｔｏｒｒ） 温度：１０４０（℃） 成長速度：０．１４（μｍ／ｍｉｎ）
【０１２８】上記（ｉ）、（ｉｉ）に挙げた事項を除い
て実施例４に示した工程と同様にしてＳＯＩ基板の作製
を行い、Ｓｉ酸化膜上に０．２μｍの厚みを持った単結
晶Ｓｉ層を配した基板を得た。
【０１２９】得られた基板を透過電子顕微鏡を用いて断
面観察したところ単結晶層には新たな結晶欠陥は導入さ
れておらず、良好な結晶性が維持されていることが確認
された。
【０１３０】（実施例７） （ｉ）拡散法によるＰ+ 高濃度層の厚みを１０μｍとし
たこと。
【０１３１】（ｉｉ）陽極化成条件を以下の通りとした
こと。
【０１３２】電流密度：５（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：
１ 時間：１２（ｍｉｎ） 多孔質Ｓｉの厚み：１０（μｍ）
【０１３３】（ｉｉｉ）多孔質Ｓｉ層上にＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
を用いて以下の条件により単結晶Ｓｉ層を０．２μｍの
厚みにエピタキシャル成長させたこと。
【０１３４】ソースガス：ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量：０．４／２３０（ｌ／ｍｉｎ） ガス圧力：８０（Ｔｏｒｒ） 温度：９００（℃） 成長速度：０．１３（μｍ／ｍｉｎ）
【０１３５】（ｉｖ）エピタキシャルＳｉ層表面に熱酸
化により５０ｎｍのＳｉＯ2 層を形成した後、該ＳｉＯ
2 層表面と別に用意した石英基板の表面とを重ね合わ
せ、薄膜化と熱処理（最高温度４００℃）を交互に行
い、貼り合わせをおこなったこと。
【０１３６】上記（ｉ）〜（ｉｖ）に挙げた事項を除い
て実施例４に示した工程と同様にして半導体基板の作製
を行い、Ｓｉ酸化膜上に０．２μｍの厚みを持った単結
晶Ｓｉ層を配した半導体基板を得た。
【０１３７】得られた基板を透過電子顕微鏡を用いて断
面観察したところ単結晶層には新たな結晶欠陥は導入さ
れておらず、良好な結晶性が維持されていることが確認
された。
【０１３８】（実施例８）ＧａＡｓ層表面と別に用意し
た石英基板の表面とを重ね合わせ、薄膜化と熱処理（最
高温度４００℃）を交互に行い、貼り合わせをおこなっ
たことを除いて、実施例５と同様にして半導体基板の作
成を行った。本例では実施例５と同様に、優れた結晶性
の半導体層を配した基板を安定して形成できた。
【０１３９】（実施例９） （ｉ）陽極化成条件を以下の通りとしたこと。
【０１４０】電流密度：５（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：
１ 時間：１２（ｍｉｎ） 多孔質Ｓｉの厚み：１０（μｍ）
【０１４１】（ｉｉ）エピタキシャルＳｉ層表面に熱酸
化により５０ｎｍのＳｉＯ2 層を形成した後、該ＳｉＯ
2 層表面と別に用意した石英基板の表面とを重ね合わ
せ、薄膜化と熱処理（最高温度４００℃）を交互に行
い、貼り合わせをおこなったことを除いて、実施例１と
同様にして半導体基板の作製を行なった。本例では実施
例４と同様に、優れた結晶性の半導体層を配した基板を
安定して形成できた。
【０１４２】（実施例１０） （ｉ）再生単結晶Ｓｉ基板を用いたこと。
【０１４３】（ｉｉ）拡散法により形成したＰ+ 高濃度
層の厚みを１０μｍとしたこと。
【０１４４】（ｉｉｉ）多孔質Ｓｉ上にＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を
用いて以下の条件により単結晶Ｓｉ層を０．２μｍの厚
みにエピタキシャル成長させたこと。
【０１４５】ソースガス：ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量：０．２５／２３０（ｌ／ｍｉｎ） ガス圧力：７６０（Ｔｏｒｒ） 温度：１０４０（℃） 成長速度：０．１４（μｍ／ｍｉｎ）
【０１４６】（ｉ）、（ｉｉ）、（ｉｉｉ）の事項を除
いて実施例４と同様にして半導体基板の作製を行った。
本例では実施例４と同様に、優れた結晶性の半導体層を
配した基板を安定して形成できた。
【０１４７】（実施例１１）再生単結晶Ｓｉ基板を用い
て、これにＰ+ 高濃度層を形成したことを除いて実施例
５と同様にして半導体基板の作製を行った。本例では実
施例５と同様に、優れた結晶性の半導体層を配した基板
を安定して形成できた。
【０１４８】（実施例１２）再生単結晶Ｓｉ基板を用い
て、これにＰ+ 高濃度層を形成したことを除いて実施例
６と同様にして半導体基板の作製を行った。本例では実
施例６と同様に、優れた結晶性の半導体層を配した基板
を安定して形成できた。
【０１４９】（実施例１３）再生単結晶Ｓｉ基板を用い
て、これにＰ+ 高濃度層を形成したことを除いて実施例
９と同様にして半導体基板の作製を行った。本例では実
施例９と同様に、優れた結晶性の半導体層を配した基板
を安定して形成できた。
【０１５０】（実施例１４）再生単結晶Ｓｉ基板を用い
て、これにＰ+ 高濃度層を形成したことを除いて実施例
５と同様にして半導体基板の作製を行った。本例では実
施例９と同様に、優れた結晶性の半導体層を配した基板
を安定して形成できた。
【０１５１】（実施例１５）多孔質Ｓｉ上にＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により単結晶Ｓｉを形成成長する条件を以下の通りと
した。
【０１５２】ソースガス：ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量：０．２５／２３０（ｌ／ｍｉｎ） ガス圧力：７６０（Ｔｏｒｒ） 温度：１０４０（℃） 成長速度：０．１４（μｍ／ｍｉｎ）
【０１５３】このことを除いて実施例１３と同様にして
半導体基板の作製を行った。本例では実施例１３と同様
に、優れた結晶性の半導体層を配した基板を安定して形
成できた。
【０１５４】（実施例１６）エピタキシャルＳｉ層の表
面にＳｉＯ2 層を形成せずに、該エピタキシャルＳｉ層
を、別に用意したＳｉＯ2 層を形成したＳｉ基板と貼り
合わせた以外実施例４と同様にしてＳＩＯ基板の形成を
行った。本例においても結晶性に優れたＳＯＩ基板が得
られた。
【０１５５】（実施例１７）エピタキシャルＳｉ層を熱
酸化して得られるＳｉＯ2 層を、別に用意したＳｉＯ2
層を形成していない。Ｓｉ基板と貼り合わせた以外実施
例４と同様にしてＳＩＯ基板の形成を行った。本例にお
いても結晶性に優れたＳＯＩ基板が得られた。
【０１５６】（実施例１８） １）まず、実施例１に示した手法を用いてシリコンウエ
ハ中にＰ+ 拡散層を形成した。
【０１５７】２）４９％ＨＦとエチルアルコールを２：
１の比で混合した溶液中で前記シリコンウエハを陽極
に、５インチ径の白金板を陰極としてシリコンウエハと
向かい合うように設置した。前記シリコンウエハの裏面
は白金と溶液を通して導通することがないように被覆す
る一方、前記シリコンウエハの表面は全て溶液を通して
白金と導通するように被覆はウエハの端面までとした。
前記シリコンウエハと白金の間に電流密度１０ｍＡ／ｃ
ｍ2で１２分間電流を流し、前記シリコンウエハを陽極
化成（Ａｎｏｄｉｚｅ）、表面層を１２μｍ厚の多孔質
をシリコンとした。多孔質層を形成したウエハを取り出
して、多孔度（Ｐｏｒｏｓｉｔｙ）を測定するとおよそ
２０％であった。
【０１５８】３）つづいて、多孔質シリコン層を形成し
たウエハ４００度の酸素雰囲気中で１時間酸化処理を施
した。この酸化処理は概ね５０Å以下の酸化膜しか形成
しないため、多孔質シリコンの表面と孔の側壁のみに酸
化シリコン膜が形成されるだけで、内部には単結晶シリ
コンの領域が残されている。
【０１５９】４）１．２５％に希釈したＨＦ水溶液に前
記ウエハを３０秒程度曝したのち、水洗し多孔質層の表
面に形成された極薄酸化シリコン膜を除去した。
【０１６０】５）ＣＶＤ成長炉に前記ウエハを設置し、
以下の熱処理を連続して行った。
【０１６１】 ａ）温度：１１２０℃ 圧力：８０Ｔｏｒｒ ガス：Ｈ2；２３０ｌ／ｍｉｎ 時間：７．５分 ｂ）温度：９００℃ 圧力：８０Ｔｏｒｒ ガス：Ｈ2／ＳｉＨ2Ｃｌ2；２３０／０．４（１／ｍｉ
ｎ） この熱処理により、およそ０．２９μｍの厚さの単結晶
シリコン層が形成された。
【０１６２】６）つづいて、このウエハを９００度で酸
素と水素の混合雰囲気に晒し、前記単結晶シリコン層を
酸化して厚さ２００ｎｍの酸化シリコン膜を形成した。
【０１６３】７）このウエハを第２のＳｉウエハととも
に通常の半導体プロセスでの使用する薬液洗浄を施し、
最終薬液洗浄として希ＨＦ溶液にディップし、純水でリ
ンスし、乾燥させた後、静かに２枚のウエハの表面同士
を密着させると、両者は接着し、一体化した。続いて１
１８０度５分の熱処理を加えた。
【０１６４】８）次に多孔質シリコンを有するウエハの
裏面側を研削して、多孔質シリコンを基板全面において
露出させた。しかるのち、ＨＦとＨ2Ｏ2の混合水溶液に
ウエハを２時間ほどつけると多孔質シリコンはエッチン
グされて消失し、第２の基板上には酸化シリコン膜を介
して厚みおよそ０．２μｍのエピタキシャルシリコン層
が移設された。
【０１６５】９）この基板を水素１００％雰囲気中で１
１００度４時間の熱処理を行った。
【０１６６】１０）ノマルスキー微分干渉光学顕微鏡エ
ピタキシャルシリコン層の表面をくまなく観察したとこ
ろ、極めて欠陥の少ないＳＯＩ基板が得られていること
が確認された。
【０１６７】（実施例１９）実施例１に示したのと同様
にして単結晶Ｓｉ基板の第１の表面側にスピンコート膜
の形成及び焼成を行なった。次いでこのウェハーを炉芯
管内に入れ、実施例４に示したのと同様にして今度は、
該単結晶Ｓｉ基板の裏面に拡散層を形成した。
【０１６８】続いて実施例４に示したのと同様の工程に
よりＳＯＩ基板を作製した。得られたＳＯＩ基板は、結
晶性に優れたものであった。
【０１６９】
【発明の効果】本発明においては、拡散法を用いて導電
型を制御し得る元素をシリコン基板に拡散させて拡散領
域を形成し、該領域に多孔質層を形成することから、あ
えて抵抗値を厳密に制御したシリコン基板を用いなくと
もバラツキを抑えた状態で多孔質化を行うことができ
る。即ち、比較的安価な抵抗無指定のシリコン基板を用
いることができる。更に、基板の両面に拡散層を形成す
る態様においては、拡散層形成の際の歪みを緩和するこ
とができる。これにより貼合せ工程を完全に行うことが
でき、基板はがれが生ずる可能性は極めて低くなる。こ
の結果、得られる半導体基板の歩留りが向上し、基板作
製のコストを低下させることができる。これに加えて多
孔質層を陽極化成を用いて形成する際にコンタクト抵抗
を下げることができる。
【図面の簡単な説明】
【図１】本発明の半導体基板の作製方法の１例を示す模
式図である。
【図２】本発明の半導体基板の作製方法の１例を示す模
式図である。
【図３】本発明の半導体基板の作製方法の１例を示す模
式図である。
【図４】本発明の半導体基板の作製方法の１例を示す模
式図である。
【図５】本発明の半導体基板の作製方法の１例を示す模
式図である。
【図６】本発明に適用し得る拡散工程の一例を示す模式
図である。
【図７】本発明の半導体基板の作成方法に適用可能な陽
極化成装置の一例を示す模式図である。
フロントページの続き (56)参考文献 特開 平５−21338（ＪＰ，Ａ) 特開 平５−217828（ＪＰ，Ａ) 特開 平６−163341（ＪＰ，Ａ) 特開 平７−142502（ＪＰ，Ａ) 特開 平６−244388（ＪＰ，Ａ) 特開 平７−176487（ＪＰ，Ａ) 特開 平５−217821（ＪＰ，Ａ) 特開 平５−217990（ＪＰ，Ａ) 特開 平５−217823（ＪＰ，Ａ) 特開 昭62−108539（ＪＰ，Ａ) 阿部孝夫他，「シリコン結晶とドーピ ング」第２刷，丸善株式会社，1988年 ３月25日，143頁 Ｒ．Ｐ．Ｈｏｌｍｓｔｒｏｍ，ｅｔ. ａｌ．，”Ｃｏｍｐｌｅｔｅ ｄｉｅｌ ｅｃｔｒｉｃ ｉｓｏｌａｔｉｏｎ ｂ ｙ ｈｉｇｈｌｙ ｓｅｌｅｃｔｉｖｅ ａｎｄ ｓｅｌｆ−ｓｔｏｐｐｉｎｇ ｆｏｒｍａｔｉｏｎ ｏｆ，ｏｘｉｄ ｉｚｅｄ ｐｏｒｏｕｓ ｓｉｌｉｃｏ ｎ”，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔ ｔ．，1983年12月31日，ｖｏｌ．42，Ｎ ｏ．４，ｐｐ．386−388 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/12 H01L 21/02 H01L 21/22 - 21/24 H01L 21/304 H01L 21/306 - 21/3063 H01L 21/308

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン基板に多孔質層を形成する工程、 前記多孔質層上に非多孔質単結晶層を形成する工程、 前記非多孔質単結晶層と支持基板とを貼り合わせて、貼
    り合わせ基板を形成する工程、及び、 前記多孔質層を除去する工程を有する半導体基板の作製
    方法において、 前記シリコン基板中に導電型を制御し得る元素を拡散法
    により拡散させて、前記シリコン基板の第１の表面側、
    及び該第１の表面側とは反対側に位置する第２の表面側
    にそれぞれ拡散領域を形成した後、 前記第１の表面側の前記拡散領域に前記多孔質層を形成
    することを特徴とする半導体基板の作製方法。
  2. 【請求項２】 シリコン基板に多孔質層を形成する工
    程、 前記多孔質層上に非多孔質単結晶層を形成する工程、 前記非多孔質単結晶層と支持基板とを貼り合わせて、貼
    り合わせ基板を形成する工程、及び、 前記多孔質層を除去する工程、を有する半導体基板の作
    製方法において、 前記シリコン基板の第１の表面側、及び該第１の表面側
    とは反対側に位置する第２の表面側にそれぞれＰ型不純
    物領域を形成した後、 前記第１の表面側の前記Ｐ型不純物領域に前記多孔質層
    を形成することを特徴とする半導体基板の作製方法。
  3. 【請求項３】 前記非多孔質単結晶層と前記支持基板
    を、絶縁層を介して貼り合わせる請求項１又は２に記載
    の半導体基板の作製方法。
  4. 【請求項４】 前記拡散領域に含有される前記導電型を
    制御し得る元素の濃度、又は前記Ｐ型不純物領域に含有
    されるボロンの濃度は、５．０×１０16／ｃｍ3乃至
    ５．０×１０20／ｃｍ3の範囲である請求項１又は２に
    記載の半導体基板の作製方法。
  5. 【請求項５】 前記拡散領域に含有される前記導電型を
    制御し得る元素の濃度、又は前記Ｐ型不純物領域に含有
    されるボロンの濃度は、１．０×１０17／ｃｍ3乃至
    ２．０×１０20／ｃｍ3の範囲である請求項１又は２に
    記載の半導体基板の作製方法。
  6. 【請求項６】 前記拡散領域に含有される前記導電型を
    制御し得る元素の濃度、又は前記Ｐ型不純物領域に含有
    されるボロンの濃度は、５．０×１０17／ｃｍ3乃至
    １．０×１０20／ｃｍ3の範囲である請求項１又は２に
    記載の半導体基板の作製方法。
  7. 【請求項７】 前記拡散領域、又は前記Ｐ型不純物領域
    の厚みは、５０ｎｍ以上である請求項１又は２に記載の
    半導体基板の作製方法。
  8. 【請求項８】 前記多孔質層の多孔度は、５０％以下で
    ある請求項１又は２に記載の半導体基板の作製方法。
  9. 【請求項９】 前記多孔質層の多孔度は、１％乃至４０
    ％の範囲である請求項１又は２に記載の半導体基板の作
    製方法。
  10. 【請求項１０】 前記多孔質層の多孔度は、５％乃至３
    ０％の範囲である請求項１又は２に記載の半導体基板の
    作製方法。
  11. 【請求項１１】 前記拡散領域、又は前記Ｐ型不純物領
    域の一部に前記多孔質層を形成する請求項１又は２に記
    載の半導体基板の作製方法。
  12. 【請求項１２】 前記非多孔質単結晶層は、前記多孔質
    層の孔の内壁を酸化した後にエピタキシャル成長させた
    ものである請求項１又は２に記載の半導体基板の作製方
    法。
  13. 【請求項１３】 前記非多孔質単結晶層は、前記多孔質
    層を水素を含む雰囲気下で熱処理した後にエピタキシャ
    ル成長させたものである請求項1又は２に記載の半導体
    基板の作製方法。
  14. 【請求項１４】 前記非多孔質単結晶層は、前記多孔質
    層の孔の内壁に酸膜を形成する工程、及び多孔質層を水
    素を含む雰囲気下で熱処理する工程を経た後にエピタキ
    シャル成長させたものである請求項１又は２に記載の半
    導体基板の作製方法。
  15. 【請求項１５】 前記多孔質層の除去は、弗酸にアルコ
    ール若しくは過酸化水素水の少なくとも一方を添加した
    混合液、バッファード弗酸、バッファード弗酸にアルコ
    ール若しくは過酸化水素水の少なくとも一方を添加した
    混合液のいずれかを用いてなされる請求項１又は２に記
    載の半導体基板の作製方法。
  16. 【請求項１６】 前記多孔質層の除去の後、前記支持基
    板上に配された前記非多孔質単結晶層を水素雰囲気下で
    熱処理する請求項１又は２に記載の半導体基板の作製方
    法。
  17. 【請求項１７】 前記第１の表面側に前記導電型を制御
    し得る元素を供給する固体物を配した複数のシリコン基
    板を用意し、該複数のシリコン基板を炉内に並べて熱処
    理を行なうことにより、前記第１の表面側及び前記第２
    の表面側に前記拡散領域を形成する請求項１に記載の半
    導体基板の作製方法。
  18. 【請求項１８】 単結晶シリコン基板中にボロンを拡散
    させて前記Ｐ型不純物領域を形成する請求項２に記載の
    半導体基板の作製方法。
  19. 【請求項１９】 前記シリコン基板はＰ型であり、その
    Ｐ型不純物濃度よりも前記Ｐ型不純物領域のＰ型不純物
    濃度が高い請求項２に記載の半導体基板の作製方法。
  20. 【請求項２０】 シリコン基板に多孔質層を形成する工
    程、 前記多孔質層上に非多孔質単結晶層を形成する工程、 前記非多孔質単結晶層と支持基板とを貼り合わせて、貼
    り合わせ基板を形成する工程、及び、 前記貼り合わせ基板から、前記シリコン基板の非多孔質
    部分を除去し、その後、前記多孔質層をエッチング除去
    する工程、 を有する半導体基板の作製方法において、 前記シリコン基板中に導電型を制御し得る元素を拡散法
    により拡散させて、前記シリコン基板の第１の表面側に
    拡散領域を形成した後、 前記拡散領域の表面側の一部を多孔質化して、前記拡散
    領域内に前記多孔質層を形成することを特徴とする半導
    体基板の作製方法。
  21. 【請求項２１】 シリコン基板に多孔質層を形成する工
    程、 前記多孔質層上に非多孔質単結晶層を形成する工程、 前記非多孔質単結晶層と支持基板とを貼り合わせて、貼
    り合わせ基板を形成する工程、及び、 前記貼り合わせ基板から、前記シリコン基板の非多孔質
    部分を除去し、その後、前記多孔質層をエッチング除去
    する工程、 を有する半導体基板の作製方法において、 前記シリコン基板の表面側にＰ型不純物領域を形成した
    後、 前記Ｐ型不純物領域の表面側の一部を多孔質化して、前
    記Ｐ型不純物領域内に前記多孔質層を形成することを特
    徴とする半導体基板の作製方法。
  22. 【請求項２２】 前記多孔質層の除去の後、前記支持基
    板上に配された前記非多孔質単結晶層を水素雰囲気下で
    熱処理する請求項２０又は２１に記載の半導体基板の作
    製方法。
JP19471896A 1995-08-02 1996-07-24 半導体基板の作製方法 Expired - Fee Related JP3297600B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19471896A JP3297600B2 (ja) 1995-08-02 1996-07-24 半導体基板の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7-197545 1995-08-02
JP19754595 1995-08-02
JP19471896A JP3297600B2 (ja) 1995-08-02 1996-07-24 半導体基板の作製方法

Publications (2)

Publication Number Publication Date
JPH09102594A JPH09102594A (ja) 1997-04-15
JP3297600B2 true JP3297600B2 (ja) 2002-07-02

Family

ID=26508684

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19471896A Expired - Fee Related JP3297600B2 (ja) 1995-08-02 1996-07-24 半導体基板の作製方法

Country Status (1)

Country Link
JP (1) JP3297600B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306729B1 (en) 1997-12-26 2001-10-23 Canon Kabushiki Kaisha Semiconductor article and method of manufacturing the same
US6749687B1 (en) 1998-01-09 2004-06-15 Asm America, Inc. In situ growth of oxide and silicon layers
US6180497B1 (en) 1998-07-23 2001-01-30 Canon Kabushiki Kaisha Method for producing semiconductor base members
US6555443B1 (en) * 1998-11-11 2003-04-29 Robert Bosch Gmbh Method for production of a thin film and a thin-film solar cell, in particular, on a carrier substrate
US6375738B1 (en) 1999-03-26 2002-04-23 Canon Kabushiki Kaisha Process of producing semiconductor article
US6326279B1 (en) 1999-03-26 2001-12-04 Canon Kabushiki Kaisha Process for producing semiconductor article
JP3900741B2 (ja) * 1999-05-21 2007-04-04 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP2004307253A (ja) * 2003-04-07 2004-11-04 New Japan Radio Co Ltd 半導体基板の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Ｒ．Ｐ．Ｈｏｌｍｓｔｒｏｍ，ｅｔ．ａｌ．，"Ｃｏｍｐｌｅｔｅ ｄｉｅｌｅｃｔｒｉｃ ｉｓｏｌａｔｉｏｎ ｂｙ ｈｉｇｈｌｙ ｓｅｌｅｃｔｉｖｅ ａｎｄ ｓｅｌｆ−ｓｔｏｐｐｉｎｇ ｆｏｒｍａｔｉｏｎ ｏｆ，ｏｘｉｄｉｚｅｄ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，１９８３年１２月３１日，ｖｏｌ．４２，Ｎｏ．４，ｐｐ．３８６−３８８
阿部孝夫他，「シリコン結晶とドーピング」第２刷，丸善株式会社，１９８８年 ３月２５日，１４３頁

Also Published As

Publication number Publication date
JPH09102594A (ja) 1997-04-15

Similar Documents

Publication Publication Date Title
KR100246902B1 (ko) 반도체기판 및 그의 제작방법
JP3112121B2 (ja) 半導体基材の作製方法および半導体部材
JP3214631B2 (ja) 半導体基体及びその作製方法
US6100165A (en) Method of manufacturing semiconductor article
JP3352340B2 (ja) 半導体基体とその製造方法
JP3237888B2 (ja) 半導体基体及びその作製方法
KR100249456B1 (ko) 반도체기판의 제조방법
JP3261685B2 (ja) 半導体素子基体及びその作製方法
JP2994837B2 (ja) 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板
JP2910001B2 (ja) 半導体基材及びその作製方法
JP2901031B2 (ja) 半導体基材及びその作製方法
JPH04241414A (ja) 半導体基板の形成方法
JP3297600B2 (ja) 半導体基板の作製方法
JPH05206422A (ja) 半導体装置及びその作製方法
JPH04346418A (ja) 半導体基材の作製方法
JP3119384B2 (ja) 半導体基板及びその作製方法
JP3347354B2 (ja) エッチング方法および半導体基材の作製方法
JP3112100B2 (ja) 半導体基材の作製方法
JP3342442B2 (ja) 半導体基板の作製方法及び半導体基板
JP3237889B2 (ja) 半導体基体及びその作製方法
JP3112101B2 (ja) 半導体基材の作製方法
JP3293766B2 (ja) 半導体部材の製造方法
JP3098811B2 (ja) 絶縁ゲート型電界効果トランジスタ及びそれを用いた半導体装置
JP3098810B2 (ja) 絶縁ゲート型電界効果トランジスタ及びそれを用いた半導体装置
JP3128076B2 (ja) バイポーラトランジスタの製造方法及びそれを用いた半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020319

LAPS Cancellation because of no payment of annual fees