KR100242466B1 - 채널스탑이온주입에 따른 좁은폭효과 방지를 위한 소자분리 구조를 갖는 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 STI 소자분리 기술에서, 열처리 공정에서 발생하는 트렌치 표면의 도펀츠 감소와, 이의 보충을 위해 실시하는 경사진 이온주입에 의해 야기되는 좁은폭효과 그리고 공핍에 의한 누설전류증가를 억제하여 양호한 소자특성을 얻을 수 있는 반도체장치 및 그 제조방법에 관한 것이다.
Description
제1(a)도 내지 제1(d)도는 종래의 STI 공정도.
제2도는 상기 제1(d)도의 a-a′ 절단방향의 도펀트 농도 그래프.
제3(a)도 내지 제3(c)도는 본 발명의 일실시예에 따른 소자분리막 형성 공정도.
제4(a)도 및 제4(b)도는 본 발명의 다른 실시예에 따른 소자분리막 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 실리콘기판 32 : 실리콘산화막
33 : 실리콘질화막 34 : 실리콘산화막 스페이서
35 : 보호산화막 36 : 채널스탑이온주입
37 : 도펀트 분포영역 38 : 소자분리용 절연막
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 1기가(Giga)급 다이나믹 램(Dynamic RAM) 제품 이후에 각광을 받고 있는 STI(Shallow Trench Isolation) 공정에서, 채널스탑이온주입에 따른 좁은폭효과(Narrow Width Effect)를 방지할 수 있는 반도체장치 및 그 제조방법에 관한 것이다.
반도체장치의 전기적 분리를 위한 종래의 소자분리 기술로는 LOCOS(Local Oxidation of Silicon)기술과 그 파생기술로 리세스(Recessed) LOCOS 등이 있다. 상기 소자분리기술은 반도체기판을 국부적으로 선택적으로 산화시켜 소자분리막을 형성하는 기술로서, 소자분리영역의 가장자리에 버즈비크(Bird′s beak)가 발생하여 소자의 활성영역을 감소시키는 문제가 있다.
따라서, 반도체장치의 고집적화가 진행됨에 따라, 소자 활성영역의 확보가 필수불가결해졌고, 이에 따라 버즈비크가 없는 새로운 소자분리 기술로, STI 기술이 각광을 받게 되었다.
도면 제1(a)도 내지 제1(d)도를 통해 종래의 STI 공정을 개략적으로 설명하면 다음과 같다.
먼저, 제1(a)도는 실리콘기판(1)위에 실리콘산화막(2)과 실리콘질화막(3)을 덮고, 소자분리 마스크인 포토레지스트 패턴(4)을 형성한 다음, 제1(b)도와 같이 포토레지스트 패턴(4)을 식각장벽으로 실리콘질화막(3)과 실리콘산화막(2) 및 실리콘기판(1)을 일정깊이 식각하여 트렌치를 형성한다.
이어서, 제1(b)도와 같이 포토레지스트 패턴(4)을 제거한 다음, 후속 이온주입 공정으로부터의 기판 손상을 방지하기 위해 트렌치 측면을 산화시켜 얇은 보호산화막(5)을 성장시키고, 트렌치 측벽에서의 도펀트(dopant) 감소 및 그에 따른 공핍(depletion) 현상 방지를 위해 채널스탑이온주입(6)을 일정각도의 경사를 주어 실시한다. 이러한 이온주입에 의해 실리콘 트렌치 측면 및 바닥면에는 도핑된 도펀트(7)들이 증가된다.
이어서, 제1(c)도와 같이 트렌치 내부가 충분히 매립되도록 전체구조 상부에 소자분리용 절연막(8)을 채우고, 제1(d)도와 같이 상기 절연막(8)을 CMP(Chemical Mechanical Polishing) 등의 방법으로 실리콘기판(1)이 드러나도록 에치백(Etch-back)하여 트렌치 내부에 매립된 소자분리절연막(8a)을 형성한다.
상술한 바와 같은 종래의 STI 방법은 후속 열처리 공정시 트렌치 측벽의 도펀트가 트렌치 내의 절연성 물질로 빠져나가, 그 농도가 낮아지면서 공핍(depletion) 현상이 발생하게되어 누설전류가 증가할 수 있으므로, 이를 방지하기 위해 트렌치 측면 및 바닥에 경사진 채널스탑이온주입을 실시하여 도펀트의 농도를 증가시키는 방법을 사용하고 있는데, 이때 트렌치 측벽의 도펀트 농도가 기판과 수직방향에서 균일하지 못하다는 문제가 있고, 특히 실리콘 표면근처에 주입된 도펀트들은 소자의 좁은폭효과에 중요한 영향을 미친다.
제2도는 상기 제1(d)도의 a-a′ 절단방향의 도펀트 농도 그래프로서, 실리콘표면 근처에서는 도펀트 농도가 목표값보다 큰 농도를 갖으며, 트렌치 바닥면으로 갈수록 목표값보다 작은 농도를 갖는 것을 알 수 있는데, 실리콘표면 근처에서의 높은 농도는 이후에 형성될 채널의 폭을 한정하는 요소로 작용하게 되어 좁은폭효과(Narrow Width Effect)를 가져오게 된다.
도면부호“9”는 후속열공정에 의해 낮아진 도핑 농도를 갖는 부분이고,“10”은 경사진 이온주입에 의해 농도가 증가된 부분을 각각 나타낸다.
이렇듯, 종래에는 공핍현상에 의한 누설전류 감소를 위해 채널스탑이온주입을 실시하고 있는데, 이로인해 좁은폭효과가 새로운 중요한 문제로 대두되고 있는 실정이다.
본 발명의 목적은 STI 구조에서 공핍현상에 의한 누설전류를 방지함과 동시에, 이를 위한 채널스탑이온주입에 따른 좁은폭효과를 방지할 수 있는 반도체장치 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 일특징적인 소자분리방법은, 소자분리를 위한 반도체장치 제조방법에 있어서, 반도체기판의 소정부위가 표면으로부터 소정깊이 제거된 제1트렌치를 형성하는 단계; 상기 제1트렌치의 측벽에 후속 채널스탑이온주입시의 완충을 위한 제1절연막패턴을 형성하는 단계; 상기 제1절연막으로 덮히지 않은 상기 제1트렌치 바닥면의 반도체기판을 소정깊이 식각하여 제2트렌치를 형성하는 단계; 상기 채널스탑이온주입에 의해 상기 제1트렌치와 제2트렌치 부위의 상기 반도체기판에서 도펀트가 손실되는 것을 보충하기 위한 도핑영역을 형성하는 단계; 및 상기 제1트렌치 및 제2트렌치 내부에 제2절연막을 매립하는 단계를 포함하여 이루어진다.
또한 본 발명의 다른 특징적인 소자분리방법은, 소자분리를 위한 반도체장치 제조방법에 있어서, 반도체기판 상에 상기 반도체기판의 소정부위가 노출되는 마스크패턴을 형성하는 단계; 상기 노출된 반도체기판을 소정깊이 선택식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부의 소정높이까지 도핑된 폴리실리콘막을 매립하는 단계; 전체구조 상부에 소자분리용 절연막을 형성하는 단계; 및 상기 반도체기판 표면이 드러나도록 상기 절연막을 에치백하여 잔류하는 상기 트렌치 내부를 상기 절연막으로 매립하는 단계를 포함하여 이루어진다.
또한 본 발명의 일특징적인 반도체장치는, 그 상부지역은 넓고 그 하부지역은 상대적으로 좁아지도록 단차부를 갖는 트렌치가 형성된 반도체기판; 상기 트렌치의 상부 단차지역 측벽에 형성된 이온주입완충막과 소자분리막으로서의 제1절연막 스페이서; 상기 반도체기판 표면과 평탄화되도록 상기 트렌치를 매립하는 소자분리막으로서의 제2절연막; 및 상기 트렌치 측벽 및 바닥면의 상기 반도체기판에 형성되되, 도펀트 농도가 상기 제1절연막 스페이서 측벽에서 타부위에 비해 상대적으로 낮은 도펀트 농도를 갖는 도핑영역을 포함하여 이루어진다.
또한 본 발명의 다른 특징적인 반도체장치는, 트렌치가 형성된 반도체기판; 상기 트렌치와의 계면에 제1절연막을 두고 상기 트렌치 내부의 바닥에서부터 소정부위까지 매립된 소자분리막으로서의 도핑된 폴리실리콘막; 및 상기 폴리실리콘막 상에서부터 상기 반도체기판 표면까지의 상기 트렌치 내부를 매립하는 소자분리막으로서의 제2절연막을 포함하여 이루어진다.
이하, 첨부된 도면 제3(a)도 내지 제3(c)도와, 제4(a)도 및 제4(b)도를 참조하여 본 발명의 실시예들을 상세히 설명한다.
먼저, 제3(a)도 내지 제3(c)도는 본 발명의 일실시예에 따른 소자분리 공정도로서, 트렌치의 측벽 상부지역(실리콘기판의 표면 지역)를 보호하는 스페이서를 형성하여 그 부위의 도핑 농도를 트렌치 내부의 바닥 부위보다 낮게 형성하여 주므로써, 좁은폭효과를 최소화하고 누설전류를 방지하는 것이다. 이를 상세히 살펴본다.
먼저, 제3(a)도와 같이 실리콘기판(31)위에 실리콘산화막(32)과 실리콘질화막(33)을 차례로 형성하고, 소자분리 마스크를 사용하여, 실리콘질화막(33)과 실리콘산화막(32) 및 실리콘기판(31)을 일정깊이 식각한다. 이때, 실리콘기판(31)의 식각정도는 전체 트렌치의 깊이보다는 작게 한다. 그리고, 소자분리 마스크를 제거한 후, 트렌치 상부 측벽을 감싸줄 목적으로 실리콘산화막을 증착한 후, 다시 비등방성 전면식각하여 실리콘산화막 스페이서(34)를 형성한다. 스페이서 물질로 실리콘산화막 대신에 실리콘질화막과 같은 기타 다른 절연막을 사용할 수 있음은 당업자에게 자명할 것이다.
이어서, 제3(b)도와 같이 실리콘질화막(33)과 실리콘산화막 스페이서(34)를 식각장벽으로 노출된 실리콘기판(31)을 적당한 깊이로 식각하여 트렌치를 형성하고, 노출된 트렌치 표면을 산화시켜 얇은 보호산화막(35)을 성장시킨 후, 경사진 이온주입(36)을 실시하여 트렌치 표면에서의 도펀트 농도를 증가시켜(도면부호 ′37′) 추후 열처리 공정에 의한 도펀트 농도 감소를 보상해 준다. 이때, 트렌치 상부 측벽의 실리콘표면 근처에는 실리콘산화막 스페이서(34)가 경사진 이온주입을 완충시켜 상대적으로 도펀트 증가를 억제하므로써 소자의 좁은폭효과(Narrow width effect)를 최소화시켜 준다. 한편, 실리콘산화막 스페이서(34)가 덮지 않은 트렌치의 하단부에는 충분한 양의 도펀트가 주입되어, 향후 열처리 공정시의 도펀트 농도 감소에도 불구하고 충분한 농도를 남게하여 공핍 등의 문제에 의한 누설전류 증가 문제를 최대한 억제할 수 있도록 한다.
이어서, 제3(c)도는 전체구조 상부에 소자분리용 절연막(38)을 형성하고, CMP(Chemical-mechamical Polishing) 등의 방법으로 에치백하여 최종적인 소자분리 구조를 형성한 상태이다.
본 발명의 일실시예는 트렌치 하부의 도펀트양이 유지되어 누설전류를 방지하도록 채널스탑이온주입을 실시하면서 그에 따른 좁은폭효과를 억제할 수 있다.
제4(a)도 및 제4(b)도는 본 발명의 다른 실시예를 보여주는 것으로서, 트렌치 내부를 매립할시 그 하부는 폴리실리콘막으로 매립하고 그 상부는 실리콘산화막으로 매립하여 좁은폭효과를 최소화하고 누설전류를 방지하는 것이다. 이를 도면과 같이 상세히 설명한다.
먼저, 제4(a)도와 같이 실리콘기판(41)위에 실리콘산화막(42)과 실리콘질화막(43)을 덮고, 소자분리 마스크를 사용하여 실리콘질화막(43)과 실리콘산화막(42) 및 실리콘기판(41)을 일정깊이 선택식각하여 트렌치를 형성한다. 이어서, 산화 공정을 통해 트렌치 표면을 보호하는 얇은 보호산화막(44)을 성장 또는 증착시킨 후, 실리콘기판과 도펀트의 고체 용해도(solid solubility)가 비슷한 특성을 보이는 즉 도핑된 다결정실리콘막(45)으로 채운 후, 트렌치의 상부측면은 드러나고 그 하부지역은 채워지도록 에치백한다. 폴리실리콘막은 증착시에 인-시츄 방법으로 도핑이 이루어질 수 있다.
이어서, 제4(b)도와 같이 실리콘산화막(46) 등을 증착한후 CMP 등의 기술로 실리콘기판(41)이 드러나도록 에치백하여 최종 소자분리 구조를 얻는다.
본 발명의 다른 실시예에서는 트렌치 표면과 맞닿는 실리콘산화막의 두께가 얇으므로 후속열공정에서의 실리콘 측벽에서의 도펀트가 실리콘산화막 쪽으로 이동하는 양이 최소화되게 된다.
본 발명에서는 두가지 실시예를 통해서 후속 열처리 공정에서 발생하는 트렌치 표면의 도펀트 감소와, 이의 보충을 위해 실시하는 경사진 이온주입에 의해 야기되는 좁은폭효과 그리고 공핍에 의한 누설전류증가를 억제하여, 양호한 소자특성을 얻을 수 있다. 특히 STI(shallow Trench Isoation)기술의 단점을 개선함으로써 1G DRAM 이후의 고집적 반도체메모리장치의 소자분리 기술에 중요한 기여를 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (23)
- 소자분리를 위한 반도체장치 제조방법에 있어서, 반도체기판의 소정부위가 표면으로부터 소정깊이 제거된 제1트렌치를 형성하는 단계; 상기 제1트렌치의 측벽에 후속 채널스탑이온주입시의 완충을 위한 제1절연막패턴을 형성하는 단계; 상기 제1절연막으로 덮히지 않은 상기 제1트렌치 바닥면의 반도체기판을 소정깊이 식각하여 제2트렌치를 형성하는 단계; 상기 채널스탑이온주입에 의해 상기 제1트렌치와 제2트렌치 부위의 상기 반도체기판에서 도펀트가 손실되는 것을 보충하기 위한 도핑영역을 형성하는 단계; 및 상기 제1트렌치 및 제2트렌치 내부에 제2절연막을 매립하는 단계를 포함하여 이루어진 반도체장치 제조방법.
- 제1항에 있어서, 상기 제2트렌치에 의해 노출된 반도체기판 표면에 상기 채널스탑이온주입시의 기판 손상방지를 위한 제3절연막을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체장치 제조방법.
- 소자분리를 위한 반도체장치 제조방법에 있어서, 반도체기판상에 상기 반도체기판의 소정부위가 노출되는 마스크패턴을 형성하는 단계; 상기 노출된 반도체기판을 소정깊이 식각하는 단계; 상기 마스크패턴 및 상기 반도체기판의 식각으로 발생된 홈의 측벽을 따라 후속 채널스탑이온주입시의 완충을 위한 이온주입완충막패턴을 형성하는 단계; 상기 이온주입완충막패턴 및 상기 마스크패턴을 식각장벽으로하여 상기 반도체기판을 소정깊이 식각하는 단계; 후속공정에서 상기 식각된 반도체기판 지역의 도펀트가 손실되는 것을 보충하기 위하여 경사진 채널스탑이온주입을 실시하는 단계; 및 전체구조 상부에 절연막을 형성하고, 상기 반도체기판 표면이 드러나도록 전체구조 상부를 에치백하는 단계를 포함하여 이루어진 반도체장치 제조방법.
- 제3항에 있어서, 상기 식각된 반도체기판 표면에 상기 채널스탑이온주입시의 기판 손상방지를 위한 보호막을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체장치 제조방법.
- 제3항 또는 제4항에 있어서, 상기 마스크패턴은 상기 반도체기판 상에 차례로 형성된 산화막 및 질화막으로 이루어짐을 특징으로 하는 반도체장치 제조방법.
- 제5항에 있어서, 상기 마스크패턴은 소자분리 마스크 공정 및 식각 공정에 의해 형성함을 특징으로 하는 반도체장치 제조방법.
- 제3항 또는 제4항에 있어서, 상기 이온주입완충막패턴을 형성하는 단계는, 전체구조 상부에 이온주입완충막을 형성하는 단계; 및 상기 이온주입완충막을 비등방성 전면식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체장치 제조방법.
- 제3항 또는 제4항에 있어서, 상기 이온주입완충막은 실리콘산화막 또는 실리콘질화막임을 특징으로 하는 반도체장치 제조방법.
- 제4항에 있어서, 상기 보호막은 산화막임을 특징으로 하는 반도체장치 제조방법.
- 제3항 또는 제4항에 있어서, 상기 에치백은 화학적기계적연마로 실시하는 것을 특징으로 하는 반도체장치 제조방법.
- 소자분리를 위한 반도체장치 제조방법에 있어서, 반도체기판의 소정부위가 노출되는 마스크패턴을 형성하는 단계; 상기 노출된 반도체기판을 소정깊이 선택식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부의 소정높이까지 도핑된 폴리실리콘막을 매립하는 단계; 전체구조 상부에 소자분리용 절연막을 형성하는 단계; 및 상기 반도체기판 표면이 드러나도록 상기 절연막을 에치백하여 잔류하는 상기 트렌치 내부를 상기 절연막으로 매립하는 단계를 포함하여 이루어진 반도체장치 제조방법.
- 제11항에 있어서, 상기 노출된 반도체기판을 소정깊이 선택식각하여 트렌치를 형성하는 단계는 상기 트렌치 형성후 전체구조 상에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제11항 또는 제12항에 있어서, 상기 마스크패턴은 상기 반도체기판 상에 차례로 형성된 산화막 및 질화막으로 이루어짐을 특징으로 하는 반도체장치 제조방법.
- 제13항에 있어서, 상기 마스크패턴은 소자분리 마스크 공정 및 식각 공정에 의해 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 제11항 또는 제12항에 있어서, 상기 폴리실리콘막을 매립하는 단계는 전체구조 상부에 폴리실리콘막을 형성한 후 에치백하여 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
- 제11항 또는 제12항에 있어서, 상기 폴리실리콘막은 상기 반도체기판과 도펀트의 고체 용해도가 유사함을 특징으로 하는 반도체장치 제조방법.
- 제16항에 있어서, 상기 폴리실리콘막은 인-시츄 도핑된 것을 특징으로 하는 반도체장치 제조방법.
- 반도체장치에 있어서, 그 상부지역은 넓고 그 하부지역은 상대적으로 좁아지도록 단차부를 갖는 트렌치가 형성된 반도체기판; 상기 트렌치의 상부 단차지역 측벽에 형성된 이온주입완충막과 소자분리막으로서의 제1절연막 스페이서; 상기 반도체기판 표면과 평탄화되도록 상기 트렌치를 매립하는 소자분리막으로서의 제2절연막; 및 상기 트렌치 측벽 및 바닥면의 상기 반도체기판에 형성되되, 도펀트 농도가 상기 제1절연막 스페이서 측벽에서 타부위에 비해 상대적으로 낮은 도펀트 농도를 갖는 도핑영역을 포함하여 이루어진 반도체장치.
- 제18항에 있어서, 상기 제2절연막과 상기 트렌치표면과의 사이에 형성된 제3절연막을 더 포함하는 것을 특징으로 하는 반도체장치.
- 제18항 또는 제19항에 있어서, 상기 제1절연막은 실리콘산화막 또는 실리콘질화막임을 특징으로 하는 반도체장치.
- 트렌치가 형성된 반도체기판; 상기 트렌치와의 계면에 제1절연막을 두고 상기 트렌치 내부의 바닥에서부터 소정부위까지 매립된 소자분리막으로서의 도핑된 폴리실리콘막; 및 상기 폴리실리콘막 상에서부터 상기 반도체기판 표면의 까지의 상기 트렌치 내부를 매립하는 소자분리막으로서의 제2절연막을 포함하여 이루어진 반도체장치.
- 제21항에 있어서, 상기 제2절연막은 상기 트렌치와의 계면에 상기 제1절연막을 형성하고 있는 것을 특징으로 하는 반도체장치.
- 제21항에 있어서, 상기 폴리실리콘막은 상기 반도체기판과 도펀트의 고체 용해도가 유사함을 특징으로 하는 반도체장치.
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|---|---|---|---|---|
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|---|---|---|---|---|
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| US6051468A (en) * | 1997-09-15 | 2000-04-18 | Magepower Semiconductor Corp. | Method of forming a semiconductor structure with uniform threshold voltage and punch-through tolerance |
| US6599810B1 (en) * | 1998-11-05 | 2003-07-29 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with ion implantation |
| JP3955404B2 (ja) | 1998-12-28 | 2007-08-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP4775486B2 (ja) * | 1999-02-09 | 2011-09-21 | ソニー株式会社 | 固体撮像装置及びその製造方法 |
| US6144086A (en) * | 1999-04-30 | 2000-11-07 | International Business Machines Corporation | Structure for improved latch-up using dual depth STI with impurity implant |
| US6265292B1 (en) * | 1999-07-12 | 2001-07-24 | Intel Corporation | Method of fabrication of a novel flash integrated circuit |
| US6133117A (en) * | 1999-08-06 | 2000-10-17 | United Microlelectronics Corp. | Method of forming trench isolation for high voltage device |
| GB0022149D0 (en) * | 2000-09-09 | 2000-10-25 | Zetex Plc | Implantation method |
| JP2002134634A (ja) * | 2000-10-25 | 2002-05-10 | Nec Corp | 半導体装置及びその製造方法 |
| DE10157785A1 (de) * | 2001-11-27 | 2003-06-12 | Austriamicrocsystems Ag Schlos | Isolationsgraben für eine intergrierte Schaltung und Verfahren zu dessen Herstellung |
| US6660598B2 (en) | 2002-02-26 | 2003-12-09 | International Business Machines Corporation | Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region |
| GB0226402D0 (en) * | 2002-11-12 | 2002-12-18 | Koninkl Philips Electronics Nv | Semiconductor device channel termination |
| JP2004235313A (ja) * | 2003-01-29 | 2004-08-19 | Renesas Technology Corp | 半導体装置 |
| TWI230456B (en) * | 2003-05-14 | 2005-04-01 | Promos Technologies Inc | Shallow trench isolation and dynamic random access memory and fabricating methods thereof |
| CN1298041C (zh) * | 2003-05-16 | 2007-01-31 | 南亚科技股份有限公司 | 改善浅沟隔离漏电的方法及浅沟隔离结构 |
| KR100806790B1 (ko) * | 2006-08-31 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100843246B1 (ko) | 2007-05-22 | 2008-07-02 | 삼성전자주식회사 | Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법 |
| US20090072355A1 (en) * | 2007-09-17 | 2009-03-19 | International Business Machines Corporation | Dual shallow trench isolation structure |
| US8927387B2 (en) * | 2012-04-09 | 2015-01-06 | International Business Machines Corporation | Robust isolation for thin-box ETSOI MOSFETS |
| CN103500762B (zh) * | 2013-10-12 | 2015-12-02 | 沈阳工业大学 | 具有u形管状沟道的无pn结晶体管及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910002040A (ko) * | 1988-06-30 | 1991-01-31 | 시미즈 히데오 | 평형 케이블용 전기 접속 배열 |
| JPH065694A (ja) * | 1992-06-17 | 1994-01-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4389281A (en) * | 1980-12-16 | 1983-06-21 | International Business Machines Corporation | Method of planarizing silicon dioxide in semiconductor devices |
| JPS583242A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5832430A (ja) * | 1981-08-21 | 1983-02-25 | Toshiba Corp | 半導体装置の製造方法 |
| US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| US4580330A (en) * | 1984-06-15 | 1986-04-08 | Texas Instruments Incorporated | Integrated circuit isolation |
| US5017999A (en) * | 1989-06-30 | 1991-05-21 | Honeywell Inc. | Method for forming variable width isolation structures |
| US5223736A (en) * | 1989-09-27 | 1993-06-29 | Texas Instruments Incorporated | Trench isolation process with reduced topography |
| DE4340590A1 (de) * | 1992-12-03 | 1994-06-09 | Hewlett Packard Co | Grabenisolation unter Verwendung dotierter Seitenwände |
| US5436190A (en) * | 1994-11-23 | 1995-07-25 | United Microelectronics Corporation | Method for fabricating semiconductor device isolation using double oxide spacers |
-
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-
1997
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-
1998
- 1998-08-18 US US09/136,048 patent/US20010011759A1/en not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910002040A (ko) * | 1988-06-30 | 1991-01-31 | 시미즈 히데오 | 평형 케이블용 전기 접속 배열 |
| JPH065694A (ja) * | 1992-06-17 | 1994-01-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100933812B1 (ko) | 2007-07-02 | 2009-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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| Publication number | Publication date |
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