KR100242389B1

KR100242389B1 - 전압제어 발진기

Info

Publication number: KR100242389B1
Application number: KR1019970037142A
Authority: KR
Inventors: 나연욱
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-08-02
Filing date: 1997-08-02
Publication date: 2000-02-01
Anticipated expiration: 2017-08-02
Also published as: KR19990015199A

Abstract

본 발명은 전압제어 발진기에 관한 것으로, 입력과 출력, 입력 바이어스 신호와 출력 바이어스 신호 및 피드백 신호를 갖고, 이진 논리값의 디지탈 신호인 다수 개의 제1 선택 신호 또는 다수 개의 제2 선택 신호의 논리값에 따라 선택적으로 활성화되며, 입력되는 상기 제1 선택 신호를 기준으로 하여 상호 구분이 가능하도록 다수개의 지연부 그룹을 형성하여 직렬 연결된 다수개의 지연부와, 상기 다수개의 지연부 그룹의 이웃한 지연부 그룹 사이에 형성된 피드백 경로의 중간에 각각 연결되어, 상기 제1 선택 신호가 임의의 지연부를 활성화시킬 때 함께 턴 온되어 상기 피드백 경로를 연걸하는 제1 스위칭 수단, 상기 다수개의 지연부 그룹 가운데 이웃한 두 개의 지연부 그룹에서, 선행 지연부 그룹의 최종 지연부의 바이어스 신호 출력단에서는 후행 지연부 그룹의 최초 지연부의 바이어스 신호 입력단 사이에 연결되어, 상기 제1 선택 신호가 임의의 지연부를 선택하여 활성화시킬 때 함께 턴 온되어 상기 바이어스 신호의 전달 경로를 연결하는 제2 스위칭 수단을 포함하여 이루어져서, 소정의 선택 신호를 이용하여 다수개의 지연 수단 가운데 일부 또는 전부를 선택적으로 활성화시켜서, 필요에 따라 출력 신호의 주파수 대역을 가변시킬 수 있는 효과를 제공한다.

Description

전압제어 발진기

본 발명은 전압제어 발진기에 관한 것으로, 특히 단순한 선택 신호의 조합에 의하여 출력 주파수 대역을 가변시킬 수 있는 전압제어 발진기에 관한 것이다.

일반적으로 전압제어 발진기가 많이 사용되는 분야로는 위상 동기 루프 회로(PLL)를 들 수 있다. 위상 동기 루프 회로는 입력 신호의 주파수와 기준 신호의 주파수를 비교하여 두 신호의 위상차를 보상하기 위한 목적의 회로이다.

제1도에 위상 동기 루프 회로의 구성을 블록 단위로 나타내었다.

분주기(1)에서는 입력 신호가 일정값(N)으로 분주되어 위상 주파수 검출기(2)에 전달된다. 위상 주파수 검출기(2)의 출력 신호는 저역 통과 필터(3)를 통과하면서 직류 신호로 변환되어 전압제어 발진기(4)에 전달된다. 전압제어 발진기(4)의 출력신호(fout)가 곧 위상 동기 루프 회로의 출력 신호인데 이 출력 신호(fout)는 또 다른 분주기(5)를 통하여 소정의 값(M)으로 분주되어 상술한 위상 주파수 검출기(2)에 피드백 된다.

피드백 신호가 입력된 위상 주파수 검출기(2)에서는 분주기(1)에서 전달되는 신호의 위상과 피드백 신호의 위상을 검출하여 위상차에 비례하는 펄스 폭을 갖는 펄스 신호를 출력한다.

이 펄스 신호가 상술한 저역 통과 필터(3)에 의해 직류 신호는 변환되어 전압제어 발진기(4)에 입력된다.

전압제어 발진기(4)는 입력 신호(fin)의 전압 크기의 반비례하는 출력 신호를 발생시키는 것이므로 전압제어 발진기(4)의 이득은 주파수/전압의 단위를 가진다. 즉, 이득은 전압의 크기에 반비례하고 주파수의 크기에 비례하게 된다.

위상 주파수 검출기(2)에서 출력되는 펄스 신호와 펄스 폭은 입력 신호와 피드백되는 기준 신호의 위상차에 따라 달라진다.

만약 입력 신호의 주파수가 기준 신호의 주파수보다 크다면 전압제어 발진기(4)에 입력되는 전압의 크기는 감소할 것이고, 입력 신호의 주파수가 기준 신호의 주파수보다 작다면 전압제어 발진기(4)에 입력되는 전압의 크기는 커질 것이다.

전압제어 발진기(4)에서는 입력되는 전압의 크기에 반비례하는 이득을 발생시키므로 피드백 되는 신호의 주파수는 입력되는 전압의 크기에 반비례하여 기준 전압의 크기를 입력 전압의 크기와 일치시키려는 동작을 수행하는 것이다.

이와 같은 전압제어 발진기(4)에 흔히 응용되는 회로가 링 오실레이터(ring oscillator)이다.

제2도는 링 오실레이터의 일반적인 구성을 나타낸 도면이다. 제2도에 나타낸 바와 같이 링 오실레이터(4)는 다수 개의 지연 수단(D1~D5)이 직렬 연결되어 입력 신호(fin)를 지연시켜서 출력 신호(fout)를 발생시키고, 이 출력 신호(fout)는 입력으로 피드백 되어 루프를 형성함으로써 발진을 일으키는 것이다.

이와 같은 링 오실레이터(4) 역시 입력 신호(fin)의 전압에 따라 출력 신호(fout)의 주파수가 변화하는데 이러한 주파수 대역은 구비된 지연 수단의 수와 각지연 수단의 지연 시간에 의해 결정된다.

즉, 링 오실레이터(4)의 출력 신호(fout)의 주파수는 다음과 같은 식에 의해 결정된다.

[수학식 1]

위의 수학식 1에서 N은 구비된 지연 수단의 수이며, t_d는 각 지연 수단의 지연시간이다.

따라서 지연 수단의 수를 변화시키거나 각 지연 수단의 지연 시간을 변화시킨다면 출력 신호(fout)의 주파수를 변화시킬 수 있으나, 제2도에 나타낸 바와 같은 링 오실레이터(4)는 지연 수단의 수가 고정되어 있기 때문에 단일 대역폭의 주파수를 발생시킬 수 밖에 없다.

만약 여러 가지 다양한 대역폭의 주파수 신호를 얻고자 하는 경우에는 이와 같은 링 오실레이터를 구비한 위상 동기 루프 회로를 다수개 구비하는 수 밖에 없다.

그러나 필요한 주파수 대역만큼의 많은 위상 동기 루프 회로를 구비하는 경우에는, 이에 따른 회로에 레이아웃이 증가하고, 전력 소비 또는 증가하며, 더 많은 주파수 대역이 필요한 경우에는 이를 충족시키기 위하여 회로를 재 설계해야 하는 문제가 발생한다.

따라서 본 발명은 소정의 선택 신호를 이용하여 다수 개의 지연 수단 가운데 일부 또는 전부를 선택적으로 활성화시켜서, 필요에 따라 출력 신호의 주파수 대역을 가변시킬수 있는 전압제어 발진기를 제공하는데 그 목적이 있다.

제1도는 종래의 위상동기루프 회로의 구성을 나타낸 블록도.

제2도는 종래의 위상동기루프 회로의 전압제어 발진기의 구성을 나타낸 블록도.

제3도는 본 발명의 전압제어 발진기를 나타낸 블록도.

제4도는 본 발명의 전압제어 발진기의 지연부를 나타낸 블록도로서, 제4(a)도는 다수개의 지연부의 일반적인 구성을 나타낸 도면이며, 제4(b)도는 다수개의 지연부 가운데 최종 출력 신호를 발생시키는 지연부를 나타낸 도면.

제5도는 본 발명의 지연부의 스위치를 나타낸 회로도.

제6도는 본 발명의 지연부의 구성을 간략화한 회로도.

제7도는 본 발명의 지연부의 지연 셀을 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

1,5 : 분주기 2 : 위상 주파수 검출기

3 : 저역통과필터 4 : 전압제어 발진기

B : 분주기 제어 비트 D1~D7 : 지연 셀

fin, fin′ : 입력 신호 fout, fout′ : 출력 신호

b, bin′ : 바이어스 신호 C1~C3 : 컬럼 신호

R1~R3 : 로우 신호 R[j,k] : 지연부

CTRL : 지연부 제어 신호 SW1~SW9 : 스위치

Q1~Q11 : 모스 트랜지스터 OR1, OR9 : 오어 게이트

본 발명의 일 실시예를 제3도 내지 제7도를 참조하여 설명하면 다음과 같다.

먼저 제3도은 본 발명이 전압제어 발진기를 나타낸 블록도이다.

제3도에 나타낸 본 발명의 전압제어 발진기의 일 실시예에서는 피드백 경로를 갖는 9개의 지연부(P[1,2]~P[17])를 직렬 연결하여 구성하였다.

이와 같은 각각의 지연부(P[1,2]~P[17])는 소정의 입출력 신호와 선택 신호를 갖는데, 제4(a)도는 다수 개의 지연부의 일반적인 구성을 나타낸 도면이며, 제4(b)도는 다수개의 지연부 가운데 최종 출력신호를 발생시키는 지연부를 나타낸 도면이고, 다른 지연부(P[3,4]~P[15,16])들은 동일하므로 도시를 생략하였다.

입력 신호는 입력 신호(fin′)와 입력 바이어스 신호(bin′)가 있고, 출력 신호는 출력 신호(fout′)와 출력 바이어스 신호(bout′)가 있으며, 선택 신호는 컬럼 신호(C1~C3)와 로우 신호(R1~R3)가 있으며, 이와 함께 각각의 지연부(P[1,2]~P[17])에서는 피드백 신호(FB)를 발생시킨다.

다수 개의 지연부(P[1,2]~P[17]) 가운데 첫 번째 지연부(P[1,2])에서는 전압제어 발진기의 앞단으로부터 전달되는 입력 신호(fin)와 바이어스 신호(b)가 입력 신호(fin′),(bin′)가 되며, 최종 지연부(P[17])의 출력 신호(fout′)는 본 발명이 전압제어 발진기의 출력 신호(fout)가 되어 본 발명의 전압제어 발진기의 다음 단으로 전달된다.

각각의 지연부(P[1,2]~P[17])는 그룹화 된 세 개의 지연부가 한 개의 컬럼 신호(C)에 의해 동시에 선택되며, 각각의 로우 신호(R1~R3)는 각 지연부 그룹의 첫 번째 지연부와 두 번째 지연부, 세 번째 지연부를 각각 선택한다.

즉, 첫 번째 지연부 그룹(P[1,2]~P[5,6])은 컬럼 신호(C1) 및 로우 신호(R1~R3)에 의해 각각 선택되고, 두 번째 지연부 그룹(P[7,8]~P[11,12])은 또 다른 컬럼 신호(C2) 및 로우 신호(R1~R3)에 의해 선택되며, 세 번째 지연부 그룹(P[13,14]~P[17])은 컬럼 신호(C3) 및 로우 신호(R1~R3)에 의해 선택되는 것이다.

각각의 지연부(P[1,2]~P[17])에서 발생하는 피드백 신호(FB) 역시 그룹화된 세개의 지연부에서 발생하는 각각의 피드백 신호의 피드백 경로가 스위칭 수단에 의해 온·오프 제어되는데, 예외로 지연부 그룹(P[1,2]~P[5,6])의 경우에는 스위칭 수단을 경유하지 않고 직접 입력단으로 피드백 된다.

즉, 상술한 지연부 그룹(P[1,2]~P[5,6])을 제외한 나머지 지연부 그룹(P[7,8]~P[11,12])에서 발생한 피드백 신호는 스위칭 수단인 엔모스 트랜지스터(Q1)에 의해 온·오프 제어되어 상술한 지연부 그룹(P[1,2]~P[5,6])의 첫 번째 지연부(P[1,2])의 입력 신호(fin′) 입력단으로 피드백 된다.

또 다른 지연부 그룹(P[13,14]~P[17]) 역시 스위칭 수단인 엔모스 트랜지스터(Q3)에 의해 온·오프 제어되어 상술한 지연부 그룹(P[7,8]~P[11,12])의 지연부(P[7,8])의 입력 신호(fin′) 입력단으로 피드백 된다.

이와 같이 피드백 경로를 온·오프 제어하는 엔모스 트랜지스터(Q1)(Q3)의 게이트는 컬럼 신호(C1)(C2)에 의해 각각 제어된다. 따라서, 각각의 지연부 그룹간의 피드백은 컬럼 신호(C1)(C2)D가 하이 레벨, 즉 논리 값“1”인 경우에만 이루어진다.

바이어스 신호(b) 역시 그룹화된 지연부 사이에 구비된 스위칭 수단에 의해 그 전달 경로가 온·오프 제어된다.

즉, 지연부 그룹(P[1,2]~P[5,6])의 마지막 지연부(P[5,6])의 출력 바이어스 신호(bout′)는 엔모스 트랜지스터(Q2)에 의해 온·오프 제어되어 지연부 그룹(P[7,8]~P[11,12])의 첫 번째 지연부(P[7,8])의 입력 바이어스 신호(bin′) 입력단에 전달된다.

또 다른 지연부 그룹(P[7,8]~P[11,12]) 역시 마지막 지연부(P[12])의 출력 바이어스 신호(bout′)가 엔모스 트랜지스터(Q4)에 의해 온·오프 제어되어 지연부(P[13,14]~P[17])의 첫 번째 지연부(P[13,14])의 입력 바이어스 신호(bin′) 입력단에 전달된다.

이와 같이 바이어스 전압(b) 전달 경로를 온·오프 제어하는 엔모스 트랜지스터(Q2)(Q4)의 게이트는 컬럼 신호(C1)(C2)에 의해 각각 제어된다. 따라서, 각각의 지연부 그룹간의 바이어스 신호의 전달을 컬럼 신호(C1)(C2)가 논리값 “1”인 경우에만 이루어진다.

따라서 컬럼 신호(C2)가 논리값 “1”일 때는 컬럼 신호(C1) 역시 논리값 “1”이어야 하기 때문에 다음의 표 1과 같은 입출력 특성을 갖는 컬럼 인코더를 구비하여 본 발명의 전압제어 발진기를 제어하는 컬럼 신호를 발생시키도록 한다.

또한 로우 신호(R1~R3) 역시 상술한 컬럼 신호(C1~C3)와 같은 방법으로 발생하도록 한다. 즉, 로우 신호(R1~R3)를 발생시키기 위한 로우 인코더의 입출력 특성은 다음의 표 2와 같다.

표 1과 표 2에 나타낸 바와 같이, 컬럼 인코더의 입력 신호(Ca)(Cb)와 로우 인코더의 입력 신호(Ra)(Rb)의 조합에 따라 컬럼 신호(C1~C3) 및 로우 신호(R1~R3)를 발생시킴으로써 모두 4비트의 신호만으로 필요한 컬럼 신호와 로우 신호를 모두 발생시킬 수 있다.

이와 같은 본 발명의 전압제어 발진기의 지연부를 제4도를 참조하여 설명하면 다음과 같다.

제4(a)도는 전압제어 발진기를 구성하는 지연부 가운데 출력단의 지연부를 제외한 나머지 지연부의 일반적인 구성을 입력단의 지연부(P[1,2])를 예로 들어 나타내었으며, 제4(b)도는 출력단에 연결된 마지막 지연부(P[17])를 나타낸 것이다.

제4(a)도에 나타낸 바와 같이, 입력 신호(fin′)는 1차 지연 셀(D1)을 거쳐 스위치(SW1)에 입력된다.

스위치(SW1)는 제어 신호(CTRL)에 의해 두 개의 출력 신호(OUT1)(OUT2)를 발생시키는데, 그 가운데 출력 신호(OUT1)는 2차 지연 셀(D2)의 입력되고, 나머지 출력신호(OUT2)는 피드백 신호(FB)가 된다.

2차 지연 셀(D2)에서는 출력 신호(fout′)가 발생하는데, 이와 같은 지연 셀(D1)(D2)에는 입력 바이어스 신호(bin′)가 각각 입력된다.

이때 1차 지연 셀(D1)에 전달된 입력 바이어스 신호(bin′)가 2차 지연 셀(D2)에 전달되는 경로에 스위칭 소자인 엔모스 트랜지스터(Q5)가 연결되어 있다. 이 엔모스 트랜지스터(Q5)는 상술한 스위치(SW1)와 함께 제어 신호(CTRL)에 의해 온·오프 제어되는데, 이 엔모스 트랜지스터(Q5)가 턴 온 되어야만 2차 지연 셀(D2)에 입력 바이어스 신호(bin′)가 전달될 수 있다.

이와 같이 스위치(SW1)와 엔모스 트랜지스터(Q5)의 제어 신호(CTRL)는 컬럼 신호(C1)와 로우 신호(R1)의 오어 연산 결과로서 발생하는데, 컬럼 신호(C1)와 로우 신호(R1)가 오어 게이트(OR1)에 입력되고, 그 출력 신호가 곧 제어 신호(CTRL)가 된다.

제4(b)도에 나타낸 또 다른 지연부(P[17]) 역시 상술한 지연부(P[1,2])와 유사한 구조를 갖지만 하나의 지연 셀(D17)만을 구비하고, 스위칭 소자인 엔모스 트랜지스터가 필요치 않다.

이와 같이 하나의 지연 셀 만을 구비하는 이유는 최종 지연부에서는 피드백 신호만을 발생시키면 되고, 또 입력 신호의 반전된 위상을 갖는 출력 신호를 얻기 위해서는 홀수개의 지연셀이 요구되므로 지연부(P[17])에는 피드백 신호를 발생시키는 지연 셀(D17) 하나만으로 충분하기 때문이다.

따라서 제4(b)도에 나타낸 바와 같이 입력 신호(fin′)는 지연 셀(D17)을 거쳐 스위치(SW9)에 입력된다.

스위치(SW9)는 제어 신호(CTRL)에 의해 두 개의 출력 신호(OUT1)(OUT2)를 발생시키는데, 그 가운데 출력 신호(OUT1)는 지연부(P[17])의 출력 신호(fout′)로 되고, 나머지 출력 신호(OUT2)는 피드백 신호(FB)가 된다.

지연 셀(D17)에는 입력 바이어스 신호(bin′)가 입력되고, 스위치(SW9)에는 제어신호(CTRL)가 입력된다. 제어 신호(CTRL)는 컬럼 신호(C3)와 로우 신호(R3)의 오어 연산 결과로서 발생하는데, 컬럼 신호(C3)와 로우 신호(R3)가 오어 게이트(OR9)에 입력되고, 그 출력 신호가 곧 제어 신호(CTRL)가 된다.

제4(a)도와 제4(b)도에 각각 나타낸 지연부(P[1,2]~P[17])의 공통된 구성 요소 가운데 스위치(SW1)(SW9)는 제5도와 같이 구성된다.

제어 신호(CTRL)는 엔모스 트랜지스터(Q6)와 피모스 트랜지스터(Q7)의 각각의 게이트에 입력된다.

엔모스 트랜지스터(Q6)와 피모스 트랜지스터(Q7)의 소스는 서로 연결되어 입력단을 형성하고, 각각의 게이트가 오어 게이트(OR1)에서 출력되는 제어 신호(CTRL)에 의해 온·오프 제어되어 각각의 드레인에서 서로 다른 두 개의 출력 신호(OUT1)(OUT2)를 교번 발생시킨다.

즉, 제어 신호(CTRL)가 하이 레벨인 경우에는 엔모스 트랜지스터(Q6)가 턴 온 되어 출력 신호(OUT1)가 발생하고, 반대로 제어 신호(CTRL)가 로우 레벨인 경우에는 피모스 트랜지스터(Q7)가 턴 온 되어 출력 신호(OUT2)가 발생하는 것이다.

이와 같은 본 발명의 지연부의 입출력 특성을 컬럼 및 로우 신호에 의하여 선택된 경우와 선택되지 않은 경우로 구분하여 다음의 표 3과 첨부한 도면의 제6도을 통하여 살펴보면 다음과 같다.

위의 표 3은 본 발명의 지연부의 입출력 특성을 나타낸 것이며, 첨부한 도면의 제6도는 본 발명의 지연부(P[1,2])의 구성 요소 가운데 일부를 간략화 하여 재구성한 것으로서, 두 개의 지연 셀(D1)(D2)을 각각 입력 바이어스 신호(bin′)와 출력 바이어스 신호(bout′)에 의해 동작하여 입력 신호이 반전된 위상의 출력 신호를 발생시키는 트라이스테이트 인버터(tristate inverter)로 나타내었으며, 표 3과 제6도의 두 경우 모두 지연부(P[1,2])를 예로 들었다.

상술한 본 발명의 지연부의 지연셀이 상세한 구성을 제7도에 나타내었다.

입력 바이어스 신호(bin′)에 의해 게이트가 제어되는 엔모스 트랜지스터(Q8)의 소스가 전원 전압(VDD) 단자에 연결되고, 역시 입력 바이어스 신호(bin′)에 의해 게이트가 제어되는 엔모스 트랜지스터(Q11)의 소스가 접지된다.

상술한 두 엔모스 트랜지스터(Q8)(Q11)사이에는 입력 신호(fin′)에 의해 게이트가 제어되는 피모스 트랜지스터(Q9)와 엔모스 트랜지스터(Q10)가 직렬 연결되어 인버터를 구성함으로써 하나의 지연 셀(D)이 형성된다.

표 3과 제6도에서 알 수 있듯이, 만약 제어 신호(CTRL)의 논리값이 “0”이라면, 엔모스 트랜지스터(Q5)는 턴 오프 되어 출력 바이어스 신호(bout′)는 발생하지 않는다.

또한 엔모스 트랜지스터(Q6) 역시 턴 오프되고, 상술한 바와 같이 출력 바이어스 신호(bout′)가 발생하지 않기 때문에 지연 셀(D2)의 출력 신호(fout′)는 발생하지 않는다.

그러나 피모스 트랜지스터(Q7)는 턴 온 되어 1차 지연 셀(D1)의 출력 신호(즉 스위치 SW의 입력 신호 IN)가 피드백 신호(FB)로서 출력되는데, 이때 출력되는 피드백 신호(FB)는 입력 신호(fin′)와 반대의 위상을 갖는다.

이와 같이 피모스 트랜지스터 신호(FB)가 발생한다는 것은 각각의 지연부의 1차 지연 셀은 활성화되고 2차 지연 셀은 활성화되지 못하는 것을 의미한다.

만약 제어 신호(CTRL)가 논리값 “1”이라면, 엔모스 트랜지스터(Q5)가 턴 온되어 출력 바이어스 신호(bout′)가 발생하고, 또 다른 엔모스 트랜지스터(Q6) 역시 턴온 되어 3차 지연 셀(D2)을 통하여 출력 신호(fout′)가 발생한다.

그러나 피모스 트랜지스터(Q7)는 턴 오프되어 피드백 신호(FB)는 발생하지 않는다.

따라서 본 발명의 전압제어 발진기를 구성하는 지연부는 입력되는 컬럼 신호(C1~C3)와 로우 신호(R1~R3) 가운데 적어도 하나의 신호는 논리값 “1”인 경우에는 활성화되며, 입력되는 컬럼 신호(C1~C3)와 로우 신호(R1~R3)가 모두 논리값 “0”인 경우에는 활성화되지 않는다.

단, 순차적으로 연결된 다수 개의 지연부(P[1,2]~P[17]) 가운데 입력단의 지연부(P[1,2])에서 시작하여 n번째의 지연부(P[n-1,2n])까지 활성화되었다면, n+1번째의 지연부(P[2n+1,2n+2])는 구비된 두 개의 지연 셀 가운데 1차 지연셀은 활성화되고 2차 지연셀은 활성화되지 않는 부분적인 활성화가 이루어져서, 출력 신호(fout′)와 출력 바이어스 신호(bout′)는 발생시키지 않고 오직 피드백 신호만을 발생시킨다.

이때 주지해야 할 것은 상술한 바와 같이 발생하는 피드백 신호가 곧 목적하는 본 발명의 전압제어 발진기의 출력 신호(fout)인 것이다.

전술한 제3도를 참조하여 컬럼 신호(C1)의 논리값이 “1”이고 나머지 컬럼 신호(C2)(C3)의 논리값이 “0”이며, 로우 신호(R1)의 논리값이 “1”이고 나머지 로우 신호(R2)(R3)의 논리값이 “0”일 때의 본 발명의 전압제어 발진기의 전체적인 동작과 그에 따른 작용을 살펴보면 다음과 같다.

먼저, 입력되는 컬럼 신호(C1~C3) 또는 로우 신호(R1~R3) 가운데 논리값 “1”의 신호가 하나 이상 입력되는 지연부를 살펴보면 다음과 같다.

즉, 세 개의 지연부(P[1,2]~P[5,6])에 논리값 “1”의 컬럼 신호(C1)가 입력되는 것을 알 수 Dt고, 나머지 지연부(P[7,8]~P[17]) 가운데 지연부(P[7,8])에 논리값 “1”의 로우 신호(R1)가 입력되는 것을 알 수 있다.

또한 논리값 “1”의 컬럼 신호(C1)에 의해 첫 번째 지연부 그룹(P[1,2]~P[5,6]) 사이의 바이어스 신호 전달 경로를 제어하는 엔모스 트랜지스터(Q5)가 턴 온 되어 바이어스 신호의 전달이 가능해진다. 왜냐하면 C1 또는 R1 신호가 “1”로 입력되면 오아 게이트인 OR1이 하이를 출력하여 CTRL 신호가 하이가 되므로 Q5가 온 되어 바이어스 신호 통로가 온 되는 것이다.

또한 논리값 “1”의 컬럼 신호(C1)에 의해 첫 번째 지연부 그룹(P[1,2]~P[5,6])과 두 번째 지연부 그룹(P[7,8]~P[11,12]) 사이의 바이어스 신호 전달 경로를 제어하는 엔모스 트랜지스터(Q2)가 턴 온 되어 두 그룹간의 바이어스 신호의 전달이 가능해진다.

이와 함께 두 번째 지연부 그룹(P[7,8]~P[11,12])의 피드백 경로를 제어하는 엔모스 트랜지스터(Q1) 역시 턴 온 되기 때문에 두 번째 지연부 그룹(P[7,8]~P[11,12])의 피드백 경로가 확보되어 지연부(P[9,10])에서 발생한 피드백신호의 입력단으로의 피드백이 가능해진다.

즉, 상술한 지연부(P[9,10])에서 발생하는 피드백 신호가 곧 목적했던 전압제어 발진기의 최종 출력 신호(fout)가 되는 것이다.

그러나 지연부(P[13,142])의 경우에는 컬럼 신호(C2)가 논리값 “0”의 로우 레벨이기 때문에 바이어스 신호의 전달 경로를 온·오프 제어하는 엔모스 트랜지스터(Q4)가 턴 오프 되어 바이어스 신호(b)가 전달되지 못하여, 결과적으로 지연부(P[13,14])는 컬럼 신호(C1)와 로우 신호(R1)가 논리값 “1”일때 본 발명의 전압제어 발진기의 전체 동작에 영향을 미치지 못한다.

이와 같이 바이어스 신호 전달 경로와 피드백 경로 등의 발진 동작 조건이 모두 충족되었으므로, 논리값 “1”의 컬럼 신호(C1)에 의해 활성화된 세 개의 지연부(P[1,2]~P[5,6])와 논리값 “1”의 로우 신호(R1)에 의해 활성화된 지연부(P[7,8])와 지연부(P[9, 10])의 전단 지연셀인 9번째 지연셀까지만 통하여 발진 동작이 이루어질 수 있다.

이때 동작하는 지연셀의 수를 살펴보면 네 개의 지연부(P[1,2]~P[7,8])에 구비된 여덟 개의 지연 셀(D1~D8)과 피드백 신호를 발생시키는 지연부(P[9,10])의 지연 셀(D9)를 포함하여 모두 아홉개(즉, 홀수개)의 지연셀의 동작하는 것을 알 수 있다.

만약 컬럼 신호(C1~C3)와 로우 신호(R1~R3)를 다르게 조합하면 활성화되는 지연부의 수도 달라질 것이고, 이에 따라 동작하는 지연셀이 수도 달라질 것이므로 컬럼 신호(C1~C3)와 로우 신호(R1~R3)의 조합을 통해 출력 신호의 주파수를 가변시킬 수 있는 것이다.

이와 같은 본 발명의 전압제어 발진기에서 발생시킬 수 있는 출력 주파수의 가변범위를 살펴보면 다음과 같다.

먼저 컬럼 신호(C1~C3)와 로우 신호(R1~R3)의 조합에 따라 활성화되어 전체 동작에 영향을 미치는 지연부의 수와 이에 따라 동작하는 지연셀의 수는 다음과 같다.

위의 표 4에서 알 수 있듯이, 제3도에 나타낸 본 발명의 실시예에는 모두 여덟가지의 주파수 대역의 출력 신호를 선택적으로 발생시킬 수 있는 것이다.

따라서 본 발명은 소정의 선택 신호를 이용하여 다수 개의 지연 수단 가운데 일부 또는 전부를 선택적으로 활성화시켜서, 필요에 따라 출력 신호의 주파수 대역을 가변시킬 수 있는 효과가 있다.

Claims

다수개의 지연부와 입력단으로의 피드백 경로를 갖는 전압제어 발진기에 있어서, 입력신호를 받아서 논리상태를 1차로 반전한 다음 다시 2차로 반전시켜서 입력의 논리상태와 같은 논리상태를 가지는 출력신호를 내보내고, 입력 바이어스 신호를 받아서 1차 반전동작까지 수행하도록 지연셀을 액티브 시키고, 입력 바이어스 신호의 전달 통로를 제어하여 출력 바이어스 신호로 출력하고, 1차 반전된 입력신호를 분기하여 피드백 신호로 출력하고, 제1선택 신호 또는 제2선택 신호의 논리값에 따라 상기 입력 바이어스 신호의 통로를 제어하고 상기 1차 반전된 입력신호의 통로를 제어하여 출력신호를 선택적으로 내보낼 수 있도록 구성된 지연부 다수 개의 연결한 다수개의 지연부 그룹과; 상기 다수 개의 지연부 그룹의 선행 지연부 그룹의 최종 지연부에서 출력되는 출력신호를 다음 그룹의 최초 지연부의 입력단에 연결하고; 상기 다수 개의 지연부 그룹 가운데 이웃한 두 개의 지연부 그룹에서, 후행 지연부 그룹의 각 지연부의 피드백 신호 출력단과 선행 지연부 그룹의 최초 지연부의 입력단 사이에 연결되어, 상기 제1선택 신호가 임의의 지연부를 선택하여 활성화 시킬 때 턴 온 되어 상기 피드백 신호의 전달 경로를 연결하는 제1스위칭 수단과; 상기 다수 개의 지연부 그룹 가운데 이웃한 두 개의 지연부 그룹에서, 선행 지연부 그룹의 최종 지연부의 바이어스 신호 출력단과 후행 지연부 그룹의 최초 지연부의 바이어스 신호 입력단 사이에 연결되어, 상기 제1 선택 신호가 임의의 지연부를 선택하여 활성화시킬 때 함께 턴 온 되어 상기 바이어스 신호의 전달 경로를 연결하는 제2 스위칭 수단을 포함하는 전압제어 발진기.
제1항에 있어서, 상기 제1 제어 신호와 상기 제2 제어 신호에 의해 활성화되어 발진 동작이 이루어지는 다수 개의 지연부 가운데 피드백 신호를 발생시키는 지연부의 출력측 지연 수단에서 출력되는 신호가 최종 출력 신호인 것이 특정인 전압제어 발진기.
제1항에 있어서, 상기 지연부는, 제1입력 신호와; 제1출력 신호와; 상기 바이어스 신호의 입력단과 출력단 사이에 구비되어 제어 신호에 의해 턴 온 되어 바이어스 신호 전달 경로를 형성하는 3 스위칭 수단과; 상기 바이어스 신호에 의해 구동되어 상기 제1 입력 신호를 1차로 반전시켜 출력하는 제1 지연 수단과; 제어 신호에 의해 제어되어, 상기 제1 지연 수단에서 출력되는 신호를 전달하는 제1경로와 제2 경로 가운데 하나의 경로를 선택하는 제4 스위칭 수단과; 상기 바이어스 신호에 의해 구동되어 상기 제1 경로를 통하여 전달되는 신호를 2차로 반전시켜서 출력하는 제2지연 수단과; 상기 제1 선택 신호와 상기 제2 선택신호를 입력받아 논리합의 연산을 실시함으로써 상기 제어 신호를 발생시키는 제1 오어 게이트를 포함하는 전압제어 발진기.
제1항에 있어서, 상기 지연부는, 제2입력 신호와; 제2출력 신호와; 상기 바이어스 신호에 의해 구동되어 상기 제2 입력 신호를 1차로 반전시켜 출력하는 제3 지연 수단과; 제어 신호에 의해 제어되어, 상기 제3 지연 수단에서 출력되는 신호를 전달하는 제3 경로와 제4 경로 가운데 하나의 경로를 선택되는 제5 스위칭 수단과; 상기 제1 선택 신호와 상기 제2 선택 신호를 입력받아 논리합의 연산을 실시함으로써 상기 제어 신호를 발생시키는 제2 오이 게이트를 포함하는 전압제어 발진기.
제4항에 있어서, 상기 지연부는 직렬 연결된 상기 다수 개의 지연부 가운데 마지막 지연부인 것이 특징인 전압제어 발진기.
제3항 또는 제4항에 있어서, 상기 제1 내지 제3 지연수단은, 소정의 지연 시간을 갖고, 상기 바이어스 신호에 의해 구동하여 상기 제1 내지 제2 입력 신호 또는 상기 제1 경로를 통하여 전달되는 신호를 반전시켜서 출력하는 트라이스테이트 인버터인 것이 특징인 전압제어 발진기.
제3항 또는 제4항에 있어서, 상기 제4 및 제5 스위칭수단은, 상기 제어 신호에 의해 턴 온 되어, 상기 제1 지연 수단 또는 상기 제3 지연 수단에서 출력되는 신호를 상기 제1 경로를 통하여 전달되도록 하는 제6 스위칭 수단과; 상기 제어 신호에 의해 턴 온 되어, 상기 제1 지연 수단 또는 상기 제3 지연 수단에서 출력되는 신호를 상기 제2 경로를 통하여 전달되도록 하는 제7 스위칭 수단을 포함하는 것이 특징인 전압제어 발진기.