KR100242099B1

KR100242099B1 - 반도체 메모리장치 및 그 제어방법

Info

Publication number: KR100242099B1
Application number: KR1019960032378A
Authority: KR
Inventors: 히로시게 히라노; 도시유키 혼다
Original assignee: 모리시타 요이찌; 마쯔시다덴기산교 가부시키가이샤
Priority date: 1995-08-02
Filing date: 1996-08-02
Publication date: 2000-03-02
Also published as: DE69621294T2; KR970012767A; SG72699A1; EP0757359A2; EP0757359A3; DE69621294D1; US5920509A; EP0757359B1; US5831904A

Abstract

일괄 리버스 제어게이트(RVG00)(RVG01)를 논리전압“H”로 함으로써 메모리셀 어레이 블록(BLKn)의 전체 비트선 메모리셀이 리버스 전압공급회로(DVS00)에 접속되어 전체 일괄 리버스동작이 행해진다. 일괄 리버스 제어게이트(RVG00)(RVG01)중 어느 한쪽을 논리전압“H”로 하면, 메모리셀 어레이 블록(BLKn)중 짝수 또는 홀수의 비트선 메모리셀이 리버스 전압공급회로(DVS00)에 접속되어 부분 일괄 리버스동작이 행해진다. 또, 컬럼선택게이트(CG0~CG63)중 하나를 논리전압“H”로 하면, 선택된 비트선이 리버스 전압공급회로(DVS01)에 접속되고, 그 비트선에 접속된 메모리셀의 라인리버스동작이 행해진다. 이와 같이, 리버스동작을 행하는 동작단위를 바꿈으로써, 전체적으로 고속이면서 메모리셀 오프 리크 전류를 충분히 억제하는 리버스동작이 실현됨과 동시에, 저전압동작이 실현된다.

Description

반도체 메모리장치 및 그 제어방법

본 발명은 반도체 메모리장치, 특히 플래시 메모리에 관한 것이다. 플래시 메모리는 전기적인 소거 및 기록에 의해 정보를 고쳐 쓸 수 있는 메모리이다. 메모리셀을 하나의 트랜지스터로 구성할 수 있으며, 메모리셀 전체 또는 블록을 일괄해서 전기적으로 소거할 수 있다. 플래시 메모리에서는 일괄 소거기능에 의해 데이터 개서시간의 단축을 도모할 수 있다.

플래시 메모리셀의 각 동작상태의 단면구조를 제13도 내지 제16도에 도시했다. 여기서는 플래시 메모리셀로서 P형 실리콘기판(SUB)에 구성된 2층 게이트구조의 전계효과 트랜지스터를 나타낸다. 이 전계효과 트랜지스터는 플로팅게이트(FG), 제어게이트(CG), 소스(S) 및 드레인(D)을 구비하고 있다.

메모리셀에의 기록은 제13도에 도시한 바와 같이, 드레인 부근에서 발생하는 핫(hot) 전자를 플로팅게이트(FG)에 주입하여 드레시호울드치를 높게함으로써 행해진다. 이 때, 예를 들면 제어게이트(CG)의 전위는 6V, 드레인(D)의 전위는 5V, 소스(S) 및 기판(SUB)의 전위는 0V이다. 메모리셀의 소거는 제14도에 도시한 바와 같이, FN(Fowler Nordhein) 터널 전류에 의해 플로팅게이트(FG)로부터 소스(S)에 전하를 뽑아내서 드레시호울드치를 낮춤으로써 행해진다. 이 때, 예를 들면 제어게이트(CG) 및 기판(SUB)은 접지전위 0V이며, 드레인(D)은 오픈, 소스(S)의 전위는 12V이다. 이 소거동작을 장시간 하면 과소거상태가 되어 제어게이트(CG)의 전위를 0V로 해도 메모리셀 트랜지스터가 온상태를 유지한다.

이 과소거상태를 해소하는 것이 다음에 설명하는 리버스이다. 메모리셀의 리버스는 제15도에 도시한 바와 같이, 기록과 같이 드레인 부근에서 발생하는 핫 전자를 플로팅 게이트(FG)에 주입하여, 드레시호울드치를 높임으로써 행한다. 이때, 예를 들면 제어게이트(CG)의 전위는 0V, 드레인(D)의 전위는 5V, 소스(S) 및 기판(SUB)의 전위는 0V이다.

처음에는 메모리셀이 과소거상태이기 때문에, 제어게이트(CG)가 0V이어도 온 상태에서 전류가 흐른다. 드레인(D) 부근에서 발생하는 핫 전자가 플로팅게이트(FG)에 주입되면 드레시호울드치가 마이너스 전압에서 점점 0V에 가까워진다. 그리고, 드레시호울드치가 0V 정도가 되면 메모리셀에 전류가 흐르지 않게 되어 핫 전자의 발생도 없어지므로, 드레시호울드치가 0V보다 높아지지 않아 과소거상태는 해소된다.

메모리셀의 판독은 제16도에 도시한 바와 같이, 예를 들면 제어게이트(CG)를 5V, 소스(S) 및 기판(SUB)을 접지전위 0V, 드레인(D)의 전위를 1V로 함으로써 행해진다. 드레인으로부터 메모리셀에 전류가 흐르는지 아닌지로 데이터가 0인지 1인지를 판정한다. 플로팅게이트(FG)에 마이너스 전하가 축적되어 있을 때에는 메모리셀에는 전류가 흐르지 않는다. 이 때의 데이터를 0으로 한다. 한편, 플로팅 게이트(FG)에 마이너스 전하가 축적되어 있지 않을 때에는 메모리셀에 전류가 흐른다. 이 때의 데이터를 1로 한다.

여기에 도시한 종래예에서는 메모리셀의 리버스를 행함으로써 과소거상태를 해소하고, 판독상태시 소거상태의 메모리셀에 흐르는 온전류와 개서상태의 메모리셀에 흐르는 오프 리크 전류의 전류차를 크게 할 수 있다.

제17도는 상술한 동작에 의한 메모리셀 트랜지스터의 드레시호울드치를 나타낸 것이다. 또, 제18도는 리버스동작에 있어서의 리버스시간과 메모리셀 오프 리크전류의 관계를 나타낸 것이다. 제18도에서 리버스시간을 길게 하면 메모리셀 오프 리크 전류는 감소되지만, 어느 값에서 포화되는지를 알 수 있다.

제19도는 메모리셀 어레이 블록(BLKn)의 회로구성도를 나타낸 것이다. 제20도는 제19도의 메모리셀 어레이블록을 4개 배치한 메모리장치 전체의 회로구성도를 나타낸 것이다. 제21도는 제20도의 전체회로 리버스동작의 제어신호 타이밍을 나타낸 것이다.

이 종래예의 메모리장치는 4개의 메모리셀 어레이블록(BLK0~BLK3)으로 구성되며, 각 블록에 대해 차례로 리버스동작이 행해진다. 제19도의 회로에 대해 간단히 설명하겠다. WL0~WL255는 워드선, BL0~BL63은 비트선, CG0~CG63은 컬럼선택게이트, DL은 데이터선, RVG00은 일괄 리버스 제어게이트, SC00은 소스 제어 게이트, SOU00은 공통 소스 노도, VSS는 접지전압, SA는 센스앰프회로, DVS00은 리버스 전압 공급회로, Qn은 N채널형 MOS 트랜지스터, Qm은 메모리셀 트랜지스터이다.

서로다른 워드선의 메모리셀 드레인이 1개의 비트선에 접속되고, 동일한 워드선의 메모리셀 소스는 1개의 공통 소스 노드(SOU00)에 접속되어 있다. 공통 소스 노드(SOU00)는 게이트가 소스 제어 게이트(SC00)인 N채널형 MOS 트랜지스터(Qn)를 통해 접지전압(VSS)에 접속되어 있다. 각 비트선은 게이트가 공통의 일괄 리버스 제어게이트(RVG00)인 N채널형 MOS 트랜지스터(Qn)를 통해 리버스 전압공급회로(DVS00)에 접속되어 있다.

또, 각 비트선은 게이트가 각 컬럼선택게이트(CG0~CG63)인 N채널형 MOS 트랜지스터(Qn)를 통해 데이터선(DL)에 접속되고, 또 데이터선(DL)은 센스앰프회로(SA)에 접속되어 있다. 리버스동작은 일괄 리버스 제어게이트(RVG00)를 논리전압“H”로 하고, 비트선(BL0~BL63)에 리버스 전압공급회로(DVS00)로부터 리버스전압을 공급함으로써 수행된다.

제21도에 도시한 바와 같이, 일괄 리버스 제어게이트(RVG00~RVG30)를 차례로 논리전압“H”로 함으로써, 제20도의 메모리셀 어레이 블록(BLK0~BLK3)에 대해 리버스 동작을 행한다. 일괄 리버스 제어게이트(RVG00~RVG30)를 동시에 논리전압“H”로 함으로써, 디바이스 전체에 대해 동시에 리버스동작을 행해도 된다.

발명자는 플래시 메모리셀 전체 혹은 어느 메모리셀 어레이 블록 전체를 일괄적으로 리버스할 경우 이하의 문제가 발생한다는 것을 발견했다. 즉, 전체 메모리셀에 드레인으로부터 소스에 일괄적으로 전류가 흐르고, 전체적으로 대전류가 흐르기 때문에, 소스의 노드를 형성하는 저항성분에 의해 전압강하가 발생하여, 소스 전위가 상승한다. 소스 전위의 상승에 의해 메모리셀 드레인과 소스간 전압차가 작아지므로, 소스 전위가 상승하지 않는 경우에 비해 전류가 흐르기 힘들어진다. 전류가 흐르기 힘들어지면 핫 전자의 발생이 작아져서 리버스동작이 효율적이지 않게 된다. 즉, 메모리셀 오프 리크 전류를 억제하기 위한 리버스동작의 시간이 길어지거나, 또는 메모리셀 오프 리크 전류를 충분히 억제할 수 없게 된다.

제1도는 본 발명의 제1실시예에 관한 반도체 메모리장치의 메모리셀 어레이 회로도.

제2도는 제1도에 따른 반도체 메모리장치의 동작 타이밍도.

제3도는 제1도에 따른 반도체 메모리장치의 리버스동작에 있어서의 리버스시간과 메모리셀 오프 리크 전류의 관계를 도시한 도면.

제4도는 본 발명의 제2실시예에 관한 반도체 메모리장치의 메모리셀 어레이의 블록구성도.

제5도는 제4도에 따른 반도체 메모리장치의 동작타이밍도.

제6도는 본 발명의 제3실시예에 관한 반도체 메모리장치의 메모리셀 어레이 회로도.

제7도는 제6도의 반도체 메모리장치의 동작타이밍도.

제8도는 본 발명의 제4실시예에 관한 반도체 메모리장치의 메모리셀 어레이 회로도.

제9도는 제8도에 따른 반도체 메모리장치의 동작타이밍도.

제10도는 제8도의 반도체 메모리장치의 리버스 동작에 있어서 리버스시간과 메모리셀의 소스전압 관계를 도시한 도면.

제11도는 본 발명의 제5실시예에 관한 반도체 메모리장치의 메모리셀 어레이 회로도.

제12도는 제11도에 따른 반도체 메모리장치의 메모리셀 어레이의 레이아웃도.

제13도는 플래시 메모리의 메모리셀에 대한 기록동작을 설명하기 위한 단면도.

제14도는 플래시 메모리의 메모리셀 소거동작을 설명하기 위한 단면도.

제15도는 플래시 메모리의 메모리셀 리버스동작을 설명하기 위한 단면도.

제16도는 플래시 메모리의 메모리셀 판독동작을 설명하기 위한 단면도.

제17도는 플래시 메모리의 각 동작에 있어서 메모리셀 트랜지스터의 드레시호울드치를 나타낸 도면.

제18도는 종래의 플래시 메모리의 리버스동작에 있어서 리버스시간과 메모리셀 오프 리크 전류의 관계를 도시한 도면.

제19도는 종래의 플래시 메모리의 메모리셀 어레이 회로도.

제20도는 종래의 플래시 메모리의 메모리셀 어레이 블록구성도.

제21도는 종래의 플래시 메모리의 동작타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 소자분리영역 2 : 워드선

3 : 제1알루미늄 배선층 4 : 제2알루미늄 배선층

WL0~WL255 : 워드선 B0~BL63 : 비트선

CG0~CG63 : 컬럼선택게이트 DL : 데이터선

RVG00 : 일괄리버스 제어게이트 SC00 : 소스제어게이트

SOU00 : 공통소스노드 VSS : 접지전압

SA : 센스앰프회로 DVS00 : 리버스 전압공급회로

Qn : N채널형 MOS 트랜지스터 Qm : 메모리셀 트랜지스터

본 발명의 반도체 메모리장치는 소스를 공유하는 플래시 메모리셀 매트릭스형상으로 다수 배치한 메모리셀 어레이와, 상기 플래시 메모리셀의 드레인에 전압을 인가하는 리버스 전압인가수단과, 상기 플래시 메모리셀의 다수의 드레인을 다수의 그룹으로 분할하는 분할수단과, 상기 다수의 그룹중 몇개의 그룹을 선택하고 그들 그룹에 동시에 상기 리버스 전압인가수단을 접속하는 선택수단을 구비하고 있다.

그리고, 본 발명에 의한 반도체 메모리장치의 제어방법은, 리버스동작을 다수회로 나누어 하며, 그때 상기 선택수단이 선택하는 그룹의 수를 차례로 작게 한다. 즉, 처음에는 많은 그룹에 대해 동시에 리버스동작을 행하고, 선택하는 그룹수를 차례로 작게 한다. 예를 들면, 전체 일괄 리버스동작, 부분 일괄 리버스동작 및 라인리버스동작으로 이루어진 3개의 리버스동작에 의해 단시간에 메모리셀 오프 리크 전류를 충분히 억제할 수 있다.

또, 본 발명의 다른 구성에 의한 반도체 메모리장치는, 소스를 공유하는 플래시 메모리셀을 매트릭스형상으로 다수 배치한 메모리셀 어레이를 다수 구비하고 있다. 그리고, 각각의 메모리셀 어레이에 있어서 플래시 메모리셀 드레인에 전압을 인가하는 리버스 전압인가수단과, 상기 플래시 메모리셀의 다수의 드레인을 다수의 그룹으로 분할하는 분할수단과, 상기 다수의 그룹중 몇개의 그룹을 선택하고 그들 그룹에 동시에 상기 리버스 전압인가수단을 접속하는 선택수단과, 다수의 메모리셀 어레이의 각각이 가진 선택수단을 동시에 선택하는 제어회로를 구비하고 있다.

이와 같이 해서 다수의 메모리셀 어레이 각각의 그룹이 동시에 선택되어 리버스동작이 행해진다. 각 메모리셀 어레이 블록에 대해 병렬로 리버스동작을 행함으로써 메모리셀 어레이 블록이 증가하더라도 전체적으로 리버스 동작시간을 길게하지 않아 메모리셀 오프 리크 전류를 충분히 억제할 수 있다.

또, 메모리셀 어레이 내에서의 그룹분할은 어떤 그룹이 선택되더라도 소스전위의 상승이 최소가 되도록 수행되는 것이 바람직하다.

또, 상기 소스의 노드를 플래시 메모리셀 게이트를 제어하는 워드선 구동수단의 접지용 전압원으로 하면 소스의 전위상승분에 따라 워드선의 전위도 상승한다. 그 결과, 발생하는 고온전자에 의해 리버스동작이 쉬워진다. 따라서, 리버스 동작을 보다 고속으로 할 수 있음과 동시에, 메모리셀 오프 리크 전류를 충분히 억제할 수 있다.

또, 본 발명의 또 다른 구성에 의한 반도체 메모리장치는, 플래시 메모리셀 게이트에 접속된 워드선과, 플래시 메모리셀의 드레인에 접속된 비트선과, 워드선 방향으로 공유화된 플래시 메모리셀의 소스가 매트릭스형상으로 다수 배치된 메모리셀 어레이와, 소스 전압원을 구비하고, 상기 워드선 방향으로 공유화된 소스와 상기 소스 전압원이 상기 워드선을 선택하는 신호에 의해 선택적으로 접속된다. 워드선 방향으로 공유화된 소스와 소스 전압원을 워드선을 선택하는 신호로 선택적으로 접속함으로써 비선택 워드선의 메모리셀 오프 리크 전류의 영향을 저감할 수 있다.

바람직하게는 상기 공유화된 소스가 다수의 워드선으로 선택되도록 구성함으로써, 작은 레이아웃 면적에서 비선택 워드선의 메모리셀 오프 리크 전류의 영향을 저감할 수 있다. 또, 워드선을 플래시 메모리셀의 게이트를 구성하는 제1배선층과 별도의 제2배선층으로 구성하고, 상기 공유화된 소스를 제2배선층에서 접속하는 것이 바람직하다. 예를 들면, 낮은 저항의 제2배선층에서 워드선 신호의 지연과 소스신호선의 낮은 저항화를 도모하여, 리버스 동작시간의 저감과 메모리셀의 오프 리크 전류의 영향을 저감할 수 있다.

이하, 본 발명의 실시형태에 대해 도면을 참조하면서 설명한다.

[실시예 1]

제1도는 메모리셀 어레이 블록(BLKn)의 회로구성도이다. 제2도는 제1도의 회로의 리버스동작의 제어신호 타이밍도이다. 제3도는 리버스동작에 있어서 리버스시간과 메모리셀 오프 리크 전류의 관계도이다.

제1도의 회로도에 대해 간단히 설명한다. WL0~WL255는 워드선, BL0~BL63은 비트선, CG0~CG63은 컬럼선택게이트, DL은 데이터선, RVG00~RVG01은 일괄 리버스제어게이트, SC00은 소스제어게이트, SOU00은 공통소스노드, VSS는 접지전압, SA는 센스앰프회로, DVS00 및 DVS01은 리버스 전압공급회로, Qn은 N채널형 MOS 트랜지스터, Qm은 메모리셀 트랜지스터이다.

서로다른 워드선의 메모리셀 드레인이 1개의 비트선에 접속되고, 동일한 워드선의 메모리셀 소스가 1개의 공통소스노드(SOU00)에 접속되어 있다. 공통 소스노드(SOU00)는 게이트가 소스제어게이트(SC00)인 N채널형 MOS 트랜지스터(Qn)를 통해 접지전압(VSS)에 접속된다. 각 비트선은 게이트가 공통의 일괄 리버스 제어게이트(RVG00)인 N채널형 MOS 트랜지스터(Qn) 또는 게이트가 공통의 일괄 리버스 제어게이트(RVG01)인 N채널형 MOS 트랜지스터(Qn)를 통해 리버스 전압공급회로(DVS00)에 접속되어 있다.

또, 각 비트선은 게이트가 각각 컬럼선택게이트(CG0~CG63)인 N채널형 MOS 트랜지스터(Qn)를 통해 데이터선(DL)에 접속되고, 또 데이터(DL)은 센스앰프회로(SA)와 리버스 전압공급회로(DVS01)에 접속되어 있다. 이 실시예의 리버스동작은 이하의 세가지 리버스동작으로 이루어진다.

일괄 리버스 제어게이트(RVG00, RVG01)를 모두 논리전압“H”로 함으로써, 이 메모리셀 어레이 블록(BLKn) 전체의 비트선 메모리셀이 리버스 전압공급회로(DVS00)에 접속되어 전체 일괄 리버스동작이 행해진다. 또, 일괄 리버스 제어게이트(RVG00, RVG01)중 하나만을 논리전압“H”로 함으로써, 이 메모리셀 어레이 블록(BLKn) 중 짝수 또는 홀수의 비트선 메모리셀이 리버스 전압공급회로(DVS00)에 접속되어 부분 일괄 리버스동작이 행해진다. 또, 컬럼선택게이트(CG0~CG63)중 하나를 선택하여 논리전압“H”로 함으로써 선택된 비트선이 리버스 전압공급회로(DVS01)에 접속되고, 그 비트선에 접속된 메모리셀의 라인 리버스동작이 행해진다.

상술한 3가지의 리버스동작, 즉 전체 일괄 리버스동작, 부분 일괄 리버스동작 및 라인 리버스동작을 이 순서대로 실시하는 경우의 타이밍도를 제2도에 나타냈다. 전체 일괄 리버스동작만으로는 종래 기술의 과제로 설명한 바와 같이, 메모리셀 오프 리크 전류를 충분히 억제할 수 없다(제3도의 곡선(31) 참조). 이에 대해 라인 리버스동작에서는 제3도의 곡선(32)과 같이 메모리셀 오프 리크 전류를 충분히 억제할 수 있다. 그 대신 1비트선마다 리버스동작을 행하기 때문에 초기의 메모리셀 오프 리크 전류를 충분히 억제하기 위한 시간이 길어진다.

그래서, 본 실시예에서는 상기 세가지 리버스동작을 이용함으로써 초기의 메모리셀 오프 리크 전류는 전체 일괄 리버스동작에 의해 고속으로 행하고, 다음에 부분일괄 리버스동작, 마지막에 라인 리버스동작에 의해 메모리셀 오프 리크 전류를 충분히 억제한다는 일련의 리버스동작을 행함으로써, 제3도의 곡선(33)으로 나타낸 바와 같이, 고속화를 실현함과 동시에 메모리셀 오프 리크 전류를 충분히 억제하는 것을 실현하고 있다.

본 실시예는 세가지 리버스동작을 이용한 예이지만, 디바이스의 리버스 특성이나 메모리셀 어레이 블록 사이즈나 소스저항에 따라 리버스동작의 영역 등을 바꿀 수 있다.

[실시예 2]

제4도는 제1도의 메모리셀 어레이 블록(BLK0~BLK3)을 4개 배치한 전체의 회로 구성을 나타낸 것이다. 제5도는 제4도에 따른 전체회로의 리버스동작에 있어서 제어신호의 타이밍을 나타낸 것이다. CG0~CG255는 컬럼선택게이트, RVG00~RVG31은 일괄 리버스 제어게이트이다.

이 제2실시예의 동작은 제1실시예에 나타난 하나의 메모리셀 어레이 블록의 동작을 4개의 메모리셀 어레이 블록(BLK0~BLK3)에 대해 병렬로 행한 것이다. 제1실시예와 같이, 리버스동작은 이하 세가지의 리버스동작을 가진다. 일괄 리버스 제어게이트(RVG00, RVG01, RVG10, RVG11, RVG20, RVG21, RVG30 및 RVG31)를 모두 논리전압“H”로 함으로써, 이 메모리셀 어레이 블록(BLK0~BLK3)의 전체 비트선 메모리셀을 일괄 리버스동작시킬 수 있다.

또, 일괄 리버스 제어게이트(RVG00, RVG10, RVG20, RVG30 또는 RVG01, RVG11, RVG21 및 RVG31) 중 어느 한쪽 그룹의 4개의 일괄 리버스 제어게이트를 논리전압“H”로 함으로써, 메모리셀 어레이 블록(BLK0~BLK3)의 짝수 또는 홀수 비트선의 메모리셀을 일괄 리버스동작시킬 수 있다.

또, 컬럼선택게이트(CG0~CG63, CG64~CG127, CG128~CG191, CG192~CG255) 중 하나씩을 선택하여 논리전압“H”로 함으로써, 선택된 비트선의 메모리셀을 라인 리버스 동작시킬 수 있다.

제2실시예에서는 각 메모리셀 어레이 블록에 대해 병렬로 리버스동작을 행하고, 메모리셀 어레이 블록이 증가하더라도 전체적으로 리버스동작시간을 길게하지 않고 메모리셀 오프 리크 전류를 충분히 억제하는 동작을 실현할 수 있다.

[실시예 3]

제6도는 메모리셀 어레이 블록(BLKn)의 회로구성을 나타낸 것이다. 제7도는 제6도의 회로 리버스동작의 제어신호 타이밍을 나타낸다.

제6도의 회로도에 대해 간단히 설명하겠다. WL0~WL255는 워드선, BL0~BL63은 비트선, CG0~CG63은 컬럼선택게이트, DL은 데이터선, RVG00~RVG03은 부분일괄 리버스 제어게이트, SC00은 소스 제어게이트, SOU00은 공통 소스노드, VSS는 접지전압, SA는 센스앰프회로, DVS00은 리버스 전압공급회로, Qn은 N채널형 MOS 트랜지스터, Qm은 메모리셀 트랜지스터이다.

서로 다른 워드선의 메모리셀 드레인이 1개의 비트선에 접속되고, 동일한 워드선의 메모리셀의 소스가 1개의 공통소스노드(SOU00)에 접속되어 있다. 공통소스노드(SOU00)는 게이트가 소스 제어게이트(SC00)인 N채널형 MOS 트랜지스터(Qn)를 통해 접지전압(VSS)에 2곳에서 접속되어 있다. 각 비트선은 4개마다 각각 게이트가 공통의 부분 일괄 리버스 제어게이트(RVG00~RVG03)인 N채널형 MOS 트랜지스터(Qn)를 통해 리버스 전압공급회로(DVS00)에 접속되어 있다. 또, 각 비트선은 게이트가 각각 컬럼선택게이트(CG0~CG63)인 N채널형 MOS 트랜지스터(Qn)를 통해 데이터선(DL)에 접속되고, 또 데이터선(DL)은 센스앰프회로(SA)에 접속되어 있다.

이 실시예의 리버스동작은 제1실시예와 마찬가지로 부분 일괄 리버스 제어게이트(RVG00~RVG03)를 모두 논리전압“H”로 함으로써 행해진다. 메모리셀 어레이 블록(BLKn)의 전체 비트선 메모리셀이 리버스 전압공급회로(DVS00)에 접속되어 전체 일괄 리버스동작이 행해진다. 또, 부분일괄 리버스 제어게이트(RVG00~RVG03) 중 일부를 선택적으로 논리전압“H”로 함으로써, 메모리셀 어레이 블록(BLKn) 중 1/4 또는 1/2 또는 3/4의 비트선 메모리셀이 리버스 전압공급회로(DVS00)에 접속되어 부분일괄 리버스동작이 행해진다.

부분일괄 리버스동작의 타이밍은 제7도에 나타나 있다. 부분일괄 리버스 제어게이트(RVG00~RVG03)를 차례로 논리전압“H”로 하고, 메모리셀 어레이 블록(BLKn)은 1/4씩 리버스 동작된다.

여기서, 제3실시예의 특징은 동일 제어게이트로 제어되는 비트선이 4개마다 균등하게 구성되어 있다는 점에 있다. 예를 들면, 부분일괄 리버스 제어게이트(RVG00)만을 논리전압“H”로 한 경우, 공통 소스노드(SOU00)에는 기생저항이 있으므로, 이 공통 소스노드(SOU00)를 통해 접지전압(VSS)부분에 전류가 흐른다. 그 결과, 접지전압(VSS)으로부터 멀리있고 공통 소스노드(SOU00)의 기생저항이 큰 메모리셀의 소스는 전위상승이 커진다. 즉, 비트선(BL32) 메모리셀의 소스가 전위상승이 가장 크다.

이 소스의 전위상승은 리버스동작의 고속성 및 메모리셀 오프 리크 전류의 충분한 억제를 방해하는 것이다. 그래서, 어떤 부분일괄 리버스 제어게이트(RVG00~RVG03)가 선택되더라도 소스전위상승의 최대치가 거의 같아지도록, 리버스동작이 행해지는 비트선을 균등하게 배치하고 있다. 소스전위상승의 최대치가 거의 같아지는 비트선의 배치는 이 실시예의 배치로 한정되는 것은 아니다. 또, 제1실시예와 같이, 데이터선(DL)에 리버스 전압공급회로를 접속하여 컬럼선택 게이트(CG0~CG63)를 선택하는 라인리버스동작과 병용하는 것도 가능하다.

이 제3실시예의 비트선 배치구성에 의해 부분일괄 리버스동작을 보다 고속으로 행하고, 또 메모리셀 오프 리크 전류를 충분히 억제할 수 있다.

[실시예 4]

제8도는 메모리셀 어레이 블록(BLKn)의 회로구성을 나타낸다. 리버스 동작에 있어서의 리버스 시간과 메모리셀 오프 리크 전류의 관계를 도면에 나타내었다. 제10도는 리버스동작에 있어서의 리버스 시간과 소스전압과의 관계를 나타낸 것이다.

제8도의 회로도에 대해 간단히 설명하겠다. WL0~WL255는 워드선, BL0~BL63은 비트선, CG0~CG63은 컬럼선택게이트, DL은 데이터선, RVG00은 일괄 리버스 제어게이트, SC00은 소스제어게이트, SOU00은 공통소스노드, VSS는 접지전압, SA는 센스앰프회로, DVSC0는 리버스 전압공급회로, Qn은 N채널형 MOS 트랜지스터, Qm은 메모리셀 트랜지스터이다.

서로다른 워드선의 메모리셀 드레인이 1개의 비트선에 접속되고, 동일한 워드선의 메모리셀 소스가 1개의 공통소스노드(SOU00)에 접속되어 있다. 공통소스노드(SOU00)는 게이트가 소스 제어게이트(SC00)인 N채널형 MOS 트랜지스터(Qn)를 통해 접지전압(VSS)에 접속되어 있다. 각 비트선은 게이트가 공통의 일괄 리버스 제어게이트(RVG00)인 N채널형 MOS 트랜지스터(Qn)를 통해 리버스 전압공급회로(DVS00)에 접속되어 있다.

또, 각 비트선은 게이트가 각각 컬럼선택게이트(CG0~CG63)인 N채널형 MOS 트랜지스터(Qn)를 통해 데이터선(DL)에 접속되며, 또 데이터선(DL)은 센스앰프회로(SA)에 접속되어 있다. 또, 워드선 구동회로(81)은 제어신호(WC0~255)를 게이트신호로 하는 N채널형 MOS 트랜지스터(Qn)와 P채널형 MOS 트랜지스터(Qp)로 구성되어 있다. N채널형 MOS 트랜지스터(Qn) 소스는 접지전압원으로서 상기의 공통소스노드(SOU00)에 접속되어 있다. 리버스동작은 제1실시예와 마찬가지로 행해진다.

제4실시예의 특징은, 워드선 구동회로(81)의 접지전압원이 공통소스노드(SOU00)에 접속되어 있다는 구성에 있다. 이 구성에 의하면, 리버스동작에 의해 소스의 전위상승이 있을 경우, 소스의 전위상승분에 따라 워드선의 전위도 상승하므로 메모리셀에 전류가 흐르기 쉬워지고, 그 때 발생하는 핫 전자에 의해 리버스 동작이 쉬워진다.

리버스동작이 진행되면 메모리셀에 전류가 흐르기 힘들어져서 소스의 전위상승도 작아지고, 워드선의 전위도 접지전압이 된다. 즉, 리버스동작을 보다 고속으로 행함과 동시에, 메모리셀 오프 리크 전류를 충분히 억제할 수 있다. 제9도에는 리버스시간과 메모리셀 오프 리크 전류의 관계를 본 실시예와 종래예에 대해 비교해서 나타냈다. 제10도에는 리버스시간과 소스전압의 관계를 마찬가지로 비교해서 나타냈다.

[실시예 5]

제11도에 도시한 전체 회로구성은 제1실시예와 거의 같다. 이 실시예의 특징은 워드선 방향으로 공유화된 소스와 소스 전압원을, 워드선을 선택하는 신호로 선택적으로 접속하는 데 있다. 이에 따라 비선택 워드선의 메모리셀 오프 리크 전류의 영향을 저감할 수 있다. 또, 공유화된 소스를 다수의 워드선으로 선택되도록 구성함으로써 레이아웃면적을 저감하고, 워드선이나 소스를 저항이 낮은 배선층에서 접속하고 있다.

제11도의 회로도에 있어서, R0~R63은 로우선택신호, ΦW0~ΦW3은 로우의 승압 선택신호이다. 제12도의 레이아웃도에 있어서, 1은 소자분리영역, 2는 메모리셀 트랜지스터의 컨트롤 게이트를 구성하는 워드선, 3은 비트선 등을 구성하는 제1알루미늄 배선층, 4는 워드선을 구성하는 제2알루미늄 배선층, 4B는 소스선을 구성하는 4와 같은 배선층, 5는 3의 배선층과 그 하층에의 콘택트, 6은 4의 배선층과 그 하층에의 콘택트이다.

이 제5실시예에서는 4개의 워드선(WL0~WL3)의 소스가 공유되어 있다. 예를 들면, 로우레벨 선택신호(R0)를 논리전압“H”로 선택했을 때, 공유화된 소스선은 접지전압원(VSS)에 접속된다. 또, 로우레벨의 승압선택신호(ΦW0~ΦW3) 중 1개가 선택 승압되어 이것에 대응하는 워드선이 선택된다. 제12도의 레이아웃도에 있어서, 예를 들면 폴리실리콘으로 형성된 메모리셀 트랜지스터의 컨트롤 게이트를 구성하는 워드선(2)의 보강배선으로서 제2알루미늄배선(4)이 있으며, 이 배선층으로 소스선을 형성하고 있다. 즉, 메모리셀 트랜지스터의 컨트롤게이트를 구성하는 워드선 4개에 대해 1개의 소스선이 형성되어 있다. 폴리실리콘으로 형성된 4개의 워드선에 대해 5개의 제2알루미늄 배선이 형성되어 있다.

이와 같은 구성으로 함으로써, 신호선의 저항을 저감하여 작은 레이아웃면적으로 비선택 워드선의 메모리셀 오프 리크 전류의 영향을 저감할 수 있다. 그 결과 고속동작, 저전압동작을 행할 수 있다.

이상 설명한 바와 같이, 본 발명의 반도체 메모리장치에 의하면, 일괄 리버스동작, 부분 일괄 리버스동작, 비트라인 리버스동작의 순서로 리버스동작의 구동 단위를 바꿈으로써, 전체적으로 고속이면서 메모리셀 오프 리크 전류를 충분히 억제하는 리버스동작이 실현됨과 동시에, 저전압동작이 실현된다.

Claims

전기적인 소거 및 기입에 의해 정보를 개서할 수 있는 플래시 메모리셀을 구비한 반도체 메모리 장치에 있어서, 상기 플래시 메모리를 매트릭스 형상으로 복수 배치하여 구성된 메모리셀 어레이와, 상기 플래시 메모리 셀의 게이트가 접속되어 있는 복수의 워드선과, 상기 워드선 방향으로 배치된 상기 플래시 메모리 셀의 소스가 공통접속되어 있는 복수의 소스선과, 상기 워드선 방향에 대하여 수직방향에 배치된 상기 플래시 메모리 셀의 드레인이 공통 접속되어 있는 복수의 비트선과, 상기 플래시 메모리의 과소거상태를 해소하기 위한 드레인 전압을 인가하는 리버스 전압인가 수단과, 상기 비트선과 센스 앰프 사이에 배치되어, 각각의 비트선 마다 선택하여 상기 센스앰프에 접속할 수 있는 제1선택수단과, 상기 비트선과 상기 리버스 전압인가수단 사이에 배치되어, 상기 복수의 비트선을 2 그룹 이상으로 분할하고, 또한, 1 그룹의 선택에 의해 적어도 2개의 상기 비트선을 상기 리버스 전압인가수단에 동시에 접속할 수 있는 제2선택수단을 구비한 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 플래시 메모리 셀의 과소거상태를 해소하기 위한 리버스 동작시에, 리버스 동작을 복수회로 나누어 행하고, 이 때에 리버스 동작을 행할 때마다 상기 제2선택수단에 의해 선택하는 그룹수를 순차로 작게 하는 것을 특징으로 하는 반도체 메모리장치의 제어방법.
제1항에 있어서, 상기 메모리 셀 어레이는 복수개 배치되어 있고, 복수의 메모리 셀 어레이 각각이 갖는 상기 제2선택수단을 동시에 선택할 수 있는 제어회로를 더 구비한 것을 특징으로 하는 반도체 메모리장치.
상기 제2선택수단에 의해 어느 그룹을 선택하여 리버스 동작을 행하여도, 소스 전위상승의 최대치가 거의 동일하게 되도록, 그룹마다 선택되는 복수의 비트선이 배치되어 있을 것을 특징으로 하는 반도체 메모리장치.
전기적인 소거 및 기입에 의해 정보를 개서할 수 있는 플래시 메모리 셀을 구비한 반도체 메모리 장치에 있어서, 상기 플래시 메모리를 매트릭스 형상으로 복수 배치하여 구성된 메모리 셀 어레이와, 상기 플래시 메모리 셀의 게이트가 접속되어 있는 복수의 워드선과, 상기 워드선 방향에 배치된 상기 메모리셀 셀의 소스가 공통접속되어 있는 복수의 소스선과, 상기 워드선 방향에 대하여 수직방향에 배치된 상기 플래시 메모리 셀의 드레인이 공통 접속되어 있는 복수의 비트선과, 상기 플래시 메모리의 과소거상태를 해소하기 위한 드레인 전압을 인가하는 리버스 전압인가수단과, 상기 플래시 메모리 셀의 게이트를 제어하기 위해서 상기 워드선에 접속되어 있는 워드선 구동수단을 구비하며, 상기 플래시 메모리 셀의 소스 노드가 저항체를 거쳐 접지 전압원에 접속되어 있으며, 상기 워드선 구동수단의 접지전압측의 소스가 상기 소스 노드에 접속되어 있는 것을 특징으로 하는 반도체 메모리장치.
전기적인 소거 및 기입에 의해 정보를 개서할 수 있는 플래시 메모리 셀을 구비한 반도체 메모리 장치에 있어서, 상기 플래시 메모리를 매트릭스 형상으로 복수 배치하여 구성된 메모리 셀 어레이와, 상기 플래시 메모리 셀의 게이트가 접속되어 있는 복수의 워드선과, 상기 워드선 방향에 배치된 상기 플래시메모리셀 셀의 소스가 공통접속되어 있는 복수의 소스선과, 상기 워드선 방향에 대하여 수직방향에 배치된 상기 플래시 메모리 셀의 드레인이 공통 접속되어 있는 복수의 비트선과, 상기 플래시 메모리의 소스에 전압을 인가하기 위한 소스 전압원과, 상기 복수의 워드선의 중앙부터 소정의 워드선을 선택하기 위한 선택수단과, 상기 소스선과 상기 소스 전압원을 접속하기 위한 접속수단을 구비하며, 상기 워드선을 선택하는 신호에 의해서, 상기 선택수단을 거쳐 소정의 워드선을 선택함과 동시에, 상기 소정의 워드선이 접속되어 있는 상기 플래시 메모리의 소스가 공통접속되어 있는 소스선과 상시 소스 전압원을 상기 접속수단을 거쳐 접속하는 것을 특징으로 하는 반도체 메모리장치.
제6항에 있어서, 상기 공유화된 소스가 다수의 워드선에 의해 선택되는 것을 특징으로 하는 반도체 메모리장치.
제6항에 있어서, 상기 워드선은 상기 플래시 메모리셀 게이트를 구성하는 제1배선층과, 별도의 제2배선층으로 구성되고, 상기 공유화된 소스가 제2배선층에 접속되어 있는 것을 특징으로 하는 반도체 메모리장치.