KR100240523B1 - 반도체 집적 회로 장치 - Google Patents

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내용 없음.

Description

반도체 집적회로장치

제1a도 및 제1b도는 본 발명의 1실시예를 도시한 회로도.

제2도 및 제3도는 제1a도 및 제1b도의 실시예의 회로동작을 설명하기 위한 동작파형도.

제4도는 종래기술을 도시한 회로도.

본 발명은 스테이틱형 랜덤액세스메모리 회로장치와 같은 반도체 집적회로장치에 관한 것이다.

종래의 메모리회로장치는 1987 ISSCC(IEEE International Solid-State Circuits Conference) Digest of Technical Papers pp. 260-261 및 1985 ISSCC Digest of Technical Papers pp. 58-59에 기재된 바와 같이, 비트선(또는 데이타선)의 부하인 n채널 MOS트랜지스터를 라이트인에이블신호의 반전신호인

신호 또는

신호에서 생성되는 펄스신호에 의해 도통 또는 비도통상태로 제어하고, 메모리셀 정보의 라이트후의 비트선 전위레벨의 회복(recovery)을 실행하고 있다.

또, 종래의 메모리회로장치에 있어서는 제4도에 도시한 바와 같이 신호 ψ_L에 의해 전송게이트 MOS트랜지스터 Q₅₀∼Q₅₂가 도통상태로 되는 것에 의해서, 센스앰프 출력데이타D,

를 래치회로(10)과 출력버퍼(20)으로 전달한다.

제4도의 종래의 래치방식에서는 데이타버스신호D,

에 의해서 래치회로(10)의 래치정보를 반전시키기 위해, 데이타버스신호D,

에 충분한 전위차를 발생시킨 후 패스게이트 Q₅₀∼Q₅₂를 도통시킬 필요가 있다. 즉, 래치회로(10)에 유지되어 있는 유지정보보다 데이타버스신호D,

의 입력정보(센스앰프 출력신호)가 우수한 시점에서 패스게이트 Q₅₀∼Q₅₂를 도통시킬 필요가 있다. 그렇지 않으면, 유지정보에 의해서 데이타버스의 입력정보가 파괴될 위험성이 있는 것이 본 발명자들의 검토에 의해서 명확하게 되었다.

또, 제4도의 종래의 래치방식에서는 패스게이트 Q₅₀∼Q₅₂를 도통시킨 후 래치정보를 반전시킬 때, 오래된 유지정보에 의한 새로운 반전입력정보로의 영향으로 인해 데이타버스신호D,

의 전위차가 일시적으로 감소하게 된다. 이 때문에, 출력버퍼(20)에 데이타버스신호가 도달하는 것이 지연되어 액세스시간에 지연을 일으킨다는 문제가 있는 것도 본 발명자들의 검토에 의해 명확하게 되었다.

상기 양 기술문헌에 기재된 종래 기술에서는 메모리의 고집적화에 따라서 비트선용량이 증가하면, 메모리셀 정보의 라이트후의 비트선 전위레벨의 회복에 시간이 걸리게 되어 액세스시간의 지연 또는 메모리셀 정보의 파괴를 일으킨다는 문제가 있는 것도 본 발명자들의 검토에 의해 명확하게 되었다.

본 발명의 목적은 센스증폭기 출력신호를 출력버퍼로 전달하기 위한 데이타버스상에 래치회로를 설치한 것에 기인하는 액세스시간의 지연을 저감하는 것이다.

본 발명의 다른 목적은 메모리셀 정보의 라이트후의 비트선 전위레벨의 회복을 급속히 실행하여 액세스시간의 지연을 저감하는 것이다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 명확하게 될 것이다.

본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 본 발명의 대표적인 실시예에 의하면, 센스앰프출력이 전달되는 데이타버스의 신호를 래치회로를 우회해서 후단회로(출력버퍼 또는 3단째 센스앰프)의 입력으로 전달하기 위한 경로가 배치된다. 또, 센스앰프출력이 전달되는 데이타버스와 래치회로의 입력 사이에 패스게이트(pass-gate)를 배치하고, 래치회로의 출력과 후단회로의 입력 사이에 패스게이트를 배치한다. 따라서, 입력측 패스게이트와 출력측 패스게이트를 거쳐 래치회로가 데이타버스, 우회경로 또는 후단회로의 입력과 접속된다. 또, 래치회로와 출력측 패스게이트 사이에 입력에서 출력으로의 1방향성 신호전달회로로서의 CMOS인버터를 마련하고, 래치회로의 출력을 증폭함과 동시에 출력측 패스게이트에서 래치회로로의 잡음 등의 오(誤)라이트를 방지하는 것이다.

본 발명의 바람직한 실시예에 의하면, 비트선b,

사이에 MOS트랜지스터를 접속하는 것에 의해서, 라이트신호

의 상승에지에서 발생한 펄스신호에 의해 상기 MOS트랜지스터를 도통시키는 것이다. 따라서, 고전위 비트선에서 저전위 비트선으로 전류가 흐르므로, 저전위 비트선의 전위가 급속하게 상승하기 때문에 라이트사이클에서 리드사이클로 변화했을 때 액세스시간의 지연이 저감된다.

따라서, 데이타버스에 전달된 센스증폭기의 출력신호는 래치회로를 우회해서 출력버퍼 또는 3단째 센스앰프로 전달된다. 또, 센스앰프로부터의 메모리셀 리드정보가 데이타버스를 통해 출력버퍼 또는 3단째 센스앰프로 전달된 후, 신호통과(signal through)상태로 된 입력측 패스게이트를 거쳐 메모리셀 리드정보가 래치회로에 라이트된다. 그 후, 신호통과상태로 된 출력측 패스게이트를 거쳐 래치회로의 저장정보가 출력버퍼 또는 3단째 센스앰프로 전달된다.

이 시점이후에 래치회로의 저장정보에 의해서 출력버퍼 또는 3단째 센스앰프의 전위가 확정되므로, 메모리셀로부터의 리드정보를 증폭하여 데이타버스로 전달하기 위한 초단 센스앰프 및 2단째 센스앰프를 비활성상태 또는 저이득, 저소비전력 동작상태로 제어할 수 있어 반도체 집적회로의 소비전력을 대폭으로 삭감할 수가 있다.

또, 래치회로를 우회한 경로를 거쳐서 메모리셀 리드정보가 출력버퍼 또는 3단째 센스앰프로 조기에 전달되므로, 래치회로를 설치한 것에 기인하는 액세스시간의 지연을 저감할 수가 있다.

또, 비트선b,

사이에 접속된 MOS트랜지스터는 라이트신호

의 상승에지에서 발생된 펄스신호

에 의해 도통하고, 고전위 비트선에서 저전위 비트선으로 전류를 흐르게 한다. 따라서, 저전위 비트선의 전위가 급속하게 상승하므로, 라이트사이클에서 리드사이클로 변화했을 때 액세스시간의 지연이 저감된다.

이하, 본 발명의 구성에 대해서 실시예와 함께 설명한다.

제1a도 및 제1b도는 본 발명의 1실시예를 도시한 회로도이다.

제1a도에 있어서 여러개의 메모리셀은 SRAM(스테이틱형 랜덤 액세스 메모리)의 메모리셀이며, 워드선택선WORD-1, WORD-2중 어느 1개를 "1"레벨(선택레벨)로 하면, 선택된 메모리셀에서 상보리드신호가 1쌍의 비트선b,

에 리드 된다.

n채널 MOS트랜지스터 Q₁, Q₂, Q₃, Q₄, Q₅와 p채널 MOS트랜지스터 Q₆, Q₇, Q₈의 1쌍의 비트선b,

의 부하이다. 라이트사이클에서는 신호LC가 "0" 레벨로 되고 신호

는 "1"레벨로 되므로, n채널 MOS트랜지스터 Q₃, Q₄는 비도통으로 되고 p채널 MOS트랜지스터 Q₆, Q₇, Q₈도 비도통으로 된다. 따라서, 도통으로 되는 비트선 부하MOS트랜지스터는 Q₁, Q₂만으로 되고, "0"레벨로 라이트되는 비트선에 흐르는 전류를 감소시킬 수가 있다.

다음에, 리드사이클에서는 제2도의 타이밍도에 도시한 바와 같이

신호가 "0"레벨에서 "1"레벨로 변화한 후 LC신호가 "1"레벨로 되므로, n채널 MOS트랜지스터 Q₃, Q₄가 도통한다. 또,

신호의 상승을 검출해서 소정기간에 "0"레벨을 유지하는 펄스신호를

로 발생해서 p채널 MOS트랜지스터 Q₆, Q₇, Q₈이 이 소정기간에 도통한다.

여기서, 1예로서 제3도에 도시한 바와 같이 1개의 메모리셀에 정보를 라이트한 후 비트선b가 "1"레벨로 되어 있고, 비트선

가 "0"레벨로 되어 있는 경우를 상정한다. 이와 같이, 라이트직후에는 비트선b,

의 전위차가 크게 벌어져 있지만, 라이트후의 리드사이클의 초기기간에는 Q₄, Q₇이 도통한다. 따라서, Q₄및 Q₅, Q₇을 통해서 비트선

가 급속하게 충전되므로, 비트선

의 전위가 급속하게 상승한다. 동시에 Q₈이 도통하는 것에 의해 비트선b,

가 단락되고, 또 급속히 비트선b,

의 전위가 동일하게 된다. 이와 같이 해서, 라이트후의 비트선b,

의 전위레벨의 회복이 신속하게 달성된다.

n채널 MOS트랜지스터 Q₉, Q₉₂는 Y어드레스 선택신호Y-SW에 의해 도통하고, 전원전압이 고전압에서 저전압으로 변동했을 때 비트선의 전하를 추출하여 메모리셀 정보의 리드에 지연이 발생하지 않도록 한다.

n채널 MOS트랜지스터 Q₁₀, Q₁₃과 p채널 MOS트랜지스터 Q₁₁, Q₁₂는 비트선b

와 공통데이타선CD,

를 접속하는 패스게이트를 구성한다.

Q₁₄는 p채널 MOS트랜지스터이고, Q₁₅, Q₁₆, Q₁₇, Q₁₈, Q₁₉, Q₂₀, Q₂₁, Q₂₂, Q₂₃, Q₂₄는 n채널 MOS트랜지스터이다. 특히, Q₁₄, Q₁₅는 공통데이타선CD,

의 등화용 MOS트랜지스터, Q₁₆, Q₁₇은 공통데이타선레벨을 정하는 MOS트랜지스터 Q₁₈, Q₁₉, Q₂₀, Q₂₁, Q₂₂는 등화펄스신호 ψ_CDQM에 의해 도통하고 라이트후의 공통데이타선 전위레벨의 회복을 실행한다.

또, n채널 MOS트랜지스터 Q₂₃, Q₂₄는 상보입력신호Di,

를 메모리셀에 라이트하기 위한 패스트랜지스터이다.

Q₂₅, Q₂₆, Q₂₇, Q₂₈은 p채널 부하용 MOS트랜지스터이고 Q₂₉, Q₃₀, Q₃₁, Q₃₂, Q₃₃은 n채널 차동MOS트랜지스터이며, 이들 트랜지스터에 의해 초단의 센스앰프(병렬 전류미러형 앰프)를 구성한다.

제2도에 도시한 바와 같이 제어신호 ψ_SAM1이 고레벨인 기간에 있어서 이 초단 센스앰프는 활성상태로 제어되고 고이득으로 신호증폭을 실행한다. 다른 기간에 있어서 이 초단센스앰프는 비활성상태 또는 저이득, 저소비전력상태로 제어된다.

p채널 MOS트랜지스터 Q₅₁, Q₅₂는 이 초단 센스앰프가 비활성상태로 되었을 때, 초단센스앰프의 출력레벨Sl,

를 Vcc레벨로 고정시키는 역할을 한다. 또, p채널 MOS트랜지스터 Q₃₄와 n채널 MOS트랜지스터 Q₃₅는 초단 센스앰프출력 S1,

의 등화트랜지스터 역할을 한다.

Q₃₆, Q₃₇은 교차결합(cross-couple) 접속된 p채널 부하용 MOS트랜지스터이고, Q₃₈, Q₃₉, Q₄₀은 n채널 차동MOS트랜지스터이며, 이들은 2단째 센스앰프(p채널 MOS정귀환형 앰프)를 구성한다.

또, 제2도에 도시한 바와 같이 제어신호 ψ_SAM2가 고레벨인 기간에 있어서 이 2단째 센스앰프는 활성상태로 제어되고 고이득으로 신호증폭을 실행한다. 다른 기간에 있어서 이 2단째 센스앰프는 비활성상태 또는 저이득, 저소비전력 동작상태로 제어된다.

한편, p채널 MOS트랜지스터 Q₄₁과 n채널 MOS트랜지스터 Q₄₂는 2단째 센스앰프출력S2,

의 등화트랜지스터이다.

또, p채널 MOS트랜지스터 Q₄₃, Q₄₄와 n채널 MOS트랜지스터 Q₄₅, Q₄₆은 2단째 센스앰프출력S2,

를 데이타버스D,

에 접속하는 패스게이트를 구성한다. 한편, p채널 MOS트랜지스터 Q₄₇과 n채널 MOS트랜지스터 Q₄₈은 패스게이트 Q₄₃∼Q₄₆근방에 배치되는 데이타버스D,

의 등화용 MOS트랜지스터이다.

또, 제1도 (B)중에서 p채널 MOS트랜지스터 Q₄₉와 n채널 MOS트랜지스터 Q₅₀은 데이타버스D,

의 등화트랜지스터이다. 또, p채널 MOS트랜지스터 Q₅₃, Q₅₄와 n채널 MOS트랜지스터 Q₅₅, Q₅₆은 데이타버스D,

에서 래치회로의 입력으로 신호를 전달하기 위한 입력패스게이트를 구성한다.

p채널 MOS트랜지스터 Q₅₇, Q₅₈과 n채널 MOS트랜지스터 Q₅₉, Q₆₀은 제1a도에 도시한 센스앰프가 비활성상태 또는 저이득, 저소비전력 동작상태로 된 후에 데이타버스D,

의 출력데이타를 유지하기 위한 래치회로를 구성한다.

p채널 MOS트랜지스터 Q₆₁, Q₆₂와 n채널 MOS트랜지스터 Q₆₃, Q₆₄는 상술한 래치회로에 의해 래치된 데이타를 후술하는 후단 출력버퍼의 입력에 전달하기 위한 패스게이트를 구성한다. 한편, INV5, INV6은 패스게이트 Q₆₁∼Q₆₄의 출력측에서 래치회로로의 잡음 등의 오(誤)라이트방지용 CMOS인버터이다. 즉,CMOS인버터INV5, INV6은 그의 입력에서 그의 출력으로의 신호전달은 가능하지만, 역방향의 신호전달은 당연히 불가능하다. 따라서, 패스게이트 Q₆₁∼Q₆₄의 출력측의 잡음 등이 래치회로 Q₅₇, Q₅₈, Q₅₉, Q₆₀의 입력에 전달되는 일이 없다. 한편, p채널 MOS트랜지스터 Q₆₅, Q₆₆, Q₆₇은 라이트사이클시에 데이타버스D,

의 전위레벨을 동일하게 Vcc전위로 하는 역할을 한다.

교차결합 접속된 p채널 부하용 MOS트랜지스터 Q_68,Q₆₉와 n채널 차동MOS트랜지스터 Q₇₀Q₇₁과 n채널 정전류원 MOS트랜지스터 Q₇₂는 3단째의 센스앰프(메인앰프)를 구성한다.

제2도에 도시한 바와 같이 제어신호 ψ_MA가 고레벨인 기간에 있어서 이 3단째의 센스앰프는 활성상태로 제어되고 고이득으로 신호증폭을 실행한다. 다른 기간에 있어서 이 3단째의 센스앰프는 비활성상태 또는 저이득, 저소비전력 동작상태로 제어된다.

한편, 이 3단째 센스앰프가 비활성으로 되었을 때 p채널 MOS트랜지스터 Q₇₃, Q₇₄는 센스앰프출력 D_M,

_M의 전위레벨을 Vcc로 고정시키는 역할을 한다. 또, p채널 MOS트랜지스터 Q₇₅와 n채널 MOS트랜지스터 Q₇₆은 3단째 센스앰프출력 D_M,

_M의 등화트랜지스터이다. 또, p채널 MOS트랜지스터 Q₇₇, Q₇₈과 n채널 MOS트랜지스터 Q₇₉Q₈₀은 NOR게이트를 구성함과 동시에, 이들은 "1"레벨을 출력하기 위한 출력트랜지스터(n채널 MOS트랜지스터)Q₈₉의 게이트를 구동한다. p채널 MOS트랜지스터 Q₈₁, Q₈₂와 n채널 MOS트랜지스터 Q₈₃, Q₈₄는NOR게이트를 구성함과 동시에, 이들은 "0"레벨을 출력하기 위한 출력트랜지스터(n채널 MOS트랜지스터)Q₉₀의 게이트를 구동한다. p채널 MOS트랜지스터 Q₈₅, Q₈₆과 n채널 MOS트랜지스터 Q₈₇, Q₈₈은 NOR게이트를 구성함과 동시에, 이들은 "1"레벨 출력시에 비교적 큰 출력전류를 공급하기 위한 NPN바이폴라 트랜지스터 Q₉₁의 베이스를 구동한다.

제2도와 같이 제어신호DOC가 고레벨로 되면, CMOS인버터INV9의 출력은 저레벨로 된다. 따라서, 3개의 NOR회로의 p채널 MOS트랜지스터 Q₇₇, Q₈₁, Q₈₅는 도통상태로 되고 n채널 MOS트랜지스터 Q₈₀, Q₈₄, Q₈₈은 비도통상태로 되므로, 3개의 출력트랜지스터 Q₈₉, Q₉₀, Q₉₁은 메모리셀로부터의 리드정보에 응답한 데이타출력Dout를 단자I/O에 발생한다. 제어신호DOC가 저레벨인 기간은 3개의 NOR회로의 p채널 MOS트랜지스터 Q₇₇Q₈₁, Q₈₅는 비도통상태로 되고 n채널 MOS트랜지스터 Q₈₀, Q₈₄Q₈₈은 도통상태로 되므로, 3개의 출력트랜지스터 Q₈₉Q₉₀, Q₉₁은 비도통상태로 된다. 따라서, 단자I/O는 고임피던스상태(플로팅상태)로 된다.

한편, 데이타의 라이트모드에 있어서 단자I/O는 데이타입력단자로서 기능하고, 단자I/O의 데이타입력신호에 응답한 상보데이타신호Di,

를 데이타입력버퍼(Din버퍼)가 발생하고, 이 상보데이타신호Di,

는 래치회로와 공통데이타선CD,

로 공급된다.

[실시예의 회로동작]

다음에, 제2도 및 제3도를 참조하면서 제1a도 및 제1b도의 센스앰프 회로 및 래치회로의 메모리셀 정보의 리드동작에 대해서 설명한다.

제1a도의 2개의 워드선 WORD-1, WORD-2의 전위레벨이 제2도와 같이 전환되기 전에 제어신호 ψ_SAM1이 전원전압Vcc레벨로 되므로, 초단 센스앰프의 출력선S1,

에 접속된 p채널 MOS트랜지스터 Q₅₁, Q₅₂가 비도통상태로 되고, 또 초단 센스앰프 Q₂₅∼Q₂₈, Q₂₉∼Q₃₂, Q₃₃이 활성상태로 된다. 따라서, Vcc전위로 고정되어 있던 초단 센스앰프출력S1,

의 전위레벨이 제3도와 같이 점차 저하한다. 이 때, 여전히 제어신호ψ_SAM2가 GND레벨, 제어신호

가 Vcc레벨에 있으므로, Q₃₄, Q₃₅가 도통하고 있어 S1,

는 동일전위레벨에 있다.

다음에, 다른 메모리셀로부터의 비트선b,

로의 반전정보의 리드동작에 응답해서 제3도와 같이 공통데이타선CD, CD의 전위레벨이 전환된 후, 제2도와 같이 제어신호 ψ_SAM2가 Vcc전위로 되고 제어신호

가 GND전위로 되고, 공통데이타CD, CD의 전위차를 증폭한 출력이 제3도와 같이 초단 센스앰프S1,

에 나타난다.

제2도와 같이 제어신호 ψ_SAM2가 Vcc전위로 되면, 2단째의 센스앰프 Q₃₆∼Q₃₉, Q₄₀이 활성화되고 계속해서 ψ_SAM3이 GND전위로 되고

이 Vcc전위로 되는 것에 의해 Q₄₁, Q₄₂에 의한 등화가 단절되어 S1,

신호를 증폭한 출력S2,

가 제3도와 같이 얻어진다.

제1b도에 있어서는 이전의 라이트 사이클의

1신호에 의해 Q₆₅, Q₆₆, Q₆₇이 도통상태로 되어 있었으므로, 데이타버스D,

는 Vcc전위로 된 후 이 전위의 레벨을 유지하고 있다. 제2도와 같이 제어신호 ψ_MPX가 Vcc전위레벨로 되면, 제1a도의 패스게이트 Q₄₃, Q₄₄, Q₄₅, Q₄₆이 도통한다. 따라서, 2단째 센스앰프출력S2,

가 데이타버스D,

에 나타난다. 제1a도의 Q₄₇, Q₄₈은 제3도에 도시한 펄스신호 ψ_DBEQ1에 의해 도통상태로 되고, 제1b도의 Q₄₉, Q₅₀은 제3도에 도시한 펄스신호 ψ_DBEQ2에 의해 도통상태로 되며, 데이타버스D,

가 단락된다. 따라서, 데이타버스D,

는 동일전위로 유지된다. 제1a도의 패스게이트 Q₄₃∼Q₄₆이 도통한 직후에 제어신호 ψ_DBEQ1, ψ_DBEQ2가 저레벨로 되는 것에 의해서 이들 단락용 MOS트랜지스터 Q₄₇∼Q₅₀은 비도통상태로 된다. 이와 같이 해서, 레벨차가 증대되어 있는 2단째 센스앰프출력S2,

신호는 데이타버스D,

로 전달될 수가 있다.

제1b도에 도시한 바와 같이 데이타버스D,

로 전달된 신호는 래치회로 Q₅₇∼Q₆₀을 거치지 않고 이 래치회로를 우회하도록 배치된 경로를 거쳐서 3단째 센스앰프 Q₆₈∼Q₇₀, Q₇₁의 입력에 전달된다.

이 3단째 센스앰프의 입력으로의 신호전달 이전에는 제2도와 같이 제어신호 ψ_MA신호가 GND전우로 되어 있는 것에 의해서, 3단째 센스앰프 Q₆₈∼Q₇₀, Q₇₁은 비활성상태에 있다. 또, Q₇₃, Q₇₄가 도통상태에 있으므로, 3단째 센스앰프의 출력 은 Vcc전위로 고정된다. 이 때, 제2도와 같이 제어신호 ψ_MAEQ가 Vcc전위로 되어 있으므로, Q₇₅, Q₇₆이 도통하여 D_M,

_M이 동일전위로 된다. 데이타버스신호가 3단째 센스앰프에 도달하기 직전에, 제2도와 같이 제어신호 ψ_MA가 Vcc전위로 되어 3단째 센스앰프가 활성화된다. 또, 제어신호 ψ_MA에 의해서 Q₇₃, Q₇₄가 비도통으로 되고 출력레벨D_M,

_M의 전위가 저하하게 된다. 다음에, 데이타버스신호가 3단째 센스앰프에 도달한 직후, 제2도와 같이 제어신호 ψ_MAEQ가 GND전위로 된다. 따라서, Q₇₅Q₇₆이 비도통으로 되므로, 3단째 센스앰프에 의해서 증폭된 신호가 출력D_M,

_M에 나타난다. 이 때, 제어신호 DOC는 제2도와 같이 Vcc전위로 되어 있으므로, 출력버퍼는 출력D_M,

_M에 응답한 데이타출력Dout를 제3도와 같이 발생한다.

그 후, 제1b도의 회로에 있어서 제어신호 ψ_LIN이 제2도와 같이 Vcc전위로 되고 패스게이트 Q₅₃∼Q₅₆이 도통하므로, Q₅₇∼Q₆₀으로 구성되는 래치회로에 데이타버스D,

의 신호가 저장된다. 이 때, 데이타버스D,

의 전위차가 일순간 작아지지만, 3단째 센스앰프출력 D_M,

_M및 출력버퍼의 데이타출력Dout 가 확정된 후이므로, 이 전위차 축소는 액세스시간의 지연에 거의 영향을 미치지 않는다. 다음에, 제어신호 ψ_LOUT가 제2도와 같이 Vcc전위로 되므로, CMOS인버터INV5, INV6을 거치는 래치회로의 저장데이타에 의해서 3단째 센스앰프출력D_M,

_M및 출력버퍼의 데이타출력Dout의 각 전위레벨을 유지한다. 래치회로로의 데이타저장후에 제어신호 ψ_LIN은 제2도와 같이 즉시 GND전위로 되고 입력측 패스게이트 Q₅₃∼Q₅₆이 비도통으로 되므로, 래치회로로의 잡음 등의 오라이트가 방지된다. CMOS인버터 INV5, INV6은 출력측 패스게이트 Q₆₁∼Q₆₄가 도통하고 있는 동안에 출력측 패스게이트에 의한 데이타버스D,

의 잡음이 래치회로에 오라이트되는 것을 방지하는 기능을 한다.

본 발명에 의하면, 데이타버스신호를 래치회로에 저장하는 것이 액세스시간의 지연에 거의 영향을 미치지 않으므로, 고속의 액세스시간을 실현할 수 있다.

본 발명의 바람직한 실시예에 의하면, 대용량이고 고집적인 SRAM에 있어서 한층더 곤란하게 되고 있던 라이트사이클 직후의 저전위 비트선 전위의 회복이 급속하게 실행되어 고속의 액세스시간을 실현할 수가 있다.

Claims (29)

1. 여러개의 메모리셀, 상기 여러개의 메모리셀중 선택된 메모리셀에서 리드된 신호를 증폭하여 상보출력신호로써 출력하는 제1의 센스증폭기, 상기 제1의 센스증폭기로부터의 상보출력신호를 유지하는 래치회로, 상기 래치회로의 상보출력신호를 받는 제2의 센스증폭기, 상기 제2의 센스증폭기의 상보출력신호를 받는 출력버퍼,상기 제1의 센스증폭기와 상기 래치회로 사이에 접속된 제1의 패스게이트,상기 래치회로와 상기 제2의 센스증폭기 사이에 접속된 제2의 패스게이트 및 상기 제1의 센스증폭기의 출력신호를 상기 제2의 센스증폭기로 상기 제1의 패스게이트와 상기 래치회로 및 상기 제2의 패스게이트를 우회해서 직접 전송하는 신호경로를 포함하고, 상기 신호경로는 상기 제1의 센스증폭기와 상기 제2의 센스증폭기를 사이에 다른 요소가 들어가는 일없이 직접 접속해서 이루어지고, 상기 제1의 센스증폭기의 상보출력신호는 상기 신호경로를 통해서 상기 제2의 센스증폭기의 상보입력으로 직접 전송되고, 상기 출력버퍼는 상기 제1의 센스증폭기의 상보출력에 따라서 출력신호를 발생하고, 그 후 상기 제1의 패스게이트 및 상기 제2의 패스게이트는 각각 도통상태로 되며, 상기 제1의 센스증폭기는 비활성상태로 되도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
2. 제1항에 있어서, 상기 제1의 패스게이트는 상기 제1의 패스게이트 및 상기 제2의 패스게이트가 도통상태로 된 후에 비도통상태로 제어되도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
3. 제2항에 있어서, 상기 래치회로는 1쌍의 인버터회로를 갖는 정귀환회로에 의해 구성되고, 상기 래치회로와 상기 제2의 패스게이트 사이에는 신호를 한방향으로만 전달하는 회로가 접속되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
4. 제3항에 있어서, 상기 1쌍의 인버터회로와 상기 신호를 한방향으로만 전달하는 회로는 CMOS인버터에 의해 구성되는 것을 특징으로 하는 반도체 집적회로장치.
5. 제4항에 있어서, 상기 제1의 센스증폭기는 상기 제1의 센스증폭기가 받는 상보신호에 응답하는 1쌍의 차동트랜지스터, 상기 1쌍의 차동트랜지스터의 출력에 접속되고 그 게이트전극과 드레인전극이 교차접속된 제1 및 제2의 부하용 MOS트랜지스터, 상기 1쌍의 차동트랜지스터의 출력 사이에 접속되고 제1의 제어신호에 의해 제어되는 제1의 스위칭수단을 갖는 것을 특징으로 하는 반도체 집적회로장치.
6. 제1항에 있어서, 상기 여러개의 메모리셀은 1쌍의 비트선에 접속됨과 동시에 그 소스드레인경로가 상기 1쌍의 비트선에 접속된 등화용 MOS트랜지스터를 갖고, 상기 등화용 MOS트랜지스터의 게이트전극에는 라이트신호의 종료에 응답해서 소정기간 발생되는 펄스신호가 공급되고 상기 소정기간 상기 등화용 MOS트랜지스터가 도통상태로 되도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
7. 제6항에 있어서, 상기 제1의 패스게이트는 상기 제1의 패스게이트 및 상기 제2의 패스게이트가 도통상태로 된 후에 비도통상태로 제어되도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
8. 제7항에 있어서, 상기 래치회로는 1쌍의 인버터회로를 갖는 정귀환회로에 의해 구성되고, 상기 래치회로와 상기 제2의 패스게이트 사이에는 신호를 한방향으로만 전달하는 회로가 접속되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
9. 제8항에 있어서, 상기 1쌍의 인버터회로와 상기 신호를 한방향으로만 전달하는 회로는 CMOS인버터에 의해 구성되는 것을 특징으로 하는 반도체 집적회로장치.
10. 제9항에 있어서, 상기 제1의 센스증폭기는 상기 제1의 센스증폭기가 받는 상보신호에 응답하는 1쌍의 차동트랜지스터,상기 1쌍의 차동트랜지스터의 출력에 접속되고 그 게이트전극과 드레인전극이 교차접속된 제1 및 제2의 부하용 MOS트랜지스터 및 상기 1쌍의 차동트랜지스터의 출력 사이에 접속되고 제1의 제어신호에 의해 제어되는 제1의 스위칭수단을 갖는 것을 특징으로 하는 반도체 집적회로장치.
11. 여러개의 메모리셀, 상기 여러개의 메모리셀중 선택된 메모리셀에서 리드된 신호를 증폭하고 상보출력신호로서 출력하는 1쌍의 출력단자를 갖는 제1의 증폭회로, 상기 제1의 증폭회로로부터의 1쌍의 출력신호를 유지하고 1쌍의 입력단자 및 출력단자를 갖는 래치회로, 상기 래치회로의 상보출력신호를 받고 1쌍의 입력단자 및 1쌍의 출력단자를 갖는 제2의 증폭회로, 출력버퍼회로 및 신호경로를 포함하고, 상기 제1의 증폭회로의 1쌍의 출력단자와 상기 래치회로의 1쌍의 입력단자는 제1의 스위칭수단을 거쳐서 각각 전기적으로 접속되고, 상기 래치회로의 1쌍의 출력단자와 상기 제2의 증폭회로의 1쌍의 입력단자는 제2의 스위칭수단을 거쳐서 각각 전기적으로 접속되고, 상기 출력버퍼회로는 상기 제2의 증폭회로의 1쌍의 출력단자에서 출력되는 신호에 대응한 신호를 출력하도록 구성되고, 상기 신호경로는 상기 제1의 증폭회로의 1쌍의 출력단자와 상기 제2의 증폭회로의 1쌍의 입력단자를 각각 전기적으로 접속하도록 배치된 것을 특징으로 하는 반도체 집적회로장치.
12. 제11항에 있어서, 상기 래치회로의 1쌍의 입력단자와 1쌍의 출력단자는 공통의 단자인 것을 특징으로 하는 반도체 집적회로장치.
13. 제11항에 있어서, 상기 신호경로는 상기 제1의 증폭회로의 1쌍의 출력단자의 신호를 상기 래치신호를 우회해서 상기 제2의 증폭회로의 1쌍의 입력단자에 공급하도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
14. 제13항에 있어서, 상기 제2의 증폭회로는 상기 신호경로를 거쳐서 신호를 받은 후 상기 제2의 스위칭수단이 도통상태로 되는 것에 의해 상기 래치회로로부터의 신호도 받도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
15. 제11항 또는 제14항에 있어서,상기 신호경로는 상기 메모리셀의 정보를 리드하는 기간에 있어서 상기 제2의 스위칭수단의 도통/비도통에 관계없이 상기 제1의 증폭회로의 1쌍의 출력단자로부터의 신호를 상기 제2의 증폭회로의 1쌍의 입력단자로 전송하도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
16. 여러개의 메모리셀, 상기 여러개의 메모리셀중 선택된 메모리셀에 축적된 정보에 대응한 신호가 입력되는 제1의 증폭회로, 상기 제1의 증폭회로의 상보출력신호를 받아 유지하는 래치회로, 상기 래치회로의 상보출력신호를 받아 증폭하는 제2의 증폭회로, 상기 제1의 증폭회로의 상보출력신호의 상기 래치회로로의 전달을 제어하는 제1의 스위칭수단, 상기 래치회로의 상보출력신호의 상기 제2의 증폭회로로의 전달을 제어하는 제2의 스위칭수단, 상기 제1 및 제2의 스위칭수단을 우회하여 상기 제1의 증폭회로의 상보출력신호를 상기 제2의 증폭회로로 전달하는 신호경로 및 상기 래치회로의 상보출력단자와 상기 제2의 증폭회로 사이에 전기적으로 접속되고 상기 래치회로에서 상기 제2의 증폭회로의 한방향으로만 신호를 전달하는 회로수단을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
17. 제16항에 있어서, 상기 회로수단은 CMOS인버터에 의해 구성된 것을 특징으로 하는 반도체 집적회로장치.
18. 제16항에 있어서, 상기 회로수단은 상기 래치회로의 출력단자와 상기 제2의 스위칭수단 사이에 그 입력단자와 출력단자가 접속된 1쌍의 CMOS인버터회로에 의해 구성된 것을 특징으로 하는 반도체 집적회로장치.
19. 여러개의 메모리셀, 상기 여러개의 메모리셀중 선택된 메모리셀에서 리드된 신호를 증폭하고제1 및 제2의 입력단자와 제1 및 제2의 출력단자를 갖는 제1의 증폭회로, 상기 제1의 증폭회로로부터의 1쌍의 출력신호를 유지하고 제3 및 제4의 입력단자와 제3 및 제4의 출력단자를 갖는 래치회로, 상기 래치회로의 상보출력신호를 받고 제5 및 제6의 입력단자와 제5 및 제6의 출력단자를 갖는 제2의 증폭회로 및 제1의 및 제2의 신호경로를 포함하고, 상기 제1의 출력단자와 상기 제3의 입력단자는 제1의 스위칭수단을 거쳐서 전기적으로 접속되고, 상기 제2의 출력단자와 상기 제4의 입력단자는 제2의 스위칭수단을 거쳐서 전기적으로 접속되고, 상기 제3의 출력단자와 상기 제5의 입력단자는 제3의 스위칭수단을 거쳐서 전기적으로 접속되고, 상기 제4의 출력단자와 상기 제6의 입력단자는 제4의 스위칭수단을 거쳐서 전기적으로 접속되고, 상기 제1의 출력단자와 상기 제6의 입력단자는 상기 제1의 신호경로에 의해 전기적으로 접속되고, 상기 제2의 출력단자와 상기 제5의 입력단자는 상기 제2의 신호경로에 의해 전기적으로 접속되고, 또 상기 제3의 출력단자와 상기 제3의 스위칭수단 사이에는 제1의 인버터 회로가 접속되고, 상기 제4의 출력단자와 상기 제4의 스위칭수단 사이에는 제2의 인버터회로가 접속되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
20. 제19항에 있어서, 상기 제3의 입력단자 및 상기 제3의 출력단자는 공통의 단자로 구성되고, 상기 제4의 입력단자 및 상기 제4의 출력단자는 공통의 단자로 구성되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
21. 제19항에 있어서, 상기 제1 및 제2의 인버터회로는 PMOSFET 및 NMOSFET로 구성되는 CMOS인버터인 것을 특징으로 하는 반도체 집적회로장치.
22. 제19항에 있어서, 상기 제5 및 제6의 출력단자에 접속되고 상기 메모리셀의 정보에 대응한 신호를 출력하도록 구성된 출력버퍼회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
23. 여러개의 메모리셀, 상기 메모리셀에 기억된 정보에 대응한 상보출력신호를 출력하는 제1의 증폭회로, 상기 제1의 증폭회로의 상보출력신호를 래치하는 래치회로, 상기 래치회로의 상보출력신호를 받고 상보출력신호를 출력하는 제2의 증폭회로 및 1쌍의 우회신호경로를 포함하고, 상기 제1의 증폭회로의 상보출력신호는 제1의 1쌍의 신호경로 및 제1의 스위칭수단 및 제2의 1쌍의 신호경로를 거쳐서 상기 래치회로에 입력되도록 구성되고, 상기 래치회로의 상보출력신호는 제3의 1쌍의 신호경로 및 제2의 스위칭회로 및 제4의 1쌍의 신호경로를 거쳐서 상기 제2의 증폭회로에 입력되도록 구성되고, 상기 1쌍의 우회신호경로는 상기 제1의 증폭회로의 상보출력신호를 상기 제2의 증폭회로에 제1 및 제2의 스위칭수단 및 상기 래치회로를 우회해서 공급하도록 구성되고, 또한 상기 1쌍의 우회신호경로에는 상기 1쌍의 우회신호경로의 전위변동을 선택적으로 억제하는 회로수단이 접속되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
24. 제23항에 있어서, 상기 제2의 1쌍의 신호경로와 상기 제3의 1쌍의 신호경로는 공통의 신호 경로인 것을 특징으로 하는 반도체 집적회로장치.
25. 제23항에 있어서, 상기 회로수단은 상기 1쌍의 우회신호경로를 전원전압에 접속하는 스위칭 수단을 갖는 것을 특징으로 하는 반도체 집적회로장치.
26. 제23항 또는 제25항에 있어서, 상기 회로수단은 상기 1쌍의 우회신호경로를 단락하는 스위칭수단을 갖는 것을 특징으로 하는 반도체 집적회로장치.
27. 제26항에 있어서, 상기 회로수단은 상기 메모리셀로의 정보라이트시에 상기 1쌍의 우회신호 경로의 전위변동을 억제하도록 제어되는 것을 특징으로 하는 반도체 집적회로장치.
28. 제27항에 있어서, 상기 제1의 1쌍의 신호경로에는 상기 제1의 1쌍의 신호경로를 단락하는 스위칭수단이 접속되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
29. 제28항에 있어서, 상기 제2의 증폭회로의 출력신호는 제5의 1쌍의 신호경로를 거쳐서 출력버퍼회로에 접속되고, 상기 제5의 1쌍의 신호경로에는 상기 제5의 1쌍의 신호경로를 단락하는 스위칭수단이 접속되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.

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