KR100238870B1 - 급경사 식각면이 그대로 유지되는 강유전체 캐패시터의 제조방법 - Google Patents

Abstract

급경사 식각면이 그대로 유지되는 강유전체 캐패시터의 제조방법. 메모리 셀의 고집적을 도모하고자, 캐패시터의 급경사 식각면을 셀 제조공정의 완료 후에도 그대로 유지시키기 위한 강유전체 캐패시터의 제조방법은, 절연막의 상부에 차례로 하부전극층, 강유전체층, 상부전극층, 및 마스킹 막을 이루게 될 물질을 적층한 후, 사진식각공정으로 상기 마스킹 막의 물질을 패터닝하여 상기 마스킹 막을 형성하는 단계와, 상기 마스킹 막을 마스크로 하여 상기 상부전극층 및 상기 강유전체층을 함께 패터닝하는 단계와, 상기 마스킹 막을 제거 후 상기 패터닝 구조상에 접착강화 및 확산방지용 물질을 도포하고 전면식각하여 상기 상부전극층과 강유전체층의 측벽에 밀착되는 보호막을 형성하는 단계와, 상기 하부전극층을 패터닝하는 단계를 수행함에 의해 달성된다.

Description

급경사 식각면이 그대로 유지되는 강유전체 캐패시터의 제조방법{FERRO-ELECTRIC CAPACITOR MANUFACTURING METHOD FOR KEEPING STEEP SLOPE OF ETCHING SURFACE}

본 발명은 반도체 메모리의 제조 분야에 관한 것으로, 특히 강유전체 반도체 메모리 셀용 강유전체 캐패시터를 제조하는 방법에 관한 것이다.

통상적으로, 반도체 메모리의 제조기술은 메모리 셀 소자의 집적도를 높여 칩 사이즈를 최소화하면서도 소자 성능을 보다 높이려는 방향으로 발전되어 왔다. 소자의 성능을 높이기 위한 방법중의 하나로서, 불휘발 특성을 보유하는 강유전체 캐패시터를 채용한 강유전체 반도체 메모리 장치가 본 분야에 개시되었다. 그러한 메모리 장치는, 종래의 디램(DRAM)에서의 스토리지 캐패시터 대신에 상부 전극과 하부전극간에 강유전체 물질을 가지는 강유전체 캐패시터를 채용함으로써, 디램에서 처럼 누설전류에 기인하는 정보의 소멸문제로부터 자유롭다. 따라서, 강유전체 반도체 메모리 장치는 리프레쉬 동작을 필요로 하지 않는 장점을 가진다. 또한, 상기 강유전체 반도체 메모리 장치는 잘 알려진 바와 같이 강유전체 물질의 분극 반전 및 잔류분극 특성을 이용하여 정보를 저장하므로 정보의 읽기(read) 및 쓰기(write)동작을 고속으로 수행하는 장점이 있다. 상기 분극 반전은 물질내의 쌍극자(dipole)의 스핀에 의한 것이므로 상기 강유전체 반도체 메모리 장치의 동작속도는 EEPROM 또는 Flash-EEPROM등과 같은 또 다른 불휘발성 반도체 메모리 장치의 동작속도에 비해 약 10⁴~10⁵배 정도로 빠르다. 그러한 동작 속도는 최적의 설계시 보다 빨라질 수 있으며 통상적인 디램의 동작속도와 필적가능하게 된다. 더우기, 분극반전에 필요한 전압은 약 2~5볼트정도 이므로 비교적 저전압에서의 동작이 가능하다.

도 1에는 통상적인 강유전체 반도체 메모리 장치의 단위 셀을 나타낸 등가회로도가 도시된다. 단위 셀은 통상적으로 비트라인 B에 연결된 하나의 억세스 트랜지스터 TR와, 상기 억세스 트랜지스터 TR에 일측 플레이트가 연결된 강유전체 캐패시터 C로 구성된다. 상기 비트라인 B에 연결되는 상기 억세스 트랜지스터 TR의 단자를 드레인 D이라 하면, 상기 강유전체 캐패시터 C의 일측 플레이트와 연결되는 상기 트랜지스터 TR의 단자는 소오스 S가 된다. 상기 트랜지스터 TR의 게이트 G는 워드라인 W에 연결되고, 상기 강유전체 캐패시터 C의 타측 플레이트는 플레이트 라인 P와 접속된다.

상기 도 1의 단위 셀은 통상적으로 도 2와 같이 반도체 기판(1)상에 제조된다. 도 2는 종래기술에 따라 제조된 단위 셀의 수직단면도로서, 필드 산화막(6)들 간에는 상기 억세스 트랜지스터 TR가 배치되고 도면상의 우측의 필드 산화막(6)의 대체로 상부에는 상기 강유전체 캐패시터 C가 배치되는 구조이다. 도 2에서, 비트라인 B과 콘택홀을 통해 접촉되는 영역(5)는 도 1의 드레인 D이 되고, 게이트 산화막(2)의 상부에 제1층간 절연막(7)로 둘러싸여진 층(3)은 도 1의 게이트 G 가 되며, 영역(4)는 소오스 S가 된다. 상기 기판(1)이 피형(P Type)의 반도체 기판인 경우에 상기 드레인(5) 및 소오스(4) 영역들에는 엔(N)형의 불순물 이온들이 주입되어 상기 트랜지스터 TR은 엔형 모오스 전계효과 트랜지스터가 된다. 상기 제1층간 절연막(7)의 상부에는 제2층간 절연막(13)이 통상적으로 적층된다. 한편, 강유전체 캐패시터 C는 상기 제1층간 절연막(7)상부에 차례로 적층된 하부전극층(8), 강유전체층(9) 및 상부전극층(10)을 포함한다. 상기 하부전극층(8), 강유전체층(9) 및 상부전극층(10)은 차례로 백금(Pt), 피지티(PZT), 및 백금 또는 알루미늄(Al) 재질로서 각기 구성될 수 있다. 도 2에서는 상부 전극층(10)이 콘택홀을 통과하는 금속라인(12)을 통해 상기 소오스 영역(4)과 연결되었으나, 하부전극층(8)을 상기 상부전극층(10)이 형성된 위치와 바꿀 수 있다. 그러한 경우에 하부에 위치하는 하부전극층(8)이 상부전극층이 된다. 상기 제1층간 절연막(7)의 상부에는 제2층간 절연막(13)이 상기 층들(8,9,10)의 경사진 측벽을 에워싸는 형태로 적층된다. 도 2에서, 상기 하부전극층(8)은 도 1의 상기 타측 플레이트에 대응되고, 상부 전극층(10)은 상기 일측 플레이트에 대응됨을 알 수 있다.

도 2에서, 상기 억세스 트랜지스터 TR의 제조는 통상의 씨모오스(CMOS) 트랜지스터 제조공정에 의해 수행된다. 상기 억세스 트랜지스터 TR가 상기 기판(1)상에 제조된 후, 상기 강유전체 캐패시터 C의 제조가 통상적으로 수행된다. 먼저, 상기 필드 산화막(6)상에 도포된 제1층간 절연막(7)이 씨엠피(CMP)공정등의 평탄화공정에 의해 평탄화된다. 그리고 나서 상기 절연막(7)의 상부에 차례로 하부전극층(8), 강유전체층(9) 및 상부전극층(10)을 이룰 물질을 도포한 후, 포토 레지스트등을 마스크로써 사용하는 사진식각공정을 통해 상기 층들(8,9,10)을 각기 차례로 패터닝한다. 여기서, 상기 패터닝을 위한 사진식각공정은 모두 3회에 걸쳐 실시됨을 알 수 있다. 상기의 포토 레지스트 마스크로써 사진식각공정을 수행시에 상기 강유전체 캐패시터의 층들의 측벽에는 완만한 식각 기울기가 나타난다. 보다 급경사의 식각 기울기가 얻어지는 것이 바람직하지만 소프트한 마스크 재질인 포토레지스트의 특성과, 상기 백금(Pt) 및 피지티(PZT)재질이 각기 고유하게 갖는 내화학성에 기인하여 포토 레지스트 마스크를 사용한 플라즈마 에칭은 급경사의 이방성 식각을 이루어내지 못한다. 여기서, 상기 백금재질로 형성된 상부 및 하부전극층(8,10)들은 피지티 재질로 형성된 강유전체층(9)보다 완만한 측벽경사를 가진다. 그러한 이유는 상기 백금의 내화학성이 피지티의 내화학성보다 크기 때문이다.

도 3에는 도 2에 따른 강유전체 캐패시터의 층들에 대한 측벽 기울기가 확대되어 도시되어 있다. 도 3에서, 백금으로 이루어진 상부전극층(10)의 하부길이 B2 및 두께를 각기 3.08μm, 2100Å으로 하고, 3200Å두께의 하부전극층(8) 상부에 있는 강유전체층(9)의 하부길이 B1 및 두께를 각기 3.48μm, 2800Å으로 설정하여, 포토레지스트 마스크를 사용하여 플라즈마 에칭을 차례로 수행한 경우라고 가정하면, 상기 상부전극층(10)의 식각 기울기 A2는 약 31°로 나타나고, 상기 강유전체층(9)의 식각 기울기 A1은 약 58°로 나타나게 된다. 따라서, 그러한 식각경사가 완만할 수록 캐패시터의 용량은 더 작아지므로, 제한된 면적에서 용량을 크게 하기 위해서는 보다 급경사의 식각면을 갖게 하는 것이 필요함을 알 수 있다. 즉, 급경사의 식각면은 메모리 셀의 고집적화를 유리하게 하는 것이다.

상기한 바와 같이, 종래기술에 의해 제조된 강유전체 캐패시터의 층들의 측벽들은 완만한 경사를 가지고 있으므로 고집화에 불리한 문제가 있다. 또한, 캐패시터의 제조공정도 비교적 복잡하여 제조비용이 상승되는 단점이 있다. 더우기, 강유전체층의 물질의 측벽을 산화막으로 이루어진 층간 절연막(13)으로 보호시 강유전체 물질의 고유한 특성이 열화될 수 있는 문제가 있다. 그러한 특성열화는 메모리 셀의 신뢰성을 저하시킬 수 있다.

따라서 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 강유전체 반도체 메모리 셀용 강유전체 캐패시터를 제조하는 방법을 제공함에 있다.

본 발명의 다른 목적은 강유전체 캐패시터의 층들의 측벽들을 급경사로 제조할 수 있는 방법을 제공함에 있다.

본 발명의 또 다른 목적은 캐패시터의 제조공정을 간단히 할 수 있는 강유전체 반도체 메모리 장치의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 강유전체 메모리 장치의 제조공정에서 발생되는 강유전체 물질의 특성열화를 개선하여 소자의 신뢰성을 증대시킬 수 있는 방법을 제공함에 있다.

도 1은 통상적인 강유전체 반도체 메모리 장치의 단위 셀을 나타낸 등가회로도.

도 2는 종래기술에 따라 제조된 단위 셀의 수직단면도.

도 3은 도 2에 따른 강유전체 캐패시터의 층들에 대한 측벽기울기를 확대하여 나타낸 도면.

도 4는 본 발명의 실시예에 따라 제조된 강유전체 메모리 셀들의 수직단면도.

도 5 내지 도 9는 도 4내의 강유전체 메모리 셀의 강유전체 캐패시터를 제조하는 공정순서를 보여주는 수직단면도들.

상기의 목적을 달성하기 위한 본 발명에 따라 강유전체 캐패시터의 제조방법은, 절연막의 상부에 차례로 하부전극층, 강유전체층, 상부전극층, 및 마스킹 막을 이루게 될 물질을 적층한 후, 사진식각공정으로 상기 마스킹 막의 물질을 패터닝하여 상기 마스킹 막을 형성하는 단계와, 상기 마스킹 막을 마스크로 하여 상기 상부전극층 및 상기 강유전체층을 함께 패터닝하는 단계와, 상기 마스킹 막을 제거 후 상기 패터닝 구조상에 접착강화 및 확산방지용 물질을 도포하고 전면식각하여 상기 상부전극층과 강유전체층의 측벽에 밀착되는 보호막을 형성하는 단계와, 상기 하부전극층을 패터닝하는 단계를 포함한다.

또한, 강유전체 반도체 메모리 장치의 메모리 셀 제조방법은, 씨모오스 공정에 의해 트랜지스터의 제조가 완료된 기판상부에 층간절연막을 도포 후, 상기 층간절연막을 통해 상기 트랜지스터의 소오스 영역과 접촉되는 콘택을 만들어 금속라인을 형성하는 단계와; 상기 금속라인 및 상기 층간절연막의 상부에 차례로 하부전극층, 강유전체층, 상부전극층, 및 마스킹 막을 이루게 될 물질을 적층한 후, 사진식각공정으로 상기 마스킹 막의 물질을 패터닝하여 상기 마스킹 막을 형성하는 단계;상기 마스킹 막을 마스크로 하여 상기 상부전극층 및 상기 강유전체층을 함께 동시 패터닝하는 단계; 상기 마스킹 막을 제거 후 상기 패터닝 구조상에 접착강화 및 확산방지용 물질을 도포하고 스페이서 에칭하여, 상기 상부전극층과 강유전체층의 측벽에 밀착되는 보호막을 형성하는 단계; 및 상기 하부전극층을 패터닝한 후, 전체적으로 산화막을 도포하고 콘택을 내어상기 상부전극층과 연결되는 플레이트 라인으로서의 금속라인을 형성하는 단계를 가짐을 특징으로 한다.

이하에서는 본 발명의 바람직한 실시예에 따른 강유전체 반도체 메모리 장치의 제조방법이 첨부된 도면과 함께 설명될 것이다. 첨부된 도면들내에서 서로 동일한 층은 이해의 편의를 위해서 동일 내지 유사한 참조부호로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 제조공정의 특성, 그리고 물성적인 동작들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명하지 않는다.

이하의 설명에서는 본 발명의 바람직한 일 실시예가 예를들어 한정되고 첨부된 도면을 위주로 예를들어 설명될 것이다.

도 4에는 본 발명의 실시예에 따라 제조된 강유전체 메모리 셀들의 수직단면도가 도시된다. 먼저, 도 4를 참조하면, 기판(1)상에 형성된 필드 산화막(6)들 간에 2개의 트랜지스터 및 2개의 캐패시터가 형성되어 있음을 알 수 있다. 따라서, 도 4는 2개의 메모리 셀 구조를 함께 보여준다. 여기서, 2개의 트랜지스터들은 비트라인(30)에 접촉된 드레인 영역(5)을 공유하며, 각각의 소오스 영역(4)는 각기 금속라인(12)을 통해 각기 대응되는 캐패시터의 하부전극(8)과 각기 연결됨에 유의하여야 한다. 도 2와 유사하게, 도 4에서도 비트라인(30)과 콘택홀(30a)를 통해 접촉되는 공통영역(5)는 도 1의 드레인 D가 되고, 게이트 산화막(2)의 상부에 제1층간 절연막(7)로 둘러싸여진 층(3)은 도 1의 게이트 G 가 되며, 영역(4)은 각 트랜지스터의 소오스 S가 된다. 상기 기판(1)이 피형(P Type)의 반도체 기판인 경우에 상기 드레인(5) 및 소오스(4) 영역들에는 엔(N)형의 불순물 이온들이 주입되어 상기 트랜지스터는 모두 엔형 모오스 전계효과 트랜지스터가 된다. 상기 제1층간 절연막(7)의 상부에는 제2층간 절연막(13)이 통상적으로 적층된다. 한편, 강유전체 캐패시터들은 모두 상기 제2층간 절연막(13) 상부에 차례로 적층된 하부전극층(8), 강유전체층(9) 및 상부전극층(10)을 포함한다. 상기 층들(8, 9, 10)은 차례로 백금(Pt), 피지티(PZT), 및 백금 또는 알루미늄(Al) 재질로서 각기 구성될 수 있다. 상기 도 2의 구조와는 달리, 도 4에서의 상부 전극층(10)은 콘택홀(16)을 통과하는 금속라인(17)과 연결되고, 하부전극층(8)은 콘택홀(20)을 통과하는 금속라인(12)와 연결된다. 여기서, 상기 금속라인(17)은 플레이트 전극이 된다. 상기 제2층간 절연막(13)의 상부에는 산화막등으로 이루어진 제3층간 절연막(40)이 상기 캐패시터들을 에워싸는 형태로 적층된다.

상기한 도 4의 구조에서, 강유전체 캐패시터들의 하부전극층(8), 강유전체층(9) 및 상부전극층(10)은 모두 급경사의 식각면을 가짐을 주목하라. 바로 이 것이 본 발명의 핵심적 사상이다. 또한, 상기 캐패시터의 상부전극층(10)과 강유전체층(9)의 급경사 측벽에 밀착되고 하부전극층(8)의 상부중 상기 강유전체층(9)의 하부와 접촉되지 않는 상부에 밀착되는 스페이서 형태의 보호막(11)들을 유의하라. 상기 상부전극층(10) 및 상기 강유전체층(9)을 산화막 마스크로써 패터닝한 후에 형성하게 되는 상기 보호막(11)은 상기 캐패시터 층들의 접착강화 및 강유전체 물질의 확산 및 열화방지용으로서 사용된다.

그러면, 이하에서는 어떠한 제조방법에 의해 도 4와 같은 일예 구조의 강유전체 캐패시터가 만들어지는가를 도 5 내지 도 9를 참조하여 상세히 설명한다. 도 5 내지 도 9는 도 4 내의 강유전체 메모리 셀의 강유전체 캐패시터를 제조하는 공정순서를 차례로 보여주는 수직단면도들이다. 도시의 편의상, 하나의 캐패시터만을 콘택 플러그(12;금속라인)가 형성된 제2층간 절연막(13)상에 제조하는 것을 나타내었다. 그렇지만, 본 발명은 이에 한정되지 않고 필드 산화막(6)의 상부나, 소자 활성영역의 상부에 선택적으로 캐패시터를 형성할 수 있으며, 제1층간 절연막(7)의 상부에 바로 형성할 수도 있음을 밝혀둔다.

도 5를 참조하면, 제2층간 절연막(13)은 리플로우 글래스로 형성된다. 상기 절연막(13)에는 콘택 플러그(12)가 형성되어 있다. 상기 플러그(12)는 도 4의 콘택(20) 내에 위치하며, 이는 도 4의 소오스영역(4)의 상부와 상기 절연막(13) 상부에 형성될 하부전극층(8)과의 전기적 연결을 위해 존재한다. 상기 제2층간 절연막(13)의 상부에는 차례로 하부전극층(8), 강유전체층(9), 상부전극층(10) 및 마스킹 막을 이루게 될 물질층(15)이 적층된다. 여기서, 상기 물질층(15)은 예컨대 산화막 물질로 이루어질 수 있으며, 이 경우에 TiO₂, PE-SiH4 Oxide, 또는 O₃-TEOS등을 저온 스퍼터링법으로써 성막하여 상기 상부전극층(10)상에 증착할 수 있다. 또한, 플라즈마법에 의해서도 산화막의 증착이 가능하다. 본 실시예에서 상기 하부전극층(8) 및 상부전극층(10)은 각기 3200 Å, 2100 Å 두께의 Pt 층이며, 상기 강유전체층(9)는 산소분위기에서 약 30분간 소성한 2800 Å 두께의 결정화된 PZT이다.

도 6을 참조하면, 상기 물질층(15)은 설정된 폭으로 패터닝된다. 상기 패터닝은 상기 물질층(15)상에 포토레지스트를 도포하고 통상의 플라즈마법에 의해 달성된다. 상기 포토레지스트를 제거하면, 도 6과 같이 상기 상부전극층(10) 상에는 패터닝된 산화막(15)만이 존재한다. 상기 물질층으로서의 산화막(15)은 급경사의 식각면을 얻기 위한 하드 마스크로써 이용된다. 상기 산화막(15)을 마스크로 이용하여 상기 상부전극층(10) 및 강유전체층(9)을 한꺼번에 식각한 후, 상기 산화막(15)을 제거하면, 도 7에 도시된 바와 같은 구조를 얻는다. 이와 같이 하드 마스크를 이용하여 상기 층들(10,9)를 동시에 식각하면 소프트 막인 포토레지스트에 의한 종래방법의 식각에 비해 보다 급경사의 측벽을 얻는다. 또한, 2개의 층이 한번의 식각공정에 의해 패터닝됨으로써 제조공정이 간단해진다.

도 8에는 상기 도 7과 같은 층 구조의 상부에 접착강화 및 확산방지용 물질 예컨대 TiO2층(11a)를 증착한 구조가 보여진다. 상기 층(11a)는 스퍼터링법으로 증착될 수 있다. 상기 층(11a)는 상기 강유전체 캐패시터 층들의 접착강화 및 강유전체 물질의 확산 및 열화방지용으로서 사용된다. 즉, 상기 산화티타늄(TiO2)층(11a)는 캡핑층으로서 기능하여 상기 강유전체층(9)내의 PbO휘발을 막고, 후속의 공정에서 데포지션될 제3층간 절연막(40)의 물질성분이 강유전체층(9)의 내부로 침투하는 것을 방지해 주며, 급경사의 측벽을 그대로 유지시키는 역할을 한다.

도 9에는 도 8의 막(11a)를 마스크로 하여 전면 에치백을 실시한 결과의 구조가 보여진다. 스페이서 형태의 보호막(11)은 상기 캐패시터의 상부전극층(10)과 강유전체층(9)의 급경사 측벽에 밀착되고 하부전극(8)의 상부중 상기 강유전체층(9)의 하부와 접촉되지 않는 상부에 밀착되어 있음을 알 수 있다.

이후의 공정으로서는 약 4500 Å정도 두께의 SiO2 층을 도 4의 층간 절연막(40)으로서 형성하고, 도 4의 콘택홀(16)을 통과하는 금속라인(17)을 형성하는 공정이 수행된다. 이에 따라 상부 전극층(10)은 플레이트 전극에 전기적으로 접촉된다.

상기한 바와 같은 본 발명에 따르면, 강유전체 캐패시터의 층들의 측벽들을 급경사로 제조하므로 고집적화에 보다 유리한 효과가 있다. 또한, 캐패시터의 제조공정을 보다 간단히 할 수 있므로 제조원가가 저렴하게 되는 이점이 있으며, 제조공정에서 발생되는 강유전체 물질의 특성열화를 개선하여 소자의 신뢰성을 증대시킬 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (7)

1. 강유전체 반도체 메모리 셀용 강유전체 캐패시터를 제조하는 방법에 있어서;

   상기 캐패시터의 상부전극층 및 강유전체층을 산화막 마스크로써 패터닝한 후, 상기 캐패시터의 상부전극층과 강유전체층의 급경사 측벽에 밀착되고 하부전극의 상부중 상기 강유전체층의 하부와 접촉되지 않는 상부에 밀착되는 보호막을 형성하는 단계를 포함함을 특징으로 하는 제조방법.
2. 제1항에 있어서, 상기 보호막은 산화티타늄막임을 특징으로 하는 제조방법.
3. 절연막의 상부에 차례로 하부전극층, 강유전체층, 상부전극층 및 마스킹막을 이루게 될 물질층들을 형성한 후, 사진식각공정으로 상기 물질층들을 패터닝하여 마스킹막을 형성하는 단계;

   상기 마스킹막을 마스크로서 이용하여 상기 상부전극층 및 상기 강유전체층을 함께 동시에 패터닝하는 단계;

   상기 마스킹막을 제거한 후, 상기 패터닝된 상부전극층 및 강유전체층 상부에 접착강화 및 확산방지용 물질을 도포하고 전면식각하여, 상기 상부전극층과 강유전체층의 측벽에 밀착되는 보호막을 형성하는 단계; 및

   상기 하부전극층을 패터닝하는 단계를 포함함을 특징으로 하는 강유전체 캐패시터 제조방법.
4. 제3항에 있어서, 상기 보호막은 산화티타늄막임을 특징으로 하는 제조방법.
5. 제3항에 있어서, 상기 절연막은 산화막임을 특징으로 하는 방법.
6. 제3항에 있어서, 상기 마스킹막은 산화막임을 특징으로 하는 방법.
7. 강유전체 반도체 메모리 장치의 메모리 셀 제조방법에 있어서:

   씨모오스 공정을 이용하여 트랜지스터를 제조한 후, 기판상부에 층간절연막을 도포 후, 상기 층간절연막을 통해 상기 트랜지스터의 소오스 영역과 접촉되는 콘택을 만들어 금속라인을 형성하는 단계와;

   상기 금속라인 및 상기 층간절연막의 상부에 차례로 하부전극층, 강유전체층, 상부전극층 및 마스킹막을 이루게 될 물질층들을 차례로 형성한 후, 사진식각공정으로 상기 물질층들을 패터닝하여 마스킹막을 형성하는 단계;

   상기 마스킹막을 마스크로서 이용하여 상기 상부전극층 및 상기 강유전체층을 함께 동시에 패터닝하는 단계;

   상기 마스킹막을 제거 후 상기 패터닝 구조상에 접착강화 및 확산방지용 물질을 도포하고 스페이서 에칭하여, 상기 상부전극층과 강유전체층의 측벽에 밀착되는 보호막을 형성하는 단계; 및

   상기 하부전극층을 패터닝한 후, 전체적으로 산화막을 도포하고 콘택을 내어상기 상부전극층과 연결되는 플레이트 라인으로서의 금속라인을 형성하는 단계를 포함함을 특징으로 하는 메모리 셀 제조방법.

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