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KR100233271B1 - 디코더 회로에서 전력 소비 감소 방법 - Google Patents

디코더 회로에서 전력 소비 감소 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
디코더 회로에서 전력 소비 감소 방법
2. 발명이 해결하려고 하는 기술적 과제
외부에서 인가되는 클럭을 이용하여 내부 신호를 클럭이 하이 상태에서만 인에이블 상태로 만들어 씨모스 회로의 전류 경로를 차단함으로서 디코더 회로에서 전력 소비를 감소시키는 방법을 제공함.
3. 발명의 해결 방법의 요지
네 개의 입력 신호와, 상기 네 개의 입력 신호가 두 개씩 조합되어 입력되는 낸드 게이트와, 각 낸드 게이트의 출력 측에 연결된 바이_씨모스 인버터 회로와, 네 개의 출력을 갖는 디코더 회로에 있어서, 상기 낸드 게이트에 상기 네 개의 입력 신호를 조합한 두 개의 신호와 함께 외부에서 인가되는 클럭을 함께 입력하는 것을 특징으로 하는 바이_씨모스 인버터 회로를 포함한 디코더 회로에서의 전력 소비 감소 방법을 제공함.
4. 발명의 중요한 용도
본 발명은 외부에서 인가되는 클럭을 이용하여 씨모스 회로의 전류 경로를 차단함으로서 디코더 회로에서 전력 소비를 감소시키는 방법으로 사용됨.

Description

디코더 회로에서 전력 소비 감소 방법
본 발명은 반도체 소자의 바이_씨모스 인버터 회로를 포함한 디코더에서의 전력 소비 감소 방법에 관한 것으로, 특히, 외부에서 인가되는 클럭을 이용하여 내부 신호를 클럭이 하이 상태에서만 인에이블 상태로 만들어 씨모스 회로의 전류 경로를 차단함으로서 디코더 회로에서 전력 소비를 감소시키는 방법에 관한 것이다.
일반적으로, 종래의 바이_씨모스(BiCMOS) 트랜지스터 인버터 회로는 바이폴라 트랜지스터(Bipolar Transistor)의 특성에 의해 씨모스(CMOS) 트랜지스터 전압 레벨의 풀 스윙(Full Swing)을 하지 못하고, 전형적인 약 0.8B의 Vbe라는 전압으로 스윙을 하게 된다. 예를 들어 하이(High) 상태는 Vcc-0.8V, 로우(Low) 상태는 0V이다.
따라서, 이 회로를 그대로 사용할 경우 씨모스 트랜지스터 회로에서 전력 소모를 유발하게 된다. 왜냐하면 0.8V라는 전압은 오프(Off) 시켜야 할 트랜지스터를 약하게나마 온(On)시키기에 충분한 전압이고, 두 개의 직렬로 턴-온(Turn-on)된 트랜지스터는 전원 전압(Vcc)에서 그라운드(GND)로의 전류 경로를 만들어, 큰 전력 소모를 가져오고, 특히 대기상태(Standby)에서는 치명적인 양의 전류가 흐를 수 있다. 이러한 전류 소모를 줄이기 위해 씨모스 레벨이 풀 스윙을 하도록 보완하는 트랜지스터를 추가하는 방법을 사용할 수 있으나, 이 방법은 레이아웃(Layout) 면적의 확대라는 단점이 있다.
제1도는 종래의 바이_씨모스 인버터에 관한 회로도이다. 바이_씨모스 회로는 바이폴라 트랜지스터의 강력한 전류 구동 능력을 씨모스 트랜지스터의 안정된 동작 특성과 결부시켜, 고속의 안정된 특성을 얻고자 할 때 사용되는 기술이다. 도면을 참조하면, 종래의 바이_씨모스 인버터 회로는 전원 전압에 소스(Source)측이 연결된 피모스 트랜지스터(PMOS Transistor)(101), 그라운드(GND)에 소스 측이 연결되고, 드레인 측이 상기 피모스 트랜지스터의 드레인에 연결된 엔모스 트랜지스터(NMOS Transistor)(114), 상기 피모스, 엔모스 트랜지스터의 게이트에 연결된 입력 신호, 상기 피모스, 엔모스의 드레인 측에 베이스(Base)가 연결되고 콜렉터(Collector)가 전원 전압에, 에미터(Emitter)가 출력 측에 연결된 바이폴라 트랜지스터(122), 게이트가 입력 신호에, 소스가 그라운드에, 드레인이 출력 및 상기 바이폴라 트랜지스터(122)의 에미터 측에 연결되어 있는 엔모스 트랜지스터(115)로 구성되어 있다. 동작을 살펴보면, 피모스 트랜지스터(101)를 통해 흐르는 전류를 바이폴라 트랜지스터(122)의 베이스를 하이(High)로 충전시키고, 따라서 바이_씨모스 인버터의 출력은 하이로 상승하기 시작한다. Vbe는 바이폴라 트랜지스터(122)를 턴-온 시키는데 필요한 최소 전압으로 0.7V에서 0,8V의 값을 갖는다. 그런데 출력의 전압이 Vcc-Vbe 만큼 상승하면 바이폴라 트랜지스터(122)의 베이스와 에미터의 전압 차이가 Vbe가 된다. 따라서 더 이상 출력 전압이 상승하면 바이폴라 트랜지스터(122)가 오프 되는 결과가 되므로 이러한 바이_씨모스 인버터에서 가능한 최고의 하이 상태는 Vcc-Vbe가 된다. 이러한 바이_씨모스 인버터가 다음 단의 씨모스 인버터를 구동한다면 씨모스 인버터의 입력 하이 상태는 Vcc-Vbe가 된다. 이 전압은 씨모스 인버터의 엔모스 트랜지스터와 피모스 트랜지스터를 동시에 턴-온 시키기에 충분한 전압으로 전원 전압에서 그라운드로 곧바로 흐르는 전류 경로가 존재하게 된다. 이러한 전류 경로는 커다란 전력 소모로 나타나, 최근의 저전력 소자에 있어서는 치명적이다. 반대로 로우에서 하이로 가는 경우를 살펴보면 엔모스 트랜지스터(114)가 온(On) 되어 바이폴라 트랜지스터(122)의 베이스를 그라운드로 만들어 바이폴라 트랜지스터(122)를 오프 시킨다. 그리고 출력 측 엔모스 트랜지스터(115)가 동시에 열리므로 인버터의 출력은 그라운드 상태가 된다.
이 인버터는 바이_씨모스 인버터의 한가지 간단한 경우로 물론 목적에 따라 다양하게 구성할 수 있다. 위의 인버터를 그대로 사용한다면 대기 상태가 하이 상태일 경우는 전류 소모를 피할 수 없고, 바이_씨모스 인버터 자체가 씨모스 레벨의 출력을 갖도록 하자면 초가의 다소 복잡한 회로를 추가하여야 하며, 레이아웃 면적이 확대되는 단점이 있다.
제2도는 종래의 디코더에 관한 회로도이다. 도면을 참조하면, 종래의 디코더 회로는 두 개의 선택 신호 A0, A1, 이 신호가 인버팅(Inverting)된 신호 A0B, A1B, 이 네 개의 신호가 각각 두 개씩 조합되어 입력되는 네 개의 2입력 낸드 게이트(2-Input NAND Gate)(205), 각 낸드 게이트의 출력에 연결되어 있는 상기 제1도의 바이_씨모스 인버터 회로(210), 네 개의 디코더 출력 신호 D0, D1, D2, D3으로 구성되어 있다. 입력 신호 A0, A1, 그리고 이 신호들이 인버팅된 A0B, A1B 신호들이 각각 두 개씩 조합되어 네 개의 출력 중 하나의 출력만이 하이가 되는데, 일반적으로 디코더 회로는 다음 사이클까지 그 사이클의 데이터를 래치(Latch)하여 가지고 있도록 되어 있다.
제3도는 종래의 디코더 회로의 동작에 관한 타이밍도이다. 도면을 참조하면, 사이클 0에서는 입력 신호 중 A0, A1이 로우에서 하이(312)로 바뀐다고 가정한다. 이때 D3 출력이 하이(316)가 되고, 나머지 출력은 하이(326)에서 로우(328)가 된다. 이때의 하이 상태(316,325)는 Vcc-Vbe의 전압 레벨이고, 로우 상태(318,328)는 그라운드 전압 레벨이다. 여기서, 언제나 디코더의 출력 중 하나는 하이 상태가 되어 전력 소모가 크게 일어나고 있다. 특히, 대기 상태의 경우에도 이러한 전력 소모가 생기는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 바이_씨모스 인버터 회로를 포함한 디코더에서의 전력 소비 감소 방법에 있어서, 외부에서 인가되는 클럭을 이용하여 내부 신호를 클럭이 하이 상태에서만 인에이블 상태로 만들어 씨모스 회로의 전류 경로를 차단함으로서 디코더 회로에서 전력 소비를 감소시키는 방법을 제공하는 것이다.
제1도는 종래의 바이_씨모스 인버터에 관한 회로도.
제2도는 종래의 디코더에 관한 회로도.
제3도는 종래의 디코더의 동작에 관한 타이밍도.
제4도는 본 발명에 따른 디코더에 관한 회로도.
제5도는 본 발명에 따른 디코더의 동작에 관한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
410 : 바이_씨모스 인버터 405 : 3입력 낸드 게이트
420 : 외부 클럭
상기 과제를 달성하기 위한 본 발명은, 반도체 장치의 두 개의 입력 신호 및 각 신호가 인버팅된 입력 신호와, 상기 네 개의 입력 신호가 두 개씩 조합되어 입력되는 낸드 게이트와, 각 낸드 게이트의 출력 측에 연결된 피모스, 엔모스 트랜지스터로 구성된 인버터 회로의 출력 측이 바이폴라 트랜지스터의 베이스에 연결되고, 바이폴라 트랜지스터의 컬렉터 측이 전원 전압에, 에미터 측이 또 다른 엔모스 트랜지스터의 드레인에 연결되고, 엔모스 트랜지스터의 소스 측이 그라운드에 연결된 바이_씨모스 인버터 회로와, 네 개의 출력을 갖는 디코더 회로에 있어서, 상기 낸드 게이트에 상기 네 개의 입력 신호를 조합한 두 개의 신호와 함께 외부에서 인가되는 클럭을 함께 입력하는 것을 특징으로 하는 바이_씨모스 인버터 회로를 포함한 디코더 회로에서의 전력 소비 감소 방법을 제공한다.
바람직하게는, 상기 낸드 게이트는 두 입력 신호와 함께 외부에서 인가되는 클럭을 입력할 수 있는 3입력 낸드 게이트를 사용한다.
상기 외부에서 인가되는 클럭을 디코더 회로의 입력에 함께 인가하여, 클럭이 하이일 때는 종래의 디코더 회로와 같이 동작하고, 클럭이 로우일 때는 대기 상태의 모든 디코더 출력을 그라운드 상태로 만들어 대기 상태에서의 전력 소비를 줄일 수 있다.
반도체 장치의 바이_씨모스 인버터 회로를 포함한 디코더 회로의 전력 소비 감소 방법에 있어서, 바이_씨모스 인버터의 부분 전압 스윙을 개선하지 않고 외부 클럭의 인가로 전체 디코더 회로의 동작 특성을 개선함으로서 칩의 면적 증가 없이 전력 소비를 감소하는 바이_씨모스 인버터 회로를 포함한 디코더 회로의 전력 소비 감소 방법을 제공한다.
상기 외부 클럭의 인가로 인하여, 클럭이 하이일 때는 종래의 디코더 회로와 같은 동작을 하도록 한다.
따라서, 본 발명에 따르면 반도체 소자의 바이_씨모스 인버터 회로를 포함한 디코더에서의 전력 소비 감소 방법에 있어서, 외부에서 인가되는 클럭을 이용하여 내부 신호를 클럭이 하이 상태에서만 인에이블 상태로 만들어 씨모스 회로의 전류 경로를 차단함으로서 디코더 회로에서 전력 소비를 감소시키는 방법을 제공할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
제4도는 본 발명에 따른 디코더에 관한 회로도이다. 도면을 참조하면, 본 발명에 따른 디코더 회로는 두 개의 입력 신호 및 각 신호가 인버팅된 입력 신호와 상기 네 개의 입력 신호가 두 개씩 조합되어 입력되는 낸드 게이트(405)와, 각 낸드 게이트의 출력 측에 연결된 피모스, 엔모스 트랜지스터로 구성된 인버터 회로의 출력 측이 바이폴라 트랜지스터의 베이스에 연결되고, 바이폴라 트랜지스터의 컬렉터 측이 전원 전압에, 에미터 측이 또 다른 엔모스 트랜지스터의 드레인에 연결되고, 엔모스 트랜지스터의 소스 측이 그라운드에 연결된 바이_씨모스 인버터 회로(410)와, 네 개의 출력을 갖는다.
상기 낸드 게이트에 상기 네 개의 입력 신호를 조합한 두 개의 신호와 함께 외부에서 인가되는 클럭(420)을 함께 입력한다. 바람직하게는, 상기 낸드 게이트(405)는두 입력 신호와 함께 외부에서 인가되는 클럭(420)을 입력할 수 있는 3입력 낸드 게이트(405)를 사용한다.
동작을 살펴보면, 상기 외부에서 인가되는 클럭(420)을 디코더 회로의 입력에 함께 인가하여, 클럭이 하이일 때는 종래의 디코더 회로와 같이 동작하고, 클럭이 로우일 때는 대기 상태의 모든 디코더 출력을 그라운드 상태로 만들어 대기 상태에서의 전력 소비를 줄일 수 있다.
상기 디코더 회로의 경우, 외부에서 인가되는 클럭(420)을 디코더의 입력으로 함께 사용하였다. 상기 낸드 게이트(405)는 입력 중 하나라도 로우 상태이면 출력이 하이가 되는 특성이 있으므로 클럭이 로우 상태인 경우 무조건 다른 입력에 관계없이 디코더의 출력은 로우가 되고 클럭이 하이 상태에서는 기존의 상태와 같은 내용을 출력한다.
제4도는 본 발명에 따른 디코더 회로의 동작에 관한 타이밍도이다. 도면을 참조하면, 사이클 0에서는 입력 신호 중 A0, A1 입력이 로우에서 하이로 바뀌었다. 이때, 외부 클럭은 한 사이클의 반주기만 하이(521)가 되고 나머지 반주기에는 로우(522)가 되게 하였다. 사이클 0에서 A0, A1 입력이 하이로 바뀌고, 외부 클럭 입력이 하이(521)가 되면, 상기 디코더의 출력 중 D3 값이 하이(516)가 된다. 이때의 하이 상태는 역시 Vcc-Vbe이다. 이후 외부에서 인가되는 클럭이 로우(522) 상태가 되면, 상기 출력 D3 값도 로우(518)가 되면서 디코더의 모든 출력 값이 로우가 된다. 즉, 디코더 출력의 하이 상태는 클럭이 하이인 상태에서만 가능하고, 특히, 대기 상태에서는 클럭이 로우이므로 디코더의 출력은 모두 로우 상태, 즉, 그라운드 상태를 유지하게 되어 디씨(DC) 전류 경로에 의한 전력 소모를 줄일 수 있다.
사이클 1에서도 마찬가지로, 사이클 0에서 외부 클럭이 로우(522)가 되어 모든 디코더의 출력이 로우(518)가 된 후 입력 A0, A1 신호가 로우가 되고, 외부 클럭이 다시 하이가 되면, 이번에는 네 출력 중 D0 신호가 하이(526)가 된다. 이후에 클럭이 로우가 되면, 출력 D0가 로우(528)가 되면서, 모든 디코더의 출력이 로우가 되고, 결국 대기 상태에서 전력 소비를 줄일 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 반도체 소자의 바이_씨모스 인버터 회로를 포함한 디코더에서의 전력 소비 감소 방법에 있어서, 외부에서 인가되는 클럭을 이용하여 내부 신호를 클럭이 하이 상태에서만 인에이블 상태로 만들어 씨모스 회로의 전류 경로를 차단함으로서 디코더 회로에서 전력 소비를 감소시키는 방법을 제공할 수 있다.

Claims (3)

  1. 반도체 장치의 두 개의 입력 신호 및 각 신호가 인버팅된 입력 신호와, 상기 네 개의 입력 신호가 두 개씩 조합되어 입력되는 낸드 게이트와, 각 낸드 게이트의 출력 측에 연결된 피모스, 엔모스 트랜지스터로 구성된 인버터 회로의 출력 측이 바이폴라 트랜지스터의 베이스에 연결되고, 바이폴라 트랜지스터의 컬렉터 측이 전원 전압에, 에미터 측이 또 다른 엔모스 트랜지스터의 드레인에 연결되고, 엔모스 트랜지스터의 소스 측이 그라운드에 연결된 바이_씨모스 인버터 회로와, 네 개의 출력을 갖는 디코더 회로에 있어서, 상기 낸드 게이트에 상기 네 개의 입력 신호를 조합한 두 개의 신호와 함께 외부에서 인가되는 클럭을 함께 입력하는 것을 특징으로 하는 바이_씨모스 인버터 회로를 포함한 디코더 회로에서의 전력 소비 감소 방법.
  2. 제1항에 있어서, 상기 낸드 게이트는 두 입력 신호와 함께 외부에서 인가되는 클럭을 입력할 수 있는 3입력 낸드 게이트를 사용하는 것을 특징으로 하는 바이_씨모스 인버터 회로를 포함한 디코더 회로에서의 전력 소비 감소 방법.
  3. 제1항에 있어서, 상기 외부에서 인가되는 클럭을 디코더 회로의 입력에 함께 인가하여, 클럭이 하이일 때는 종래의 디코더 회로와 같이 동작하고, 클럭이 로우일 때는 대기 상태의 모든 디코더 출력을 그라운드 상태로 만들어 대기 상태에서의 전력 소비를 줄이는 바이_씨모스 회로를 포함한 디코더 회로에서의 전력 소비 감소 방법.
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