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KR100226335B1 - 플라스틱 성형회로 패키지 - Google Patents

플라스틱 성형회로 패키지 Download PDF

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KR100226335B1
KR100226335B1 KR1019940009896A KR19940009896A KR100226335B1 KR 100226335 B1 KR100226335 B1 KR 100226335B1 KR 1019940009896 A KR1019940009896 A KR 1019940009896A KR 19940009896 A KR19940009896 A KR 19940009896A KR 100226335 B1 KR100226335 B1 KR 100226335B1
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KR
South Korea
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lead
unit
leads
plastic
plastic molded
Prior art date
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KR1019940009896A
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English (en)
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KR940027140A (ko
Inventor
도널드윌리엄다링거
Original Assignee
죤 제이.키세인
아메리칸 텔리폰 앤드 텔레그라프 캄파니
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Filing date
Publication date
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Publication of KR940027140A publication Critical patent/KR940027140A/ko
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Abstract

본 발명은 집적 회로 유닛, 리이드 프레임, IC 유닛 및 리이드의 일부를 봉지된 패키지로 캡슐화하는 플라스틱 소재를 갖는 플라스틱 캡슐형 전자 장치에 관한 것이다. 각각의 리이드는 IC 유닛에 인접한 내측부와, 상기 내측부와는 다른 평면상에 놓이는 외측부와, 상기 내측부와 상기 외측부를 상호 접속하는 중앙부를 포함한다. 플라스틱 용기는 각 리이드의 외측부의 최하측 평탄면 및 짧은 최외측 부분을 제외하고 플라스틱 소재내에 매립되도록 형성된다. 플라스틱 용기의 바닥 면은 각 리이드의 최하부 평탄면과 본질적으로 동일한 평면이다. 외측 리이드 부분의 짧은 최외측 부분은 테스트 목적을 위해 플라스틱 소재 밖으로 연장된다. 상기한 배열은 종래 기술의 문제점을 해결하도록 리이드를 견고하게 캡슐화한다. 또한, 상기 장치는 도전성 접착제에 의해 상호 접속판에 부착되는데 매우 유용하다.

Description

플라스틱 성형 회로 패키지
제1도는 납땜에 의해 접속 보드상의 도체에 결합 고정된 동일 평면의 리이드 표면을 갖는 리이드부를 구비한 플라스틱 캡슐형 IC 장치의 단면도.
제2도는 도전성 접합체에 의해 접속 보드 사이의 도체에 결합 고정된 동일 평면의 리이드 표면을 갖는 리이드부를 구비한 플라스틱 캡슐형 IC 장치의 단면도.
제3도는 제2도에 도시된 소자의 일부에 대한 확대 단면도.
제4도는 갈매기 날개 형상의 리이드를 갖는 종래 기술의 플라스틱 캡슐형 IC 장치의 단면도.
제5도는 J-형상의 리이드를 갖는 종래 기술의 플라스틱 캡슐형 IC 장치의 단면도.
제6도는 버트(butt) 형상의 리이드를 갖는 종래 기술의 캡슐형 IC 장치의 단면도.
도면의 주요부분에 대한 부호의 설명
10 : 캡슐형 IC 장치(plastic encapsulated IC device)
12 : 접점 또는 패드(contacts of pads)
13 : IC 유닛(IC unit)
14 : 리이드(lead)
15 : 유기 캡슐 재료(organic encapsulating material)
16 : 와이어(wire)
17 : 평면 단부(planar end section)
18 : 최외측 단부(outer most end section)
20 : 저부 외측 표면(lower outer surface)
본 발명에 따른 캡슐형 IC 장치(10)의 실시예는 제 1, 제 2 및 제 3 도에 단면도로 도시된다. 캡슐형 IC 장치의 크기는 원래 크기로 도시되지 않았다. 캡슐형 IC 장치(10)는 접점 또는 패드(12)를 갖는 예컨대 인쇄 회로 기판(PCB)과 같은 상호 접속판(11)에 표면 장착된다.
IC 장치(10)는 유기 캡슐 재료(15)로 캡슐화된 IC 유닛 (13)과, 리이드(14)를 가진 리이드 프레임을 포함한다. IC 유닛상의 접점 또는 패드(도시 생략)는 와이어(16)를 거쳐 리이드(14)에 전기적으로 접속된다. 리이드(14)는 종래 기술로 주지된 리이드 프레임의 일부를 형성한다. 일예로, 리이드의 단부는 IC 유닛을 지지한다. 캡슐형 IC 장치의 다른 변형예로, 리이드는 IC 유닛과 맞댈 수 있고, IC 유닛과 이격 배열될 수 있고, IC 유닛의 상부 표면에 접촉할 수 있다. 후자의 배열에서, 리이드의 단부는 IC 유닛의 상부 표면상의 패드와 접촉할 수 있다. 또는, IC 유닛은 리이드 프레임의 일부를 형성하는 다이 패들(die paddle)(도시 생략)에 의해 지지될 수 있다.
리이드(14)는 일반적으로 각각의 리이드(14)의 단부가 평면 단부(17)로 형성되도록 IC 유닛과 조립되기 전에 형성된다. 미리 형성된 리이드 프레임과 IC 유닛의 조립체는 플라스틱 재료(15)로 캡슐화된다. 패키지화에 사용될 수 있는 여러 가지 형태의 플라스틱 성형 소재가 있으나, 에폭시 성형 컴파운드가 상업상 가장 중요한 재료이다. 예컨대, 뉴욕, 반 노스트랜드- 레인홀드가 1990년에 발간한 책자의 제 84 내지 제 95 쪽에 기재된 루이스 티. 만지아노가의 논문 마이크로 전자장치의 플라스틱 패키징을 참조하기 바란다. 플라스틱 재료는 패키징 형태, 즉, DIP 패키지인가 쿼드 패키지인가에 따라 사각형 또는 장방형 패키지의 형상으로 성형된다. 어느 경우에도, 패키지의 단면은 사다리꼴이다. DIP 패키지의 경우, 사다리꼴 단면은 사각형의 짧은 변을 가로지르며, 쿼드 패키지의 경우에, 사다리꼴 단면은 상호 직각이다. 패키지의 사각형 단면은 가능하지만, 패키지를 주형으로부터 제거하는 데에는 어려움이 있을 수 있다. 플라스틱 소재는 하부 외부 표면(20)과, 각각의 리이드의 평면 단부(17)와, 리이드의 최외곽 단부(18)를 제외하고 IC 유닛과 리이드 프레임의 대부분을 캡슐화한다. 각각의 리이드의 평면 단부의 하부 외부 표면(20)과 사다리꼴 형상의 캡슐(15)의 넓은 베이스의 바닥면(21)은 대체로 동일한 평면내에 있다. 캡슐화한 후, 리이드의 평면 단부(17)의 외부 표현(20)은 캡슐소재(15)의 바닥면을 통해 노출되어, 인쇄 회로 기판상의 접점(12)에 결합하기에 적합한 평면 금속 표면을 제공한다. 캡슐화동안에 외부 표면(20)이 소위 플래시(flash)로 지칭되는 과다한 플라스틱 소재로 덮이는 경우, 평면 부분의 금속 표면(20)을 노출시키도록 과다한 플라스틱 소재는 예컨대 래핑(lapping)에 의해 제거된다. 유기 소재로 캡슐화하고 프레임을 트리밍한 후, 리이드의 짧은 최외측 단부(18)는 테스트나 다른 목적을 위해 평면 단부로부터 상측으로 만곡되어 형성된다.
그 후, 캡슐화 IC 장치(10)는 납땜 또는 도전성 폴리머 상호 접속 소재에 의해 인쇄 회로 기판과 같은 상호 접속판(11)상에 표면 장착된다. 제 1 도에 도시된 바와 같이, 각 리이드의 평면은 납땜의 얇은 인터페이스층에 의해 양호한 접착을 위해 상호 접속판상의 각각의 접점의 평탄면과 정합된다. 리이드의 최외측 단부(18) 및 접점(12) 사이의 납땜 필렛(fillet)(22)은 리이드를 접점(12)에 고정되어 견고한 납땜 접속을 제공한다.
리이드 형태는 리이드의 평면과 상호 접속관상의 접점 사이의 전기 접속을 형성하기 위해 도전성 접착제를 사용하는데 특히 적합하다. 도전성 접착제는 전기도전성 입자 소재를 포함하는 유기 소재이다. 에폭시는 가장 일반적으로 사용되는 매트릭스 소재이고, 은, 니켈 또는 은도금 유리 입자는 가장 일반적인 충전 소재(filler material)로 사용된다. 도전성 접착제는 일반적으로 장치의 리이드를 회로판에 부착하기 위해 납땜 대신에 사용되는 액체 또는 페이스트(paste)이다. 이들은 스크린을 통하거나 스탬프 프린팅에 의해 회로판상의 접점 또는 패드에 인가된다. 예컨대, 뉴욕의 반 노스트랜드-레인홀드가 1990년에 발간한 책자의 루이스 티. 만지아노의 논문 마이크로전자 장치의 플라스틱 패키징을 참조하기 바란다.
도전성 접착제는 등방성 또는 이방성의 도전성을 가질 수 있다. 종종 애드콘(AdCon)이라고 지칭되는 이방 도전성 접착제는 매우 작은 피치(리이드간 거리)를 갖는 장치를 결합시키는데 가장 적합하다. 다른 실시예에서, 등방성 접착제도 사용될 수 있다. 이방 도전성 소재는 오직 한 방향(즉, 상호 접속판의 표면에 수직한 Z-축 방향)으로만 도전성을 가지며, 타방향으로는 절연성을 가진다. 이방성 소재는 납땜 또는 와이어와 같은 종래의 결합이 적합치 않은 고밀도 상호 접속에 대해 유용하다. 충분한 수의 입자가 금속 표면(20)과 접점(12)간의 간극을 메우도록 적합한 도전성 충전물을 집중하여 이방성을 얻는다; 그러나, 입자의 집중은 상기 입자가 X-Y 평면내에서 상호 접촉하지 않도록 충분히 작으므로, 결합 패드 간격(bond pad spacing)이나 리이드 간격(lead spacing)보다 작은 간격으로 격리된다.
애드콘(23)이 상호 접속판의 접점(12) 위에 위치한 후, 성형된 장치는 상기 접속판상에 위치하여 평면 리이드부(17)가 정합 접점과 일치되게 한다. 캡슐화된 장치를 가압하여 중첩 영역의 도전성 입자들이 리이드들과 접점들의 대향면간을 전기적으로 접촉하는 두께로 애드콘을 압착한다. 가열하면 접착제의 경화가 촉진된다.
애드콘의 특성으로 인해 리이드 프레임이 예컨대 5 내지 10mil의 매우 작은 피치로 사용될 수 있다. 일반적으로 애드콘내의 도전성 입자는 접착제내에 분산되고, 상기 도전성 입자의 크기는 리이드간에 발생될 수 있는 전기 접촉의 가능성을 회피하게끔 선택된다. 그러나, 납땜 기술을 사용할 때 리이드간 전기 접촉의 위험은 리이드간 간격(피치)가 감소함에 따라 증가된다. 정합 리이드와 접점은 도전성 결합 소재로서 납땜을 사용할 때보다 애드콘을 사용할 때 더욱 큰 범위에 걸쳐 중복된다는 것을 주목해야 한다. 이로써, 충분한 수의 도전성 입자는 정합 표면간에 위치될 수 있으며, 납땜의 경우, 정합 접촉 표면상의 납땜의 측부 효과를 회피하며 전기 접촉을 설정하기에 충분한 정도로 최소 정합 표면상에 최소 두께의 납땜만이 존재하게 된다.
당업자라면 누구나 본 발명의 정신 및 범위를 벗어나지 않고 다양한 변형예 및 개조예를 실시할 수 있다는 것을 알 것이다.
[발명의 분야]
본 발명은 집적 회로 및 하이브리이드 집적 회로와 같은 플라스틱 캡슐형 전자 장치에 관한 것이다.
[발명의 배경]
보호 용기내에 밀봉된 집적 회로 유닛 및 리이드 프레임을 구비한 집적 회로 장치와 같은 전자 장치는 소비자 전자 장치, 가전 제품, 컴퓨터, 자동차, 로보트, 원격 통신 및 군사 장비 등의 제품에 널리 사용된다. IC 유닛은 칩(chip)상의 집적 회로가 될 수 있으며, 한 개 이상의 칩과, 다른 전자 소자와, 플라스틱 또는 세라믹 지지 베이스상의 회로를 구비하는 하이브리드 집적 회로(HIC)가 될 수도 있다. IC 장치는 기계적 및 화학적 손상을 위시한 외부의 영향으로부터 장치를 보호하도록 금속 캡(metal cap), 세라믹 쉘(ceramic shell) 또는 플라스틱 몰딩(plastic molding)과 같은 용기내에 밀봉된다. 전자 장치의 성형 플라스틱 패키지는 마이크로 전자 산업에서 중요한 역할을 한다. 플라스틱 패키지는 세라믹 및/또는 금속 패키지와 같은 다른 타입의 패키지에 비해 저렴하며, 범세계적인 전자 장치 패키지의 대부분에 허용될 수 있는 성능 및 신뢰성을 제공한다. IC 장치를 패키지의 외부 회로에 전기적으로 상호 접속시키는 수단은 통상적으로 리이드 프레임의 형태를 취한다. 리이드 프레임은 IC 유닛이 설치되는 중심 영역을 한정하는 다수의 리이드 핑거의 형태로 금속 블랭크(blank)를 스탬핑 또는 에칭하므로써 구리 합금 또는 철-니켈 합금과 같은 도전성 소재로부터 형성된다. 중심 영역은 IC 유닛이 설치되는 패들(paddle)을 포함할 수도 있고, 전자 장치가 내장되는 개구를 포함할 수도 있다. IC 유닛상의 접촉 패드는 일반적으로 와이어나 테이프에 의해 리이드 프레임의 리이드에 접속된다. 리이드의 단부는 납땜될 수도 있고, 패드를 접촉시키기 위하여 도전성 접착제가 사용될 수도 있다.
IC 유닛이 리이드 프레임의 리이드에 전기적으로 연결된 후, 조립체는 리이드의 단부가 캡슐의 경계 밖으로 돌출한 상태로 플라스틱 성형 컴파운드로 캡슐화된다. 그 후, 리이드의 단부는 다양한 형상으로 형성된다. 제 4, 제 5 및 제 6 도에는 종래 기술의 장치(40,50,60)가 도시되어 있으며, 여기서, 상기 장치에는, 상기 장치가 회로판 표면에 장착되도록 하는 소위 갈매기 날개, J-형 또는 버트(butt) 형상의 리이드가 구비되어 있다.
패키지는 듀얼 인라인 패키지(dual-in-line package)(DIP) 및 쿼드(quad)(또는 칩 캐리어) 패키지일 수 있다. DIP에서 리이드는 형성된 몸체(body)의 두 에지로부터 직선으로 연장된다. 리이드의 수가 48을 초과하는 경우와 같이 높을 때, DIP 형상은 비실용적이며 회로판 영역이 낭비된다. 쿼드, 즉 4개의 측면 모두에 리이드를 가진 패키지는 리이드수가 높은 장치에 바람직하다.
제조(예컨대, 캡슐화 및 리이드 형상) 및 조립(예컨대, 취급, 위치 설정 및 납땜) 작동은 캡슐형 장치의 리이드를 변형시켜 리이드를 회로 상호 접속판상의 접점 또는 패드에 오접속시킬 수 있다. 종래 기술에서, 리이드를 상호 접속판상의 접점에 전기적으로 접속하여 결합시키는 것은 납땜에 의해서 달성되었다. 그러나, 제 4, 제 5 및 제 6 도는 도시된 바와 같이, 종래 기술에 의해 형상화된 리이드의 단부의 형상은 리이드와 상호 접속판상의 접점 사이의 전기 접촉을 설정하기 위해 작은 접촉 영역을 제공하며, 리이드와 도체 사이의 납땜 접속에 주로 의존한다. 예컨대, 제조 및 취급 작동으로 인해 최소 몇 개의 리이드가 변형된 형태는 상호 접속판상의 접점에 대한 리이드의 접촉 영역의 오정렬을 초래하여 전기적 및 기계적 오접속을 야기할 수 있다. 이 문제는 더 많은 수의 리이드를 장치의 둘레에 수용하기 위해 더욱 얇은 리이드(즉, 5 내지 10mil), 리이드 사이의 더욱 가까운 간격(피치)(즉, 5 내지 10mil), 장치의 더 큰 크기와 관련한 보다 적은 풋프린트(footpirnt)를 필요로 하는 산업 경향으로 인해 더욱 악화될 것으로 예상된다. 따라서, 이러한 문제를 제거하거나 적어도 감소시킬 수 있는 패키징 디자인이 필요하다.
[발명의 요약]
본 발명은 집적 회로 유닛과, 리이드 프레임과, IC 유닛과 리이드의 부분을 밀봉된 패키지로 캡슐화하는 플라스틱 재료를 갖는 플라스틱 캡슐형 전자장치이다. 각각의 리이드는 IC 유닛 근방의 내측부와, 내측부와는 다른 평면내에 놓인 외측부와, 내측부 외측부를 상호 접속하는 중앙부를 포함한다. 플라스틱 용기는 최하측 평탄면과 짧은 최외측 단부를 제외하고는 각각의 리이드의 외측부가 플라스틱 소재내에 매립된다. 플라스틱 용기의 바닥면은 각각의 리이드의 최하측 평탄면과 본질적으로 동일한 평면이다. 외측 리이드부의 짧은 최외측 단부는 테스트 목적을 위해 플라스틱 소재를 넘어 연장된다. 이러한 배열은 종래 기술의 문제를 극복하도록 리이드를 견고하게 캡슐화한다. 또한, 이는 도전성 접착제를 이용하여 상기 장치를 상호 접속판에 부착하는데 특히 유용하다.

Claims (7)

  1. 플라스틱 성형 회로 패키지에 있어서, 상기 플라스틱 성형 회로 패키지는, 집적 회로(IC) 유닛과, 상기 IC 유닛으로부터 돌출되는 복수의 리이드들과, 상기 IC 유닛과 상기 리이드들의 부분들을 캡슐화하고 밀봉된 패키지를 형성하는 플라스틱 소재를 포함하며, 각각의 상기 리이드들은, 상기 IC 유닛에 바로 인접하고 상기 IC 유닛으로부터 돌출되는 내측부와, 외부 접점들에 전기적으로 접속하고 상기 내측부와는 다른 평면에 놓이는 평탄한 외측부와, 상기 내측부와 상기 외측부를 상호 접속하는 중앙부를 구비하며, 상기 내측부 및 상기 중앙부는 상기 플라스틱 소재로 완전히 봉지되며, 상기 평탄한 외측부는 각 리이드의 외측 도전성 표면만이 노출되어 상기 전기적 접속을 허용하게끔 상기 플라스틱 소재내에 매립되고, 상기 외측 도전성 표면은 상기 성형된 패키지의 바닥면과 본질적으로 동일한 평면내에 놓이며, 각 리이드의 최외측 단부는 상기 외측부로부터 연장되고 상기 외측부의 상기 평면으로부터 만곡됨으로써, 상기 외측 도전성 표면은 납땜 또는 폴리머 접착 소재를 함유한 상호 접속 소재에 의해 상호 접속판의 접점들과 IC 유닛간의 상호 접속을 형성할 수 있는 플라스틱 성형 회로 패키지.
  2. 제1항에 있어서, 상기 패키지는 접점들을 구비한 상기 상호 접속판상에 위치하며, 각 리이드의 상기 외측 도전성 표면은 상기 상호 접속판상의 상기 접점들 중 하나의 접점에 전기적으로 접속되는 플라스틱 성형 회로 패키지.
  3. 제2항에 있어서, 상기 전기적 접속은 상기 리이드들의 상기 외측 도전성 표면과 상기 상호 접속판상의 상기 대응 접점의 표면 사이에 위치한 이방 도전성 접착제에 의해 형성되는 프라스틱 성형 회로 패키지.
  4. 제2항에 있어서, 상기 전기적 접속은 납땜에 의해 형성되는 플라스틱 성형 회로 패키지.
  5. 제1항에 있어서, 각 리이드의 상기 최외측 단부는 테스트 목적으로 사용되는 플라스틱 성형 회로 패키지.
  6. 제1항에 있어서, 각 리이드의 상기 최외측 단부는 납땜 필렛(fillet)에 의해 상기 상호 접속판상의 상기 접점들 중 하나의 접점에 고정되는 플라스틱 성형 회로 패키지.
  7. 제1항에 있어서, 상기 플라스틱 소재는 사다리꼴 형태의 단면을 갖도록 성형되고, 상기 사다리꼴의 넓은 밑변은 상기 리이드들의 상기 평탄한 외측부를 에워싸는 플라스틱 성형 회로 패키지.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09237962A (ja) * 1995-12-28 1997-09-09 Sanyo Electric Co Ltd 電子回路装置
JP2842355B2 (ja) * 1996-02-01 1999-01-06 日本電気株式会社 パッケージ
KR100192180B1 (ko) * 1996-03-06 1999-06-15 김영환 멀티-레이어 버텀 리드 패키지
KR100192179B1 (ko) * 1996-03-06 1999-06-15 김영환 반도체 패키지
JP3737233B2 (ja) * 1997-02-21 2006-01-18 沖電気工業株式会社 樹脂封止型半導体装置およびその製造方法
US6861735B2 (en) * 1997-06-27 2005-03-01 Matsushita Electric Industrial Co., Ltd. Resin molded type semiconductor device and a method of manufacturing the same
US6080932A (en) 1998-04-14 2000-06-27 Tessera, Inc. Semiconductor package assemblies with moisture vents
KR100285664B1 (ko) * 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
US6300231B1 (en) * 1998-05-29 2001-10-09 Tessera Inc. Method for creating a die shrink insensitive semiconductor package and component therefor
WO2000065888A1 (en) * 1999-04-22 2000-11-02 Rohm Co., Ltd. Circuit board, battery pack, and method of manufacturing circuit board
JP2002040095A (ja) * 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
DE102005007486B4 (de) * 2005-02-17 2011-07-14 Infineon Technologies AG, 81669 Halbleiterbauteil mit oberflächenmontierbarem Gehäuse, Montageanordnung und Verfahren zur Herstellung desselben
TWI479627B (zh) * 2011-12-14 2015-04-01 Novatek Microelectronics Corp 導線架封裝結構
US20200035577A1 (en) * 2018-07-26 2020-01-30 Texas Instruments Incorporated Packaged integrated circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS614261A (ja) * 1984-06-19 1986-01-10 Nec Corp 集積回路装置
JPS62194692A (ja) * 1986-02-14 1987-08-27 信越ポリマ−株式会社 電子部品
JPS6315453A (ja) * 1986-07-08 1988-01-22 Fujitsu Ltd 表面実装型半導体装置及びその製造方法
JPH033354A (ja) * 1989-05-31 1991-01-09 Nec Yamagata Ltd 半導体装置
JPH0498861A (ja) * 1990-08-16 1992-03-31 Nec Kyushu Ltd 樹脂封止型半導体装置
GB9018764D0 (en) * 1990-08-28 1990-10-10 Lsi Logic Europ Packaging of electronic devices
JPH04148558A (ja) * 1990-10-12 1992-05-21 Fujitsu Ltd 半導体装置の製造方法

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