KR100223097B1 - Vertical Fuse Device - Google Patents
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Abstract
약하게 도핑된 협소한 에미터(30)를 포함하는 수직 퓨즈 구조는 개선된 퓨즈 특성을 제공한다. 상기 구조는 매설된 콜렉터(12), 상부에 놓인 베이스(18) 및 이 베이스상의 에미터(30)를 포함한다. 한 바람직한 실시예에서는, 상기 에미터(30)가 상부표면으로부터 대략 0.2 마이크론 만큼 확장하며 그 표면에 대략 8×1019비소원자/㎤의 도우펀트 농도를 지닌다. 약하게 도핑된 베이스 영역(18)은 상기 콜렉터(12)에 대하여 에미터(30) 아래로 대략 0.46 마이크론만큼 확장한다. 에미터(30)의 상부 표면은 금속접점(35)을 포함한다. 전류나 전압펄스를 사용하여 공융점까지 금속접점(35)을 포함한다. 전류나 전압펄스를 사용하여 공융점까지 금속(35)/에미터(30)를 가열하기 때문에, 알루미늄이 상기 에미터(30)를 통해 베이스(18)에 단락된다. 상기 에미터를 단락시키는 경우에는 퓨즈가 프로그램된다. 제2의 바람직한 실시예는 폴리실리콘을 상호 접속 매개체로서 사용한다. 상기 폴리실리콘을 통해 알루미늄 원자가 다량 이동함에 의하여 알루미늄이 상기 폴리실리콘 및 하부에 놓인 단결정 실리콘층 상이의 계면에 모여질 수 있다. 알루미늄 원자는 접촉 금속으로부터 공급된다. 상기 접촉 금속 및 하부에 놓인 폴리실리콘 에미터 접점사이의 장벽 금속은 존재하지 않는다. 상기 퓨즈 에미터 접점상에서 TiSi2층을 억제하거나 교체하는 것은 보다 양호한 재생가능한 퓨즈 동작을 제공한다. PtSi는 퓨즈 에미터 접점사에 형성되는 경우에 TiSi2를 교체시킨다. 수직 퓨즈용으로 분리된 퓨즈 베이스 주입은 개선된 퓨즈 특성에 대한 BJT 파라메타를 변하게한다. 또 다른 바람직한 실시예에서는, 폴리실리콘 에미터 접점으로부터 N형 P형 도우펀트를 상호 확산시키는 것은 분리 퓨즈 마스크를 없앤다. 상기 P형이 상호 확산된 도우펀트는 감소된 이득을 제공하는 베이스 파라메타를 변하게 하도록 N형 에미터 도우펀트전에 단결정체내로 확산한다.Vertical fuse structures that include lightly doped narrow emitters 30 provide improved fuse characteristics. The structure includes an embedded collector 12, an upper base 18 and an emitter 30 on the base. In one preferred embodiment, the emitter 30 extends by approximately 0.2 microns from the top surface and has a dopant concentration of approximately 8 × 10 19 arsenic atoms / cm 3 at that surface. The lightly doped base region 18 extends about 0.46 microns below the emitter 30 with respect to the collector 12. The upper surface of the emitter 30 includes a metal contact 35. The metal contact 35 is included to the eutectic point using a current or voltage pulse. Since the metal 35 / emitter 30 is heated to the eutectic point using a current or voltage pulse, aluminum is shorted to the base 18 through the emitter 30. The fuse is programmed when the emitter is shorted. The second preferred embodiment uses polysilicon as the interconnect medium. As a large amount of aluminum atoms move through the polysilicon, aluminum may be collected at an interface between the polysilicon and the single crystal silicon layer disposed below. Aluminum atoms are supplied from the contact metal. There is no barrier metal between the contact metal and the underlying polysilicon emitter contacts. Suppressing or replacing the TiSi 2 layer on the fuse emitter contacts provides better renewable fuse operation. PtSi replaces TiSi 2 when formed in fuse emitter contacts. Separate fuse base implants for vertical fuses change the BJT parameters for improved fuse characteristics. In another preferred embodiment, interdiffusion of the N-type P-type dopant from the polysilicon emitter contact eliminates the isolation fuse mask. The p-type doped dopant diffuses into the monocrystals before the n-type emitter dopant to change the base parameter providing a reduced gain.
Description
제 1 도는 폴리실리콘을 이용한 반도체 퓨즈 장치의 일 실시예의 단면도.1 is a cross-sectional view of an embodiment of a semiconductor fuse device using polysilicon.
제 1' 도는 에미터 접합부 위에 형성된 실리사이드를 갖는 수직퓨즈의 참고 단면도.Reference cross-sectional view of a vertical fuse having silicide formed over a 1 'or emitter junction.
제 2a 도 내지 제 2m 도는 통상의 바이폴라 정크션 트랜지스터(BJT)에 따라 본 발명에 의한 수직퓨즈 장치의 제작공정을 실시한 예의 단면도로써,2A to 2M are cross-sectional views of examples of fabricating a vertical fuse device according to the present invention according to a conventional bipolar junction transistor (BJT).
제 2a 도는 두 개의 영역으로 분할된 다이(DIE)의 단면도.2A is a cross-sectional view of a die (DIE) divided into two regions.
제 2b 도는 매설층의 어니일 공정과 필드 주입 공정 후 제2a도에 도시한 다이의 단면도.Fig. 2B is a cross sectional view of the die shown in Fig. 2A after the annealing process and the field injection process of the buried layer.
제 2c 도는 절연 고립 영역의 형성과 버드헤드(bird's head)의 평활 공정을 행한 후 단면도.2C is a cross-sectional view after the formation of an insulating isolation region and the smoothing of a bird's head.
제 2d 도는 베이스 마스크와 베이스 주입이 연속되는 싱크 마스크 및 싱크 주입 공정을 행한 후의 다이의 단면도.2D is a cross-sectional view of the die after performing a sink mask and a sink implantation process in which the base mask and the base implantation are continuous;
제 2e 도는 퓨즈장치와 BJT를 덮는 퓨즈마스크 MF를 갖는 다이의 단면도.FIG. 2E is a cross-sectional view of a die having a fuse mask and a fuse mask MF covering the BJT. FIG.
제 2f 도는 전체 표면상에 증착된 폴리실리콘층을 갖는 다이의 단면도.2f is a cross-sectional view of a die having a polysilicon layer deposited over its entire surface.
제 2g 도는 폴리실리콘층을 한정적으로 에칭한 후의 다이의 단면도.2g or cross-sectional view of the die after limited etching of the polysilicon layer.
제 2h 도는 평활 에칭백/CVD 캡 고정과 접속 마스크/에칭 공정이 연속되는 화학 증착 기법(CVD)으로 다이를 산화시킨 후의 단면도.FIG. 2h or cross-sectional view after oxidation of a die by chemical vapor deposition (CVD) in which a smooth etch back / CVD cap fixation and a connection mask / etch process are performed.
제 2i 도는 접속 금속화를 하기전 다이의 단면도.2i or cross-sectional view of the die prior to interconnect metallization.
제 2j 도는 전체 표면 상에 증착된 장벽 금속을 갖는 다이의 단면도.2J is a cross-sectional view of a die having a barrier metal deposited on its entire surface.
제 2k 도는 NH4OH:H2O2TiW 수용액의 처리로 장벽 금속과 LTO를 제거한 후의 다이의 단면도.2K is a cross-sectional view of the die after removal of barrier metal and LTO by treatment of aqueous NH 4 OH: H 2 O 2 TiW solution.
제 2l 도는 노출된 폴리실리콘 에미터 접속부를 갖는 다이의 단면도.2I or cross-sectional view of a die having exposed polysilicon emitter connections.
제 2m 도는 다이 상에 최종 형성된 퓨즈장치와 BJT를 갖는 다이의 단면도.2m is a cross-sectional view of a die having a fuser and a BJT finally formed on the die.
제 2g' 도 내지 제2l'도는 제1'도에 도시한 바와 같이 실리사이드가 에미터 접속부 상에 배치될 때 이용되는 제2g도 내지 제2m도에 도시한 공정을 변경하여 나타낸 단계의 또다른 공정의 단면도로서,Fig. 2g 'to 2l' is another process of the step shown by changing the process shown in Figs. 2g to 2m used when the silicide is disposed on the emitter connection as shown in Fig. 1 ' As a cross-sectional view of
제 2g' 도는 폴리실리콘층을 제한하여 에칭한 후 다이의 단면도.2g 'or cross-sectional view of the die after etching with limited polysilicon layer.
제 2h' 도는 CVD 기법으로 산화시킨 후 평활 에칭백/CVD 캡과 접속 마스크/에칭 공정이 행해지는 다이의 단면도.A cross-sectional view of a die undergoing a smooth etch back / CVD cap and a connection mask / etching process after oxidation by a 2h 'or CVD technique.
제 2i' 도는 제거된 TiSi2층을 교체하고 퓨즈 장치의 에미터 부분 위에 PtSi 층을 갖는 다이의 단면도.Cross-sectional view of the die replacing the 2i 'or removed TiSi 2 layer and having a PtSi layer over the emitter portion of the fuse device.
제 2j' 도는 전체 표면 상에 장벽 금속을 갖는 다이의 단면도.2j 'or cross-sectional view of a die having a barrier metal on its entire surface.
제 2k' 도는 습식 NH4OH:H2O2의 TiW 제거 공정으로 장벽 금속을 제거한 후 다이의 단면도.A cross-sectional view of a die after removing the barrier metal by a TiW removal process of 2k 'or wet NH 4 OH: H 2 O 2 .
제 2l' 도는 노출된 폴리실리콘 에미터 접속부를 갖는 다이의 단면도.211 'or cross-sectional view of a die having exposed polysilicon emitter connections.
제 2m' 도는 제2도와 같이 마지막으로 형성된 퓨즈 장치를 갖는 다이와 이 다이 상에 형성된 BJT의 단면도.2 m 'is a cross-sectional view of a die having a fuse device formed last as in FIG. 2 and a BJT formed thereon.
제 3 도는 프로그램되지 않은 퓨즈의 개략적 배열도.3 is a schematic arrangement of an unprogrammed fuse.
제 4 도는 제3도에 도시된 각 퓨즈의 전체적 배열도.4 is an overall arrangement of each fuse shown in FIG.
제 5 도는 제1도 또는 제1'도에 도시된 구조체에서 깊이에 따른 도핑 농도를 나타낸 참고도.5 is a reference diagram showing the doping concentration with depth in the structure shown in FIG. 1 or FIG.
제 6 도는 단락된 에미터/베이스 접합을 표시한 프로그램된 퓨즈의 단면도.6 is a cross-sectional view of a programmed fuse showing a shorted emitter / base junction.
제 7 도는 프로그램된 선택 퓨즈를 갖는 퓨즈 배열도.7 shows a fuse arrangement with a programmed select fuse.
제 8 도는 양호한 실시예로서 단일의 폴리실리콘 구조로 된 공동 확산된 수직 퓨즈 BJT 장치의 단면도.8 is a cross-sectional view of a co-diffused vertical fuse BJT device of a single polysilicon structure as a preferred embodiment.
제 8' 도는 또 다른 양호한 실시예로서 폴리실리콘 에미터 접속부 상에 형성된 플라튬 실리사이드를 갖는 공동 확산된 수직 퓨즈의 단면도.8 'is a cross-sectional view of a co-diffused vertical fuse having a platinum silicide formed on a polysilicon emitter connection as another preferred embodiment.
제 9a 도 내지 제9c도는 공동 확산된 수직 퓨즈의 제작 공정도로서, 제2d도 내지 제2f도의 변형 예로서, 이는 특히 제9a도는 싱크 마스크(도시하지 않음) 및 싱크 주입 공정이 행해진 다이의 단면도.9a to 9c show a manufacturing process diagram of a co-diffused vertical fuse, which is a variant of FIGS. 2d to 2f, in particular FIG. 9a shows a cross section of a die in which a sink mask (not shown) and a sink implantation process have been performed.
제 9b 도는 제2도에서 도시된 퓨즈 베이스 마스크 및 주입 공정 단계가 행해지기 전의 다이의 단면도.9B or a cross-sectional view of the die before the fuse base mask and implant process steps shown in FIG. 2 are performed.
제 9c 도는 전체 표면 상에 증착된 폴리실리콘층을 갖는 다이의 단면도.9C illustrates a cross-sectional view of a die having a polysilicon layer deposited over its entire surface.
제 10 도는 분산 저항기법으로 측정한, 구조체내에서 깊이에 따른 공동 확산 수직퓨즈의 도핑 농도에 대한 단면도.10 is a cross-sectional view of the doping concentration of the co-diffusion vertical fuse with depth in the structure, measured by the dispersion resistor method.
제 11 도는 폴리실리콘이 주입되지 않은 상태의 수직 퓨즈 단면도.11 is a cross-sectional view of a vertical fuse without polysilicon injected.
제 12 도는 제11도에 도시한 구조체의 실리콘 표면 아래에서, 깊이의 함수로서 도핑 농도의 깊이를 나타낸 그래프.FIG. 12 is a graph showing the depth of doping concentration as a function of depth below the silicon surface of the structure shown in FIG.
제 13 도는 단락된 에미터/베이스 접합을 표시한 프로그램된 퓨즈의 단면도.13 is a cross-sectional view of a programmed fuse showing a shorted emitter / base junction.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 퓨즈 장치 12 : P형 실리콘 기판10: fuse device 12: P-type silicon substrate
14 : 매설층 15 : N형 에피텍셜 박막층14 buried layer 15 N-type epitaxial thin film layer
17 : 채널 차단 주입부 21 : 필드 산화 영역17: channel blocking injection portion 21: field oxidation region
28 : 표면부 30 : 퓨즈 베이스28: surface portion 30: fuse base
40 : 폴리실리콘층 42 : 폴리 실리콘 퓨즈 에미터 접속부40 polysilicon layer 42 polysilicon fuse emitter connection portion
43 : 콜렉터 싱크 접속부 44 : 에미터43 collector sink connection 44 emitter
본 발명은 1968년 8월 9일 미합중국 특허출원 제 06/902,369호(현재는 포기상태)의 CIP 출원으로서, 1988년 9월 21일 제 07/248,307호로 출원되어 현재 미합중국 특허청에 계류되어 있는 것이다. 본 발명은 특히 퓨징 특성에 적합한 쌍극 트랜지스터(BJT)의 제조에 관한 것이다. 더욱 구체적으로는 에피텍셜 박막층에서 도핑량이 적은 에미터를 갖는 BJT 수직 퓨즈에 관한 것이다. 또한 본 발명은 퓨즈 접속부와 에미터 사이에 다결정 실리콘(폴리실리콘)을 배치시키는 공정에서의, BJT 수직 퓨즈의 제조에 관한 것이다.The present invention is a CIP application of US Patent Application No. 06 / 902,369 (currently abandoned) on August 9, 1968, filed on September 21, 1988, filed on 07 / 248,307 and currently pending in the United States Patent Office. The present invention relates in particular to the manufacture of a bipolar transistor (BJT) suitable for fusing characteristics. More specifically, the present invention relates to a BJT vertical fuse having an emitter having a low doping amount in the epitaxial thin film layer. The present invention further relates to the production of BJT vertical fuses in the process of disposing polycrystalline silicon (polysilicon) between the fuse connection and the emitter.
미합중국 특허 제 3,648,125호(출원인: Douglas Peltzer)에는 산화절연 BJT 집적회로에 관한 실 예가 기재되어 있다. 여기서는 이 특허의 내용도 참고사항으로 인용하였다. 대개의 집적회로에서는 몇가지 형태의 퓨징 구조를 가지고 있다. 퓨즈구조는 몇개의 집적회로 가능을 완성 후 영구적으로 전환시키거나 변경시키는 역할을 한다.US Patent No. 3,648,125 to Douglas Peltzer discloses an example of an oxide isolated BJT integrated circuit. The contents of this patent are also incorporated herein by reference. Most integrated circuits have some form of fusing structure. The fuse structure serves to permanently convert or change several integrated circuits after completion.
이러한 퓨즈 구조는 수평적이거나 수직적이다. 수평퓨즈는 다이 표면에 수평으로 연장되어서 상당한 영역을 점한다. 수직퓨즈는 퓨징 영역이 서로 중첩된다는 점에서 공간 효율이 높다. 수직 퓨즈는 변형 BJT일 수 있다. 통상 BJT는 기판상에 증착된 콜렉터 영역을 가진다. 즉, 베이스 영역은 콜렉터 영역을, 그리고 에미터 영역은 베이스 영역을 덮고 있다. 한편 폴리실리콘, 알류미늄 또는 알류미늄 합금접속부는 집적회로의 여러 구조들을 상호접속시킨다. 각 콜랙터, 베이스 및 에미터 영역은 표면과 최소의 저항경로를 갖도록 특별공정이 행해져서, 금속접속부가 이들 각 요소와 배선되게 한다. 부동 베이스 BJT는 베이스 영역과의 절연이 필요 없는 BJT이다.This fuse structure is either horizontal or vertical. The horizontal fuse extends horizontally on the die surface to occupy a significant area. Vertical fuses have high space efficiency in that the fusing regions overlap each other. The vertical fuse may be a modified BJT. BJTs typically have collector regions deposited on a substrate. In other words, the base region covers the collector region and the emitter region covers the base region. Polysilicon, aluminum or aluminum alloy connections, on the other hand, interconnect various structures of the integrated circuit. Each collector, base and emitter area is subjected to a special process to have a minimum resistance path with the surface so that the metal connections are wired with each of these elements. The floating base BJT is a BJT that does not require insulation from the base area.
수직 표주의 프로그래밍, 즉 퓨즈를 파손시키는 것은 부동 베이스 BJT를 역바이어스하므로써 가능하다. 역바이어스 전류는 수직 퓨즈에서 열을 발생시킨다. 퓨징 동작의 개략적인 설명으로는, 발생열이 에미터의 온도를 약 550℃까지 상승 시킨다는 것이다. 550℃의 온도는 알류미늄과 실리콘의 융점이다. 이러한 융점에서는 에미터의 실리콘과 접속부의 알류미늄이 용해되어서 이러한 용해로 생성된 공동속으로 흘러 들어간다. 프로그래밍 후에, 공동은 저 저항의 접속부를 생성하는 에미터를 통하여 베이스 영역에서 알류미늄 접속부까지 완전히 연장된다. 저 저항 접속은 에미터를 단락시켜서 프로그래밍한 후 다이오드의 구조를 효율적으로 제공한다. 퓨즈의 배열을 제공하고, 복수 개의 퓨즈 중에서 특정한 퓨즈들을 선택적으로 프로그래밍하므로써 PROM이나 PAL 디바이스 등을 생산할 수 있다. 프로그램되지 않은 퓨즈를 0으로, 프로그램된 퓨즈를 1로 하므로써 PROM이나 PAL 디바이스를 제공할 수 있다. 따라서 수직 퓨즈의 고도한 패킹 밀도는 다이 면적이 작은 거대한 배열 사용을 가능하게 하여 PROM과 PAL 디바이스에 수직 퓨즈의 사용에 기여한다.Programming of the vertical streak, i.e. breaking the fuse, is possible by reverse biasing the floating base BJT. Reverse bias current generates heat in the vertical fuse. A schematic description of the fusing operation is that the heat generated raises the temperature of the emitter to about 550 ° C. The temperature of 550 ° C is the melting point of aluminum and silicon. At this melting point, the silicon in the emitter and the aluminum at the junction dissolve and flow into the cavity created by this dissolution. After programming, the cavity extends completely from the base region to the aluminum connection through an emitter that creates a low resistance connection. Low resistance connections provide efficient diode structure after short-circuit programming of the emitter. Providing an array of fuses and selectively programming specific fuses among a plurality of fuses allows the production of a PROM or PAL device. PROM or PAL devices can be provided by setting the unprogrammed fuses to zero and the programmed fuses to one. The high packing density of the vertical fuses thus enables the use of large arrays with small die area, contributing to the use of vertical fuses in PROM and PAL devices.
조밀한 퓨즈 배열의 생성 시에, 통상의 BJT에서는 과도한 파손(overblowing)과 혼선(crosstalk)이라는 두가지 문제점이 발생한다.In creating a compact fuse arrangement, two problems arise in conventional BJTs: excessive overblowing and crosstalk.
이는 저항 접속부가 에미터 영역은 물론 베이스 영역까지 연장될 시에 일어난다. 이러한 과도한 파손은 프로그램된 퓨즈와 상이한 역할을 하는 변경할 수 없는 쇼트키 다이오드를 생산한다. 쇼트키 다이오드의 형성은 비반복성 경향이 있는 다양한 순방향 특성을 갖는 누설 디바이스를 초래한다. 쇼트키 다이오드의 액세스는 대전류 또는 소전류를 제공하여 디바이스로서의 역할을 하지 못한다.This occurs when the resistance connection extends to the emitter region as well as the base region. This excessive breakage produces an immutable Schottky diode that plays a different role than the programmed fuse. The formation of Schottky diodes results in leakage devices with various forward characteristics that tend to be non-repetitive. Schottky diodes do not serve as devices by providing high or small currents.
혼선은 2개의 퓨즈가 서로 간섭한다는 의미이다. 예컨데, 배열의 제1 퓨즈의 프로그래밍은 혼선이 클 경우에 제2 퓨즈의 프로그래밍을 방해한다.Crosstalk means that two fuses interfere with each other. For example, programming of the first fuse in the array prevents programming of the second fuse when the crosstalk is large.
통상의 BJT의 설계에서는 스위칭 속도와 트랜지스터 이득(β)을 작게 한다. 이러한 설계에서는 퓨즈의 직력 저항(Rs)이 높고, 콜렉터와 에미터 간의 개방 항복 전압(BVceo)이 낮으며, 에미터와 베이스 간의 개방-베이스 항복 전압(BVeco)이 낮은 얇은 베이스 폭을 가진다. 통상적인 BJT는 β가 약 100-150, BVceo가 6-8V, 그리고 BVeco가 2-2.5V이다. 이 정도의 수치는 퓨징 동작을 최적으로 하는 데는 적합치 못하다. 퓨즈는 BVeco가 8V이상(10-12V가 적합), BVceo는 3.0-3.6V가 적합하다. β는 10이하, 양호하게는 5이하가 적합하다.In a typical BJT design, the switching speed and the transistor gain β are made small. This design has a thin base width with a high series resistance (Rs) of the fuse, a low open breakdown voltage (BVceo) between the collector and the emitter, and a low open-base breakdown voltage (BVeco) between the emitter and the base. Typical BJTs have a β of about 100-150, a BVceo of 6-8V, and a BVeco of 2-2.5V. This level is not suitable for optimal fusing operation. The fuse is suitable for BVeco of 8V or more (10-12V is suitable) and BVceo for 3.0-3.6V. β is preferably 10 or less, preferably 5 or less.
따라서, 통상적인 퓨즈는 그 구조상 최적의 성능 파라미터를 못 가진다. 허용 가능 부동 베이스 BJT의 제조시에 이들 디바이스의 공정 환경을 고려할 때 또 다른 문제에 부딪힌다. 집적 회로에 있어서, 일회의 공정으로 수십만개에서 수백만개의 트랜지스터가 제조된다. 일반적으로, 이들 트랜지스터 중의 소량만이 퓨즈로 된다. 그리고, 퓨즈는 통상적인 BJT 제조에 수반되어 제조된다. 수직퓨즈의 제조와 관련된 또 다른 문제는 접속 매체로서 폴리실리콘을 이용하는 데 있다. 1988년 8월 16일 공고된 미합중국 특허 제 4,764,480호(출원인: VORA)에서는 집적회로에서 소정의 활성 영역과의 접속을 위한 접속 매체로서 폴리실리콘을 사용하는 것에 관하여 설명하고 있다.Thus, conventional fuses do not have optimal performance parameters in their construction. Another problem is encountered when considering the process environment of these devices in the manufacture of acceptable floating base BJTs. In integrated circuits, hundreds of thousands to millions of transistors are manufactured in a single process. In general, only a small amount of these transistors becomes a fuse. Fuses are then manufactured in conjunction with conventional BJT manufacture. Another problem associated with the manufacture of vertical fuses is the use of polysilicon as the connection medium. U.S. Patent No. 4,764,480 (VORA), published August 16, 1988, describes the use of polysilicon as a connection medium for connection to certain active regions in integrated circuits.
VORA의 특허 내용은 본 원에서도 참조하였다. 폴리실리콘을 이용하여 제조된 BJT는 도핑구조체상에 성장된 에피텍셜층을 가진다. 도핑된 기판은 콜렉터 영역을 제공하고 에피텍셜층으로의 주입 또는 확산은 베이스 여역을 제공한다. 에피텍셜층사에 형성된 폴리실리콘층은 도핑 물질을 받으며, 약간의 이 도핑물질이 에미터와 콜렉터 싱크를 형성하기 위하여 하층인 에피텍셜층으로 유입된다. 폴리실리콘의 도핑역역은 BJT 활성구조체와 접속을 행하는 금속층과 저항 접속을 형성한다. 상기 폴리실리콘 저항 접속부는 에피텍셜층에서 에미터 영역을 덮을 경우에 에미터 접속부라고 칭한다.The patent content of VORA is also referred to herein. BJT made using polysilicon has an epitaxial layer grown on a doped structure. The doped substrate provides the collector region and the implantation or diffusion into the epitaxial layer provides the base region. The polysilicon layer formed on the epitaxial layer yarns receives a doping material, and some of this doping material flows into the underlying epitaxial layer to form an emitter and collector sink. The doping region of the polysilicon forms a resistive connection with the metal layer making contact with the BJT active structure. The polysilicon resistance connection is called an emitter connection when the emitter region is covered in the epitaxial layer.
폴리실리콘층은 에피텍셜층에 형성된 알류미늄 함유 금속 접속부와 에미터를 분리시킨다. 이러한 분리 때문에 통상적인 퓨즈 동작의 개시를 어렵게 한다. 수직 퓨즈 BJT와 유사한 퓨즈가 없는 BJT에 대해 신속한 트랜지스터 특성을 유지하고 직접 회로 구성을 만들기 위해 공정상의 마찰을 최소화 할 필요가 있을 때에 실행을 곤란하게 한다.The polysilicon layer separates the emitter from the aluminum containing metal connection formed in the epitaxial layer. This separation makes it difficult to initiate normal fuse operation. It is difficult to implement when it is necessary to minimize process friction to maintain fast transistor characteristics and create a direct circuit configuration for a BJT without a fuse similar to a vertical fuse BJT.
퓨징은 접속 매체로서 폴리실리콘을 사용한 후에는 곤란한데, 이는 폴리실리콘의 용융 온도가 약 14150℃이기 때문이다.Fusing is difficult after using polysilicon as the connecting medium, because the polysilicon has a melting temperature of about 14150 ° C.
프로그래밍시에 폴리실리콘층의 용융은 상당한 열을 발생시켜 장치에 손상을 입히게 된다.Melting of the polysilicon layer during programming will generate significant heat and damage the device.
이와 같이 개량된 수직 퓨즈의 제조 방법이 요구되고 있는 것이다.Thus, there is a need for a method of manufacturing an improved vertical fuse.
[본발명의 개요][Summary of the Invention]
본 발명은 프로그래밍 전력수요가 적고, 종래 퓨즈보다 신속히 프로그램화가 가능한 수직퓨즈의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a vertical fuse, which requires less programming power and can be programmed faster than a conventional fuse.
이 공정에는 통상적 BJT와 금속 산화 반도체(MOS) 장치와 일체화된 전체 제조공정의 일부로서 수직 퓨즈의 형성에 대한 모듈화된 처리순서를 갖는다.This process has a modularized processing sequence for the formation of vertical fuses as part of the overall manufacturing process integrated with conventional BJT and metal oxide semiconductor (MOS) devices.
모듈화된 처리 공정은 통상적인 장치의 기능에 영향을 주지 않으면서, 이 장치와 동일한 다이 상에서 수직 퓨즈를 생성한다.The modularized processing process creates a vertical fuse on the same die as this device without affecting the functionality of a conventional device.
수직 퓨즈 구조의 양호한 실시예에 있어서, 에미터 영역과 베이스 영역의 두께를 변경하면 양호한 퓨징 구성을 제공할 수 있다. 퓨즈 BJT에 매우 협소한 에미터 영역과 상당히 두터운 베이스 영역을 설치함으로써, 퓨징 동작을 양호하게 할 수 있다. 에미터와 베이스 영역의 활성 도핑 농도를 변경하므로써 퓨징 동작을 개선하며 또한 혼선 현상을 줄일 수 있다.In a preferred embodiment of the vertical fuse structure, varying the thickness of the emitter region and the base region can provide a good fusing configuration. By providing a very narrow emitter region and a fairly thick base region in the fuse BJT, the fusing operation can be improved. By varying the active doping concentrations in the emitter and base regions, fusing behavior can be improved and crosstalk can be reduced.
수직 퓨즈 구조의 첫번째 양호한 일실시예로서는 제1 전도형 에피텍셜 영역 아래에 매설된 제1 전도형 콜랙터 영역을 가지고 있고, 첫번째 실시예에서는 폴리실리콘의 주입이 없다. 고전류 이득 쌍극 접합 트랜지스터와 동시에 형성된 제2 전도형 베이스 영역은 콜렉터 영역 상에 놓이며, 베이스 영역에 제1 전도형 물질이 약하게 도핑된 영역은 협소한 에미터를 제공한다. 개량된 퓨즈의 생산은 종래의 퓨즈 공정에서의 마스킹 동작 공정수보다 많지 않다. 에미터는 웨이퍼의 표면부까지 연장되며, 표면부에서의 도핑 농도는 1×2020원자/cm3이다.A first preferred embodiment of the vertical fuse structure has a first conductive collector region buried below the first conductive epitaxial region, and in the first embodiment there is no injection of polysilicon. A second conductive base region formed simultaneously with the high current gain bipolar junction transistor lies on the collector region, and the region where the first conductive material is lightly doped in the base region provides a narrow emitter. The production of improved fuses is no more than the number of masking operations in conventional fuse processes. The emitter extends to the surface portion of the wafer and the doping concentration at the surface portion is 1 × 20 20 atoms / cm 3 .
최종의 퓨즈는 종래의 전류 상태에서 보다도 낮은 전류로 프로그램되며, 에피텍셜 박막층에 대해 적합하다.The final fuse is programmed to a lower current than in conventional current conditions and is suitable for epitaxial thin film layers.
면적이 큰 에미터 영역을 갖는 수직 퓨즈의 생산에는, 고체 에피텍셜을 성장시키므로써 일어나는 고저항 문제가 발생한다. 프로그램되지 않은 퓨즈는 제조시에 사용된 다양한 열처리시에 사전(事前) 프로그램에 방해가 된다. 사전 프로그래밍은 제조된 퓨즈가 변경 불능하게 프로그램된 상태로 제작될 때의 좋지 않은 경우로 진전되었다는 용어이다.In the production of vertical fuses having a large area of emitter, high resistance problems arise from growing solid epitaxial. Unprogrammed fuses interfere with preprogramming during the various heat treatments used in manufacturing. Pre-programming is a term that has evolved into a bad case when a manufactured fuse is manufactured in an immutable programmed state.
본 발명의 두번째 실시예에서는 접속 매체로서 폴리실리콘을 사용하는 BJT 공정이 있다. 협소한 퓨즈 에미터에 확산 방식으로 알류미늄 원자를 주입하여, 퓨즈 베이스 특성을 독자적으로 변경시키므로써 우수한 수직 퓨즈 장치를 생산할 수 있다.In a second embodiment of the invention there is a BJT process using polysilicon as the connection medium. By injecting aluminum atoms into the narrow fuse emitter in a diffusion manner, the fuse base characteristics can be changed independently to produce an excellent vertical fuse device.
따라서, 알루미늄 같은 접속 금속은 수직 퓨즈 상에서 폴리실리콘 에미터 접속부를 피복하는 실리사이드와 직접 접속한다. 그러나, 장벽 금속은 BJT의 폴리실리콘 에미터 접속부로부터 접속 금속을 분리시킨다.Thus, a connecting metal such as aluminum connects directly to the silicide covering the polysilicon emitter connection on the vertical fuse. However, the barrier metal separates the connecting metal from the polysilicon emitter connection of the BJT.
한 실시예에서는 개별적인 마스킹 동작을 행하여서 퓨즈 베이스 특성을 개별적으로 변경할 수 있다. 이러한 부가적인 마스킹 동작은 BJT 베이스 영역에 영향을 주지 않고 퓨즈 베이스 영역에만 영향을 준다. 여기에서는 폴리실리콘 퓨즈 에미터 접속부가 베이스 영역을 둘러싸는 필드 산화 영역까지 연장된 하층의 퓨즈 베이스 영역을 완전히 덮는 정도의 수평 규격을 가진다. 이러한 피복 에미터 접속부는 그밖의 퓨즈가 아닌 활성 영역에서 사용되는 이성의 베이스 주입부를 퓨즈 베이스가 변동으로부터 보호한다.In one embodiment, the individual masking operations may be performed to individually change the fuse base characteristics. This additional masking operation affects only the fuse base region without affecting the BJT base region. It has a horizontal dimension such that the polysilicon fuse emitter connection completely covers the underlying fuse base region extending to the field oxidation region surrounding the base region. This sheath emitter connection protects the fuse base from fluctuations in the base injection portion that is used in the active area rather than in other fuses.
몇몇 실시예에서, 폴리실리콘으로 제작된 통상의 BJT는 에미터 접속부 상에 형성된 티타늄 실리사이드층(TiSi2)을 가지며, 이 티타늄 텅스텐 같은 장벽 금속은 알루미늄 함유 접속 금속과 에미터를 피복하는 실리사이드 사이에 놓인다.In some embodiments, a conventional BJT made of polysilicon has a titanium silicide layer (TiSi 2 ) formed on an emitter junction, wherein a barrier metal such as titanium tungsten is interposed between the aluminum containing interconnect metal and the silicide covering the emitter. Is placed.
본 발명에서는, 폴리실리콘 에미터 접속부를 덮는 장벽 금속의 제거는 알루미늄 원자를 퓨즈 에미터에 확산 방식으로 주입하므로써 행할 수 있다. 알루미늄 원자가 TiSi2를 통해 확산되어, TiSi2의 상당량이 퓨즈 에미터 접속부 이상일 때에 사전 프로그램된 수직 퓨즈의 주입량이 증가한다. 양호한 실시예에서는, 사전 프로그래밍 주입을 줄이기 위하여 퓨즈 에미터 접속부로부터 TiSi2를 제거시킨다. 본 발명에서는 피복 TiSi2층 없이 폴리실리콘 퓨즈 에미터 접속부를 형성하는 2가지의 양호한 방법을 제공한다.In the present invention, the barrier metal covering the polysilicon emitter connecting portion can be removed by injecting aluminum atoms into the fuse emitter in a diffusion manner. Aluminum atoms diffuse through the TiSi 2, increases the pre-programmed dosage of the vertical fuse a considerable amount of TiSi 2 or more when the fuse emitter connection. In a preferred embodiment, TiSi 2 is removed from the fuse emitter connection to reduce preprogrammed injection. The present invention provides two preferred methods of forming polysilicon fuse emitter connections without a coated TiSi 2 layer.
첫번째 실시예는, TiSi2층 제거는 퓨즈 에미터 접속부에서 모든 TiSi2형성을 억제하며, 두번째 실시예에서는, 제2 실리사이드, 예컨대 플라티늄 실리사이드(PtSi) 같은 퓨즈 에미터 접속부 상에서 상당량의 TiSi2를 교체한다.In the first embodiment, removal of the TiSi 2 layer inhibits all TiSi 2 formation at the fuse emitter connections, and in the second embodiment, a significant amount of TiSi 2 is replaced on the fuse emitter connections, such as the second silicide, such as platinum silicide (PtSi). do.
장벽 금속의 제거와 더불어 TiSi2의 제거와 TiSi2의 교체는 퓨징 특성을 개선하도록 폴리실리콘을 확산 방식으로 접속 금속을 주입하는 양호한 방법이다.The removal of TiSi 2 and replacement of TiSi 2 in addition to the removal of barrier metals are a good way to inject connection metals in a polysilicon diffusion manner to improve the fusing properties.
본 발명의 특성과 장점에 관한 이해는 도면을 참조한 다음의 설명으로부터 용이해질 수 있을 것이다.An understanding of the features and advantages of the present invention will be readily apparent from the following description with reference to the drawings.
본 원에서는 다음 순서로 실시예를 설명한다.Herein, the embodiments will be described in the following order.
I. 폴리실리콘 실시예I. Polysilicon Examples
A. TiSi2제거A. Remove TiSi 2
B. TiSi2교체B. TiSi 2 replacement
II. 폴리실리콘 공정II. Polysilicon process
A. TiSi2제거A. Remove TiSi 2
B. TiSi2교체B. TiSi 2 replacement
III. 폴리실리콘 퓨즈 기능III. Polysilicon Fuse Capability
IV. 공동 확산한 실시예IV. Co-Diffusion Example
A. TiSi2제거A. Remove TiSi 2
B. TiSi2교체B. TiSi 2 replacement
V. 폴리실리콘이 아닌 실시예V. Examples Not Polysilicon
VI. 결론VI. conclusion
(I. 폴리실리콘 실시예)(I. Polysilicon Examples)
제1도는 폴리실리콘 접속부를 이용한 실시예인 반도체 퓨즈 장치(10)의 개략적인 단면도이다.1 is a schematic cross-sectional view of a semiconductor fuse device 10 that is an embodiment using polysilicon connections.
퓨즈 장치(10)는 양호한 실시예에서는 붕소가 도핑되어 소정 저항치를 갖는 P 전도형의 기판(12)을 가진다. 상기 저항치는 공정에 좌우되는 것으로서 가변적이다. 비근한 예로 National Semiconductor 社의 FAST-Z와 유사한 공정인 제1 공정 형태에 있어서의 저항치는 1-3.5Ω·Cm이다. 제2 공정 형태, 예컨대 ASPECT II 공정에서 권장하는 저항치는 약 10-18Ω·Cm이며, National Semiconductor 社에서 사용하는 ASPECT III 공정 등과 같은 제3 공정 형태에서의 저항치는 약 30-40Ω·Cm이다. 콜렉터로서 역할을 하는 매설층은 기판까지 연장된다. 콜렉터에는 비소 원자가 1×1019-5×1019원자/Cm3가 주입된다. 실리콘인 N형의 에피텍셜층(15)은 기판(12)과 매설층(14)의 상부면을 덮는다. 에피텍셜층(15)의 두께도 공정에 좌우된다. 제1 공정의 형태에서는 에피텍셜층의 두께가 약 1.2-1.5 마이크론이다(양호하게는 1.3마이크론). 제1 공정 형태에서의 에피텍셜층의 두께는 약 1.3 마이크론이며, 제3 공정 형태에서는 1.1 마이크론이다.The fuse device 10 has, in the preferred embodiment, a substrate 12 of P conductivity type that is doped with boron and has a predetermined resistance. The resistance value is variable depending on the process. In a non-trivial example, the resistance value of the first process type, which is similar to FAST-Z of National Semiconductor, is 1-3.5Ω · Cm. The resistance value recommended in the second process type, for example, the ASPECT II process is about 10-18 Ω · Cm, and the resistance value in the third process type, such as the ASPECT III process used by National Semiconductor, is about 30-40 Ω · Cm. The buried layer, which serves as a collector, extends to the substrate. Arsenic atoms of 1 × 10 19 -5 × 10 19 atoms / Cm 3 are injected into the collector. An N-type epitaxial layer 15 made of silicon covers the upper surfaces of the substrate 12 and the buried layer 14. The thickness of the epitaxial layer 15 also depends on the process. In the form of the first process, the epitaxial layer has a thickness of about 1.2-1.5 microns (preferably 1.3 microns). The thickness of the epitaxial layer in the first process form is about 1.3 microns and 1.1 microns in the third process form.
채널 차단 주입부(17)는 필드 산화 영역에 근접한 실리콘 이산화물/실리콘 인터페이스 채널 반전을 방지한다. 충분하게 홈이 생긴 필드 산화 영역(21)은 퓨즈 장치(10)의 절연부를 제공한다. 필드 산화 영역(21)은 에피텍셜 실리콘(15)의 고립부(23)를 직선으로 둘러 싸서, 전기 전열된 포켓을 제공한다. 포켓내의 활성소자와 수동 소자는 분리되어서 다른 셀과의 간섭없이 동작한다. 제2 필드 산화 영역(22)은 트랜지스터의 잔유 부분에서 콜렉터 싱크(25)를 분리시킨다. 도핑 농도가 강한 콜렉터 싱크(25)는 N형의 도핑 물질, 일반적으로 P 원자로서 활성 화학 도핑 농도는 약 1×1017-1×1020원자/Cm3이다. 콜렉터 싱크(25)의 판저항은 약 10-20 Ω/스퀘어이다.The channel blocking implant 17 prevents silicon dioxide / silicon interface channel inversion close to the field oxide region. The fully grooved field oxide region 21 provides an insulation of the fuse device 10. The field oxide region 21 surrounds the isolation 23 of epitaxial silicon 15 in a straight line, providing an electrically conductive pocket. The active and passive elements in the pocket are separated and operate without interference with other cells. The second field oxide region 22 separates the collector sink 25 in the remaining portion of the transistor. The collector sink 25 with a high doping concentration is an N-type doping material, typically a P atom, with an active chemical doping concentration of about 1 × 10 17 −1 × 10 20 atoms / Cm 3 . The plate resistance of the collector sink 25 is about 10-20 Ω / square.
퓨즈 베이스(30)의 P형 도핑 농도는 폴리실리콘 단결정 아래의 약 0.25 마이크론 깊이로 5×1017-5×1018원자/Cm3이다(양호하게는 1×1018원자/Cm3). 퓨즈(30)의 두께는 0.3-0.5 마이크론이다(양호하게는 0.4마이크론).The P-type doping concentration of fuse base 30 is 5 × 10 17 -5 × 10 18 atoms / Cm 3 (preferably 1 × 10 18 atoms / Cm 3 ) at a depth of about 0.25 microns below the polysilicon single crystal. The thickness of the fuse 30 is 0.3-0.5 microns (preferably 0.4 micron).
에피텍셜층(15)은 제1, 제2의 공정으로 두께가 약 4500Å인 폴리실리콘 피복층(40)을 가진다. 제3 공정 형태에 있어서, 폴리실리콘층(40)의 두께는 약 0.32 마이크론이다.The epitaxial layer 15 has a polysilicon coating layer 40 having a thickness of about 4500 kPa in the first and second processes. In a third process form, the thickness of the polysilicon layer 40 is about 0.32 microns.
폴리실리콘층(40)의 선택 영역은 종래 기술과 같이 접속부 또는 저항소자로서 역할을 하는 활성 화학 도핑 농도를 가진다. 이들 영역중의 하나는, 일반적으로 비소 원자인 N형 도핑 원자를 갖는 폴리실리콘 에미터 접속부(42)이다. 에미터 접속부(42)의 활성 화학 농도는 약 1×1019-1×2020원자/Cm3이다(양호하게는 2×1019원자/Cm3이다). 폴리실리콘 에미터 접속부(42)는 나중의 이성 베이스 주입 동작이 퓨즈 장치로부터 변경되는 것을 방지하는 퓨즈 베이스 영역(30)을 가진다. 폴리실리콘층(40)의 그밖의 선택 영역은 콜렉터 싱크(25)를 덮는 콜렉터 싱크 접속부이다.The selected region of the polysilicon layer 40 has an active chemical doping concentration that acts as a connection or resistance element as in the prior art. One of these regions is a polysilicon emitter connection 42 having an N-type doping atom, which is generally an arsenic atom. The active chemical concentration of emitter junction 42 is about 1 × 10 19 -1 × 20 20 atoms / Cm 3 (preferably 2 × 10 19 atoms / Cm 3 ). The polysilicon emitter connection 42 has a fuse base region 30 that prevents later heterogeneous base injection operations from being changed from the fuse device. Another optional region of the polysilicon layer 40 is a collector sink connection covering the collector sink 25.
퓨즈 에미터 접속부(42)로부터의 N형 도핑은 퓨즈 베이스(30)를 덮는 에미터(44)를 형성한다. 에미터(44)는 에피텍셜층(15)까지 약 0.07-0.12 마이크론, 양호하게는 700-800 마이크론까지 연장된다. 표면부에서 활성 화학 도핑 농도는 약 1×1020-2×1020원자/Cm3으로서, 양호하게는 1.2×1020원자/Cm3이다.N-type doping from the fuse emitter connection 42 forms an emitter 44 covering the fuse base 30. Emitter 44 extends to about 0.07-0.12 microns, preferably 700-800 microns, to epitaxial layer 15. The active chemical doping concentration at the surface portion is about 1 × 10 20 -2 × 10 20 atoms / Cm 3 , preferably 1.2 × 10 20 atoms / Cm 3 .
[A. TiSi2제거][A. TiSi 2 removed]
제3공정의 양호한 실시예인 저온 산화물(LPO) 층(49)은 에미터 접속부(42)를 둘러싸서, 에미터 접속부(42)의 초기 실리사이드 형성을 보호한다. 제1, 제2 형태의 공정에 있어서, 초기의 어니일 산화는 이러한 초기의 실리사이드 형성을 보호한다. 임의의 노출 접속 개구에서 PrSi층(52)은 연속 쇼트키 겸용 처리로써 제공되는 것이다.The low temperature oxide (LPO) layer 49, which is a preferred embodiment of the third process, surrounds the emitter junction 42 to protect the initial silicide formation of the emitter junction 42. In the first and second forms of process, early annealing oxidation protects this early silicide formation. The PrSi layer 52 in any exposed connection opening is to be provided as a continuous Schottky combined process.
[B. TiSi2교체][B. TiSi 2 replacement]
제1'도는 또다른 실시예로서, 에미터 접속부(42) 상에 형성된 실리사이드를 갖는 수직 퓨즈의 단면도이다. 폴리실리콘층(40)과 폴리실리콘 영역(46, 48)의 그밖의 선택 부분은 각각 저항 소자와 콜렉터 접속부를 제공한다. P형 도핑 물질은 폴리실리콘 영역(46)에 활성 화학 도핑 농도가 1×1017-5×1018원자/Cm3, 양호하게는 1×1018원자/Cm3로 약하게 도핑된다. P형 도핑 물질은 폴리실리콘 영역(48)에 활성 화학 도핑 농도가 1×1019원자/Cm3로 약하게 도핑된다. 폴리실리콘층(40)의 선택 영역에서 티타늄과 같은 내화성 금속을 반응시키므로써, 피복 실리사이드층(50)을 형성하며, 티타늄 실리사이드(TiSi2)는 내화성 금속과 접속하면서, 폴리실리콘층(40)상에 형성된다. 실리사이드층(50)의 두께는 약 1200Å이다. TiSi2의 제거 실시예에서, 산화물(49)은 제1도와 같이 폴리실리콘 에미터 접속부(42) 상에서 최초의 티타늄 실리사이드 형성을 보호한다.1 'is a cross-sectional view of a vertical fuse having silicide formed on emitter connection 42 as another embodiment. Other optional portions of the polysilicon layer 40 and polysilicon regions 46 and 48 provide resistive elements and collector connections, respectively. P-type doping material is lightly doped in polysilicon region 46 with an active chemical doping concentration of 1 × 10 17 -5 × 10 18 atoms / Cm 3 , preferably 1 × 10 18 atoms / Cm 3 . The P-type doping material is lightly doped to the polysilicon region 48 with an active chemical doping concentration of 1 × 10 19 atoms / Cm 3 . By reacting a refractory metal such as titanium in the selected region of the polysilicon layer 40, a coating silicide layer 50 is formed, and the titanium silicide TiSi 2 is connected to the refractory metal and is on the polysilicon layer 40. Is formed. The thickness of the silicide layer 50 is about 1200 kPa. In the removal embodiment of TiSi 2 , oxide 49 protects the first titanium silicide formation on the polysilicon emitter junction 42 as shown in FIG. 1.
TiSi2교체의 실시예는, 선택 폴리실리콘 접속을 피복하는 실리사이등층(50) 부분을 교체하므로써 PrSi층을 제거한다. PtSi층(52)의 두께는 약 500Å이다.An embodiment of TiSi 2 replacement removes the PrSi layer by replacing the portion of the silicide layer 50 that covers the selected polysilicon connection. The thickness of the PtSi layer 52 is about 500 GPa.
증착된 장벽 금속(54)(티타늄 텅스텐(TiW) 10% Ti, 90%W)은 알루미늄 원자가 콜렉터 싱크 접속부 같은 폴리실리콘층(40)의 하위 부분으로 확산되는 것을 방지한다. 퓨즈 에미터(44) 영역을 피복하는 면은 장벽 금속(54)을 갖지 않는다. 제1 접속 금속층(60)은 전체 다이 상에 증착된 알루미늄(AL), 실리콘 및 구리(Cu)의 합금이다. 일실시예로, 금속층(60. 금속-1)은 Al/Si/cu로서, 중량의 성분비는 Al이 93.5-100%(양호하게는 95.1%), Si가 약 0.5-1.4%(양호하게는 0.9%), 그리고 cu가 0-5%(양호하게는 4%)이다. 금속층(60)은 PtSi층과 접속한다. 폴리실리콘 영역(42) 상의 금속층(60)은 예컨대, 퓨즈 장치(10)의 비트선의 연결부를 형성한다.The deposited barrier metal 54 (Titanium Tungsten (TiW) 10% Ti, 90% W) prevents aluminum atoms from diffusing into the lower portion of the polysilicon layer 40, such as the collector sink connection. The face covering the fuse emitter 44 area does not have a barrier metal 54. The first connecting metal layer 60 is an alloy of aluminum (AL), silicon and copper (Cu) deposited on the entire die. In one embodiment, the metal layer 60. Metal-1 is Al / Si / cu, with a weight component ratio of 93.5-100% Al (preferably 95.1%) and Si about 0.5-1.4% (preferably 0.9%), and cu is 0-5% (preferably 4%). The metal layer 60 is connected with the PtSi layer. The metal layer 60 on the polysilicon region 42 forms a connection of the bit line of the fuse device 10, for example.
폴리실리콘 영역(43)에 접속된 Al/Si/cu인 제2의 접속 금속층(62)은 예컨대 퓨즈 장치(10)의 워드선(word line)에 대한 연결을 제공한다. 산화물(70)은 퓨즈 장치 구조(10)의 절연과 보호를 제공한다.The second connecting metal layer 62, Al / Si / cu, connected to the polysilicon region 43, provides a connection to a word line of the fuse device 10, for example. Oxide 70 provides insulation and protection of fuse device structure 10.
양호한 실시예에서 퓨즈 베이스(30)는 외부 접속을 갖지 않으며, 비트와 워드선에 대해 부동적이다.In the preferred embodiment the fuse base 30 has no external connection and is floating for bits and word lines.
[II. 폴리실리콘 공정][II. Polysilicon process]
제2a도 내지 제2m도는 통상적인 BJT 방식에 따른, 본 발명의 실시예로서 수직 퓨즈 장치의 제조 단면도이다. 재2a도 내지 제2m도는 수직 퓨즈의 TiSi2제거의 실시예이다.2A to 2M are cross-sectional views of manufacturing a vertical fuse device as an embodiment of the present invention according to a conventional BJT scheme. 2a to 2m are examples of TiSi 2 removal of a vertical fuse.
제2g'도 내지 제2m'도는 제2g도 내지 제2m도에 도시한 공정을 변경한 또 다른 공정에 대한 선택된 공정의 단면도이다. 이러한 변경된 공정 단계에서는 제1도에 도시한 바와 같이 수직 퓨즈의 TiSi2교체 실 예를 보여 준다.2g 'to 2m' are sectional views of selected processes for another process in which the process shown in FIGS. 2g to 2m is modified. This modified process step shows an example of TiSi 2 replacement of a vertical fuse as shown in FIG.
[A. TiSi2제거][A. TiSi 2 removed]
제2a도는 다이(6)가 2개의 부분, 즉 퓨즈 장치(10)를 형성하는 제1의 소정 영역과 BJT(11)를 형성하는 제2의 소정 영역으로 분할되어 있는 단면도이다. 저항이 10-18Ω·Cm(양호하게는 10Ω·Cm)인 P형 기판은 공지 기법으로 산화하여, 초기 다이(6)를 생성한다. P형 기판(12)을 마스킹하고, 에칭하며 또한 제2의 산화를 행하여 선택된 영역상에서 주입 방지 산화막(13)을 만든다. 이렇게 선택된 영역에는 매설층(14)을 형성하도록 산화막(13)을 통하여 N형 도핑 물질이 주입된다.FIG. 2A is a cross-sectional view in which the die 6 is divided into two parts, a first predetermined area forming the fuse device 10 and a second predetermined area forming the BJT 11. A P-type substrate having a resistance of 10-18 Ω · Cm (preferably 10Ω · Cm) is oxidized by a known technique to produce an initial die 6. The P-type substrate 12 is masked, etched and subjected to a second oxidation to form an injection preventing oxide film 13 on the selected region. The N-type doping material is implanted through the oxide film 13 to form the buried layer 14 in the selected region.
주입된 N형 도핑물질은 주입 에너지가 50-100KeV로 1회 주입량이 1×1015-1×1016이다(양호하게는 80KeV로 1회 주입량은 5×1015이다).The implanted N-type doping material has an injection energy of 50-100 KeV and a single injection amount is 1 × 10 15 -1 × 10 16 (preferably 80KeV and a single injection amount is 5 × 10 15 ).
매설층 주입부(14)의 판저항은 20-30Ω/스퀘어이며, 양호하게는 25Ω/스퀘어이다. 도시되어 있지는 않았지만, 이와 유사하게 P형 도핑물질을 주입하여 채널 차단 영역(17)을 형성한다.The plate resistance of the buried layer injection section 14 is 20-30? / Square, preferably 25? / Square. Although not shown, similarly, the P-type doping material is implanted to form the channel blocking region 17.
제2b도는 매설층 어니일 공정과 필드 주입 공정 후 제2a도에 나타낸 다이(6)의 단면도이다.FIG. 2B is a cross-sectional view of the die 6 shown in FIG. 2A after the buried layer annealing process and the field injection process.
온도를 순환시키므로써 매설층(14)과 필드 주입부(17)를 어니일한다.By circulating the temperature, the buried layer 14 and the field injection section 17 are annealed.
그 이후, 저압(RP)의 에피텍셜 실리콘층(15)에 도핑된 P이 성장되어 산화된다. 에피텍셜층(15)의 활성화학 도핑 농도는 약 8×1015-1.2×1016원자/Cm3이다(양호하게는 1×1016원자/Cm3이다).Thereafter, P doped in the epitaxial silicon layer 15 of low pressure RP is grown and oxidized. The activation doping concentration of epitaxial layer 15 is about 8 × 10 15 -1.2 × 10 16 atoms / Cm 3 (preferably 1 × 10 16 atoms / Cm 3 ).
에피텍셜층(15)의 저항은 약 0.45-0.55Ω·Cm, 양호하게는 0.5Ω·Cm이다.The resistance of the epitaxial layer 15 is about 0.45-0.55? Cm, preferably 0.5?
에피텍셜층(15)의 두께는 약 1.2-1.5 마이크론, 양호하게는 1.3 마이크론이다.The epitaxial layer 15 is about 1.2-1.5 microns thick, preferably 1.3 microns.
매설층(14)을 둘러싸는 채널 차단부(17)는 에피텍셜층 주입부를 어닐링하므로써 생성된다.The channel blocking portion 17 surrounding the buried layer 14 is produced by annealing the epitaxial layer injection portion.
매설층 주입부(14)는 에피텍셜층으로 약 0.3-0.6 마이크론, 양호하게는 0.5 마이크론 정도 확산된다.The buried layer injection section 14 is diffused about 0.3-0.6 microns, preferably 0.5 microns, into the epitaxial layer.
매설층 주입부(14)는 퓨즈 장치(10)와 BJT(11)에 대해 콜렉터로서 역할을 한다.The buried layer injection section 14 serves as a collector for the fuse device 10 and the BJT 11.
제2c도는 절연 고립부를 형성하여 버드 헤드 평활 공정을 행한 후의 다이(6) 단면도이다.FIG. 2C is a cross-sectional view of the die 6 after the insulating isolation portion is formed to perform a bird head smoothing step. FIG.
고압의 산화(HI POX)공정이 연속되는 산화/질화 샌드위치 증착, 마스크 그리고 KOH에칭으로 절연 고립부를 형성한다.A high pressure oxidation (HI POX) process is followed by successive oxide / nitride sandwich deposition, mask and KOH etching to form insulation isolation.
사화 영역(21)은 포위되어 잇으며, 산화 영역(22)는 각 직선 영역을 2개의 부분으로 분할한다.The firing region 21 is surrounded, and the oxidation region 22 divides each straight region into two parts.
제2d도는 베이스 마스크와 베이스 주입이 연속되는 싱크 마스크와 싱크주입을 한 후의 다이(6)의 단면도이다. 싱크 주입부에 열순환시켜 어닐링하여 싱크영역(25)을 제공한다. 그 후, 마스크(M)는 퓨즈 장치(10)를 실드하는 한편 BJT는 진성의 베이스 주입을 받는다. 베이스 주입부는 활성 화학 도포 농도가 약 1×1017내지 1×1018원자/Cm3, 양호하게는 1×1018원자/Cm3인 베이스 영역(30')을 갖는 BJT(11)를 제공한다. 베이스 주입 공정에서는 P형의 도핑물을 주입 에너지로 주입시키는데 여기서는 2×1013-3×1013개의 49bF2+이온/Cm3(양호하게는 3×1013개의 이온)을 주입 에너지 45KeV로 주입한다.FIG. 2D is a cross-sectional view of the die 6 after the sink mask and the sink injection in which the base mask and the base implantation are continuous. The cycle is annealed by heat circulation to provide the sink region 25. Thereafter, the mask M shields the fuse device 10 while the BJT receives an intrinsic base injection. The base infusion provides a BJT 11 having a base region 30 'having an active chemical application concentration of about 1 × 10 17 to 1 × 10 18 atoms / Cm 3 , preferably 1 × 10 18 atoms / Cm 3 . . In the base implantation process, P-type dopants are implanted with implantation energy, where 2 × 10 13 -3 × 10 13 49bF 2+ ions / Cm 3 (preferably 3 × 10 13 ions) are implanted with an implantation energy of 45 KeV do.
이러한 베이스 주입부는 약 80-120 범위에서 BJT에 대해 β를 제공한다. 마스크(M)는 BJT(11)의 진성 베이스 주입으로부터 퓨즈 장치(10)를 보호한다.This base infusion provides β for BJT in the range of about 80-120. Mask M protects fuse device 10 from intrinsic base injection of BJT 11.
제2e도는 퓨즈장치(30)와 BJT(11)를 덮는 퓨즈 마스크(MF)를 갖는 다이(6)의 단면도이다. 개별적인 퓨즈 베이스 주입을 베이스(30')가 BJT(11)의 베이스(30')와 다른 특성의 파라미터를 갖게 한다. 개별적인 퓨즈 베이스 주입 공정에서느 주입 에너지 50-100KeV로 1회에 1×1013-5×1013개의 이온을 주입한다(최적은 70KeV로 2×1013개의 이온을 주입한다). 따라서, 통상적인 BJT 장치와 수직 퓨즈에 대해서 개별적인 2단계의 마스크 공정과 주입 공정으로 두개의 별도의 베이스를 야호하게 제공한다.2E is a cross-sectional view of the die 6 having a fuse mask M F covering the fuse device 30 and the BJT 11. Individual fuse base injection causes the base 30 'to have a parameter of a different nature than the base 30' of the BJT 11. In a separate fuse-based implantation process, 1 x 10 13 -5 x 10 13 ions are implanted at a time of 50-100 KeV implantation energy (optimally 2 x 10 13 ions at 70 KeV). Thus, two separate mask processes and injection processes are provided separately for conventional BJT devices and vertical fuses.
BJT(30')는 박막으로서 도핑 농도는 퓨즈 베이스(30)보다 작다.The BJT 30 'is a thin film and the doping concentration is smaller than the fuse base 30.
제2f도는 전체 표면이 폴리실리콘층(40)인 다이(6)의 단면도이다. 폴리실리콘의 두께는 약 4000Å-5000Å, 양호하게는 4500Å이다. 이 층(40)은 캡 산화막을 갖는다. 규격이 큰 마스크(도시하지 않음)는 캡 산화막을 통해 P 및 N형 도핑물을 주입하므로써 폴리실리콘층(40)에 P+, P-및 N+영역을 선택적으로 형성할 수 있다. 선정된 P+, P-및 N+영역은 에미터, 베이스 및 콜렉터 접속부와 같은 다양한 소자에 대응한다.FIG. 2F is a cross sectional view of the die 6 in which the entire surface is a polysilicon layer 40. FIG. The thickness of the polysilicon is about 4000 kPa-5000 kPa, preferably 4500 kPa. This layer 40 has a cap oxide film. A mask of a large size (not shown) may selectively form P + , P −, and N + regions in the polysilicon layer 40 by injecting P and N type dopants through the cap oxide film. The selected P + , P - and N + regions correspond to various devices such as emitter, base and collector connections.
폴리실리콘층(40)은 평균 직경이 약 200Å인 원주형의 그레인 경계로 형성할 수 있다. 폴리실리콘 그레인 경계 규격은 온도와 도핑농도의 함수이다. 본 발명의 동작에 관한 설명은 전도성 금속원자의 대량전송이 그레인 경계에 의해서 일어나는 것으로 가능하지만, 평균 그레인 경계규격에 있어서의 실제적인 제약은 하층 에미터의 측면규격일 수 있다. 그레인 경계가 에미터 규격을 초과하게 되, 에미터상에는 퓨즈장치를 설계하는 데 필요한 알루미늄이 부족해 진다. 비결정의 폴리실리콘이나 대형의 그레인 폴리실리콘은 에미터 표면으로 알루미늄 원자를 충분히 대량 전달하여, 프로그램을 가능케 한다.The polysilicon layer 40 may be formed with a columnar grain boundary having an average diameter of about 200 mm 3. Polysilicon grain boundary specifications are a function of temperature and doping concentration. The description of the operation of the present invention is possible in that mass transfer of conductive metal atoms is caused by grain boundaries, but the practical constraint on the average grain boundary specification may be the lateral specification of the lower emitter. The grain boundaries will exceed the emitter specification, and the emitters will lack the aluminum needed to design the fuse. Amorphous polysilicon or large grain polysilicon transfer large amounts of aluminum atoms to the emitter surface, allowing for programming.
제2g도는 폴리실리콘층(40)을 제한적으로 에칭한 후의 다이(6)의 단면도이다. N+폴리실리콘 에미터 접속부(42)와 N+폴리실리콘 콜렉터 싱크 접속부(43)는 각각 에미터(44, 44')와 콜렉터 싱크(25)와의 접합에 기여한다. 폴리실리콘 에미터 접속부(42)의 수평치수는 퓨즈 베이스 영역을 완전히 덮어서, 진성의 베이스 주입물로부터 퓨즈 베이스(30)를 보호한다. 제1 폴리실리콘 영역(46)과 제2 폴리실리콘 영역(48)은 통상적인 방식으로 소정의 저항성 소자를 형성한다. BJT(11)는 에피텍셜층(15)에서 P+형 영역과 접속된 P+베이스 접속부(51)를 가진다. 진성 베이스 주입은 상기의 P+영역을 제공한다. 폴리실리콘 접속부(42)는 진성 베이스 주입을 행할 시에 퓨즈 베이스(30) 파라미터의 변동을 막는다. 캡 산화막의 형성에 이어 진성 베이스 주입동작이 행해진다. 다이(6)는 실리사이드 제거 마스크를 가지며, 계속해서 최종 주입 및 어니일/산화 공정이 행해진다. 이 공정에서는 폴리실리콘 접속 영역으로부터 하층의 에피텍셜층(15)으로 약간의 도핑 물질을 유도해 낸다. 퓨즈 장치(10)에서의 에미터(44)와 BJT(11)에서의 에미터 생성은 에피텍셜층(15)에 인가되는 도핑물질의 결과이다. 어닐링 처리 후에, 선택된 영역내의 산화막을 산화 에칭으로 제거시킨다. 산화막 제거후에 내화성 금속이 증착된다. 양호한 내화성 금속으로는 티타늄(Ti)이다. 폴리실리콘층(40)과 티타늄의 접속 즉, TiSi2는 열반응을 시키므로써 가능하다. 과도한 티타늄을 제거한 후에는 제2 실리사이드 반응으로 폴리실리콘 접속부(42)를 제외한 모든 실리콘 접속부를 덮는 TiSi2를 생성한다. LTO(49)는 폴리실리콘 접속부(42)상에서 TiSi2를 저지한다.FIG. 2G is a cross-sectional view of die 6 after limited etching of polysilicon layer 40. FIG. The N + polysilicon emitter connections 42 and the N + polysilicon collector sink connections 43 contribute to the joining of the emitters 44, 44 ′ and the collector sink 25, respectively. The horizontal dimension of the polysilicon emitter connection 42 completely covers the fuse base area, protecting the fuse base 30 from intrinsic base implants. The first polysilicon region 46 and the second polysilicon region 48 form certain resistive elements in a conventional manner. The BJT 11 has a P + base connecting portion 51 connected to the P + type region in the epitaxial layer 15. Intrinsic base implantation provides the P + region above. The polysilicon connection 42 prevents fluctuations in the fuse base 30 parameters when performing intrinsic base injection. Following the formation of the cap oxide film, an intrinsic base injection operation is performed. The die 6 has a silicide removal mask, followed by a final implantation and annealing / oxidation process. In this process, some dopant is induced from the polysilicon connection region to the underlying epitaxial layer 15. Emitter generation in fuse device 10 and emitter generation in BJT 11 are the result of doping material applied to epitaxial layer 15. After the annealing treatment, the oxide film in the selected region is removed by oxidative etching. After the oxide film is removed, a refractory metal is deposited. Preferred refractory metals are titanium (Ti). The connection between the polysilicon layer 40 and titanium, that is, TiSi 2, is possible by thermal reaction. After removing the excess titanium, a second silicide reaction produces TiSi 2 covering all of the silicon connections except for the polysilicon connections 42. The LTO 49 blocks TiSi 2 on the polysilicon connection 42.
제2h도는 CVD 처리로 산화시킨 후의 다이(6)의 단면도이다. 그 후 평활 에칭백/CVD 캡과 접속 마스크/에칭 공정이 행해진다. 접속부 에칭은 개구를 거쳐 형성되고, 또한 TiSi2를 통해 폴리실리콘층(40)을 에칭한다. 산화막 제거는 통상적인 공정으로 행한다. 또한 이러한 산화막 제거는 폴리실리콘 에미터 접속부(42)를 덮는 LTO(49)를 통해서도 에칭한다. 양호한 실시예에서는 쇼트키 겸용 플라즈마 에칭기법을 이용한다. 이러한 공정 후, 전체 접속면에서 개구를 통해 폴리실리콘층이 노출된다. TiSi2의 제거에 대한 실시예에서는 폴리실리콘 에미터(42)상의 모든 산화막을 제거하였다. 모든 LTO(49)의 완전한 제거를 위해서는, 퓨즈 에미터 접속부(42)에 있는 얼마간의 폴리실리콘의 제거도 필요하다. 그러나, 과량의 폴리실리콘을 제거하는 것이 필요한 것은 아니다. 전체 에미터(44)로부터 에미터 접속부(42)를 완전히 제거하면, 사전의 설계 저하율이 증대한다. 따라서, 가능한 한 에미터 접속부(42)의 약간 양만을 제거시켜야 한다.2h is a cross-sectional view of the die 6 after oxidation by a CVD process. Thereafter, a smooth etching back / CVD cap and a connection mask / etching process are performed. The connection etching is formed through the opening and also etches the polysilicon layer 40 through TiSi 2 . Oxide film removal is performed by a conventional process. This oxide film removal is also etched through the LTO 49 covering the polysilicon emitter connections 42. In the preferred embodiment, a Schottky combined plasma etching technique is used. After this process, the polysilicon layer is exposed through the openings at the entire connection surface. In the embodiment for the removal of TiSi 2 , all oxide films on the polysilicon emitter 42 were removed. For complete removal of all LTOs 49, some polysilicon removal in the fuse emitter connections 42 is also required. However, it is not necessary to remove excess polysilicon. If the emitter connector 42 is completely removed from all the emitters 44, the prior design degradation rate increases. Therefore, only a small amount of emitter connection 42 should be removed as much as possible.
제2i도는 접속 금속화 이전의 다이(6)의 단면도이다. 쇼트기 겸용 처리로서 제2 내화성 금속, 즉 플라티늄(PT)을 다이(6)에 노출시킨다. 플라티늄은 전체의 접속 개구에서 폴리실리콘층과 접속한다. 반응 공정으로 모든 접속 영역에서 PtSi를 생성한다.2i is a cross-sectional view of the die 6 before connection metallization. The second refractory metal, i.e., platinum (PT), is exposed to the die 6 as a short group combined treatment. Platinum is connected with the polysilicon layer in the entire connection opening. The reaction process produces PtSi in all connection regions.
제2j도는 전 표면상에 장벽 금속(54)이 있는 다이(6)의 단면도이다. 장벽 금속(54)은 모든 접속면을 덮는 티타늄 텅스텐(TiW)이다. 티타늄 텅스텐이 폴리실리콘 퓨즈 에미터 접속부(42)를 덮을 경우에, PtSi층(52)은 퓨즈 에미터 접속부(42)에서 금속 장벽을 분리시킨다.2j is a cross-sectional view of die 6 with barrier metal 54 on its entire surface. Barrier metal 54 is titanium tungsten (TiW) covering all of the connection surfaces. When the titanium tungsten covers the polysilicon fuse emitter contacts 42, the PtSi layer 52 separates the metal barrier at the fuse emitter contacts 42.
제2k도는 상기 퓨즈 에미터 접속부(42)로부터 장벽 금속을 제거한 후의 다이(6)의 단면도이다. 과량의 장벽 금속은 NH4OH : H2O2수용액 처리로 제거시키며, 이때 LTO(49)에는 전혀 손상이 없다.FIG. 2K is a cross-sectional view of the die 6 after removing the barrier metal from the fuse emitter connection 42. Excess barrier metal is removed by treatment with aqueous NH 4 OH: H 2 O 2 solution, with no damage to the LTO (49).
제2l도는 노출 에미터 접속부(42)를 갖는 다이(6)의 단면도이다. 제1 접합 금속의 중착으로 퓨즈 장치와 BJT(11)의 금속 접속을 형성한다. 증착된 접속 금속은 알루미늄, 실리콘 및 구리의 합금이다. 접속 금속부는 폴리실리콘 에미터 접속부(44)상의 폴리실리콘 에미터 접속부(42)상에 접합 금속을 직접 증착된다. 접속 금속과 폴리실리콘 에미터 접속부(42)간의 장벽 금속층은 존재하지 않는다. 그밖의 활성 능동 부분과의 접속을 위하여, 장벽 금속(54)은 폴리실리콘층(40)에서 접속 금속을 분리한다.2L is a cross-sectional view of die 6 with exposed emitter connection 42. The metal connection of the fuse device and the BJT 11 is formed by the intermediate bonding of the first bonding metal. The deposited connecting metal is an alloy of aluminum, silicon and copper. The connecting metal portion directly deposits the bonding metal on the polysilicon emitter connection 42 on the polysilicon emitter connection 44. There is no barrier metal layer between the connecting metal and the polysilicon emitter connection 42. For connection with other active active portions, the barrier metal 54 separates the connecting metal from the polysilicon layer 40.
제2m도는 최종적으로 퓨즈 장치(10)와 BJT(11)가 형성된 다이(6)의 단면도이다. 절연적인 CVD 산화막, 즉 마스크/에칭 공정의 M2 - M1 접속은 제2 금속 증착보다 우선하여 행해진다. 제2a도 내지 제2m도는 TiSi2의 제거에 관한 실시예로서, 제1도에 도시한 바와 같은 우수한 수직 표즈 장치를 제조하는 공정도이다.2m is a cross-sectional view of the die 6 in which the fuse device 10 and the BJT 11 are finally formed. An insulative CVD oxide film, i. 2A to 2M are examples of TiSi 2 removal, which is a process chart for producing an excellent vertical surface device as shown in FIG.
[B. TiSi2교체][B. TiSi 2 replacement]
제1도에 도시한 바와 같은 양호한 수직 표즈를 생성하기 위해서는 제2a도 내지 제2f도, 제2g'도 내지 2m'도에 도시한 바와 같은 공정이 필요하다. 위에서 설명한 제2a도 내지 제2f도는 제1'도에 도시한 퓨즈 장치의 제조에도 응용할 수 있다.In order to generate a good vertical surface as shown in FIG. 1, a process as shown in FIGS. 2A to 2F and 2G 'to 2M' is required. 2A to 2F described above can also be applied to the manufacture of the fuse device shown in FIG.
제2g'도는 폴리실리콘층(40)을 제한적으로 에칭한 후의 다이(6)의 단면도이다. N+폴리실리콘 에미터 접속부(42)와 N+폴리실리콘 콜렉터 싱크 접속부(43)는 에미터(44, 45')와 콜렉터 싱크(25)와 각각 접속을 제공한다. 폴리실리콘 에미터 접속부(42)는, 이서의 베이스 주입으로부터 베이스(30)를 보호하는 퓨즈 베이스 영역을 덮는 수평 규격을 갖는다. 제1의 폴리실리콘 영역(46)과 제2의 폴리실리콘 영역(48)은 통상적인 방식으로 저향성 소자를 형성한다. BJT(11)는 에피텍셜층(15)의 P+영역과 정합된 P+베이스 접속부(51)를 가진다. 진성의 베이스 주입은 상기 P+영역을 제공한다. 폴리실리콘 접속부(42)는 진성 베이스 주입시에 퓨즈 베이스(30)의 파라미터 변동을 억제한다. 캡 산화막의 형성에 이어 진성 베이스 주입 동작이 행해진다. 그 후, 다이(6)는 최종의 주입 및 어니일/산화 공정에 의해서 가해지는 실리사이드 제거 마스크를 가진다. 이 공정에서는 폴리실리콘 접속면에서 하위의 에피텍셜층(15)으로 약간의 도핑 물질을 유도한다. 에피텍셜층(15)으로 유입된 도핑 물질은 퓨즈 장치(10)에서 에미터(44)를, BJT(11)에서 에미터(44')를 생성한다. 어닐링 처리후, 산화 에칭 처리로 소정의 산화막을 제거시키고, 내화성 금속의 증착후 산화막 제거가 계속된다. 내화성 금속으로 양호한 것은 티타늄(Ti)이다. 폴리실리콘층(40)과 티타늄이 반응하면, 항상 TiSi2가 형성된다. 과량의 티타늄을 제거한 후에는 제2의 실리사이드 반응으로 마스크되지 않은 모든 폴리실리콘 접속면을 덮는 TiSi2를 생성한다. 이들 접속면에서는 퓨즈 에미터 접속부(42)를 가진다. 퓨즈 에미터 접속부(42)상의 TiSi2의 형성 결과를 가져 오는데, 이는 LTO(49)가 그것을 완전히 피복하지 않기 때문이다. 다음에는 TiSi2가 PtSi를 제거시키는 것에 대해 설명한다.FIG. 2G 'is a cross sectional view of the die 6 after limited etching of the polysilicon layer 40. FIG. N + polysilicon emitter connections 42 and N + polysilicon collector sink connections 43 provide connection with emitters 44 and 45 'and collector sink 25, respectively. The polysilicon emitter connector 42 has a horizontal dimension that covers the fuse base region that protects the base 30 from its base implant. The first polysilicon region 46 and the second polysilicon region 48 form a directional element in a conventional manner. The BJT 11 has a P + base connection 51 that matches the P + region of the epitaxial layer 15. Intrinsic base implantation provides the P + region. The polysilicon connection 42 suppresses parameter variation of the fuse base 30 during intrinsic base injection. Following the formation of the cap oxide film, an intrinsic base injection operation is performed. The die 6 then has a silicide removal mask applied by the final implantation and annealing / oxidation process. This process leads to some doping material from the polysilicon interface to the underlying epitaxial layer 15. Doping material introduced into epitaxial layer 15 produces emitter 44 in fuse device 10 and emitter 44 'in BJT 11. After the annealing treatment, a predetermined oxide film is removed by an oxide etching treatment, and the oxide film removal after deposition of the refractory metal is continued. A good refractory metal is titanium (Ti). When the polysilicon layer 40 and titanium react, TiSi 2 is always formed. After removing the excess titanium, a second silicide reaction produces TiSi 2 which covers all of the polysilicon interface that is not masked. These connection surfaces have a fuse emitter connection portion 42. This results in the formation of TiSi 2 on the fuse emitter connection 42, since the LTO 49 does not completely cover it. Next, TiSi 2 will be described for removing PtSi.
제2h'도는 CVD에 의한 산화 처리후, 평활 에칭백/CAD 캡과 접속마스크/에칭이 이어지는 다이(6)의 단면도이다. 접속 에칭공정으로 관통개구를 형성하고 폴리실리콘층(40) TiSi2를 통해서 에칭한다. 이러한 특정공정은 일반적인 공정으로도 행할 수 있다. 접속부의 과도한 에칭으로 에미터 접속부(42)를 덮는 폴리실리콘층(40) 하부의 TiSi2부분을 에칭한다. 본 원의 양호한 실시예에서는 쇼트키 겸용 에칭 기법을 이용한다.2h 'is a cross-sectional view of the die 6 followed by a smooth etching back / CAD cap and a connection mask / etching after oxidation treatment by CVD. Through openings are formed in the connection etching process and etched through the polysilicon layer 40 TiSi 2 . This specific process can also be performed by a general process. Excessive etching of the junction etches the TiSi 2 portion underneath the polysilicon layer 40 covering the emitter junction 42. In the preferred embodiment herein, a Schottky combined etching technique is used.
제2i'도는 접속 금속화를 하기 전의 다이(6)의 단면도이다. 쇼트키 겸용 공정에서는 다이(6)에 대해 제2의 내화성 금속, 즉 플라튬(PT)을 다이(6)로 노출시킨다. 플라튬은 폴리실리콘 퓨즈 에미터(42) 상에서 이들 영역을 포함하는 모든 접속기구 내에서 폴리실리콘층(40)과 접속한다. 여기에서는 플라튬을 폴리실리콘에서 분리시키는 어떠한 산화물도 없다. 반응 단계에서는 모든 접속 영역에서 PtSi층(52)을 생성한다. 쇼트키 장치는 PtSi가 필요하며, 수직 퓨즈에서 이것을 사용하는 것이 최적이다. PtSi가 있을 경우에 최고의 퓨즈 동작이 일어난다. 노출된 실리콘 영역에서는 Pt의 PtSi로의 변환이 일어난다. 그리고 산화막 상에서는 반응하지 않은 Pt가 남는다. HCL 왕수는 제2i'도에 도시한 것과 같은 장치만을 남기고 산화막상의 반응하지 않은 Pt를 제거한다.2i 'is sectional drawing of the die 6 before connection metallization. In the Schottky combined process, the second refractory metal, that is, platinum (PT), is exposed to the die 6 to the die 6. Platinum connects to the polysilicon layer 40 in all connectors including these regions on the polysilicon fuse emitter 42. There is no oxide separating the platinum from the polysilicon here. In the reaction step, the PtSi layer 52 is generated in all the connection regions. Schottky devices require PtSi, which is best used with vertical fuses. The best fuse operation occurs with PtSi. In the exposed silicon region, conversion of Pt to PtSi takes place. And unreacted Pt remains on the oxide film. The HCL aqua remnant removes unreacted Pt on the oxide film leaving only the device as shown in Fig. 2i '.
제2j'도는 전체 표면상에 장벽 금속(54)이 증착되어 있는 다이(6)의 단면도이다. 장벽 금속(54)은 일반적으로 티타늄 텅스텐(TiW)으로써 모든 접속면을 덮는다. 티타늄 텅스텐이 폴리실리콘 퓨즈 에미터 접속부(42)를 덮을 경우에는 제2j도에 도시한 바와 같이 장벽 금속을 퓨즈 에미터 접속부(42)에서 분리시키는 어떠한 산화막도 존재 하지 않는다.2j 'is a cross-sectional view of the die 6 in which the barrier metal 54 is deposited on the entire surface. Barrier metal 54 generally covers all interface surfaces with titanium tungsten (TiW). When titanium tungsten covers the polysilicon fuse emitter connection 42, there is no oxide film separating the barrier metal from the fuse emitter connection 42 as shown in FIG. 2j.
제2k'도는 상기 에미터 접속부(42)로부터 장벽금속을 제거한 후의 다이(6)의 단면도이다. 상기 과량의 장벽 금속은 NH4OH : H2O2수용액으로 제거한다.2k 'is a cross-sectional view of the die 6 after removing the barrier metal from the emitter connection 42. As shown in FIG. The excess barrier metal is removed with aqueous NH 4 OH: H 2 O 2 solution.
제2l'도는 노출된 폴리실리콘 에미터 접속부(42)를 갖는 다이(6)의 단면도이다. 제1의 접속 금형 공정후에 계속되는 마스킹 및 에칭 공정으로써, 퓨즈 장치 및 BJT(11)와의 금속 접속이 행해진다. 접속 금속으로는 알루미늄, 실리콘 및 구리의 합금이다.FIG. 2L ′ is a cross-sectional view of die 6 with exposed polysilicon emitter contacts 42. As a masking and etching process following the first connecting die process, metal connection with the fuse device and the BJT 11 is performed. The connecting metal is an alloy of aluminum, silicon and copper.
전형적인 CVD 산화, 극 M2 - M1 VIA 접속 VIA 마스크 에칭 공정은 제2 금속 증착에 우선한다.A typical CVD oxidation, polar M2-M1 VIA connected VIA mask etch process takes precedence over the second metal deposition.
[III. 폴리실리콘 퓨즈 기능][III. Polysilicon fuse function]
제3도는 제1도 또는 제1'도에 도시된 형태의 프로그램되지 않은 퓨즈(10)의 개략적 배열도이다. 제1도(또는 제1'도)의 각 퓨즈의 구조는 제3도의 배열에서 한 지점을 점유한다. 비트선(60)과 워드선(62) 간의 접속으로 퓨즈 배열 소자가 제공된다. 부동 베이스 NPN 트랜지스터는 베이스 영역과 접속되지 않는다.3 is a schematic arrangement of the unprogrammed fuse 10 of the type shown in FIG. 1 or FIG. The structure of each fuse in FIG. 1 (or FIG. 1 ') occupies a point in the arrangement of FIG. The fuse array element is provided by the connection between the bit line 60 and the word line 62. The floating base NPN transistor is not connected with the base region.
제4도는 제3도에 도시된 각 퓨즈(10)의 배열에 대한 전면도이다. 도시한 바와 같이 퓨즈(10)는 직선적 구성으로 제공된다. 각 퓨즈는 측면거리가 약 2.0 마이크론이며 4개의 모서리가 있다. 도시된 구성은 실제의 절연 마스크이다. 공정시에 각 모서리의 각은 약간 둥글다.FIG. 4 is a front view of the arrangement of each fuse 10 shown in FIG. As shown, the fuse 10 is provided in a linear configuration. Each fuse has a side distance of about 2.0 microns and has four corners. The configuration shown is an actual insulating mask. In the process, the angle of each corner is slightly rounded.
퓨즈 장치의 동작에 관해서는 완전히 알려지지 않았다. 그러나 특정한 형식의 동작에만 한정하지 않는다면, 다음에 기술하는 퓨즈 장치에 대한 동작 설명이 가능하다. 장벽 금속이 없다는 것은 접속 금속으로부터 약간의 알루미늄 원자가 폴리실리콘 원주의 그레인 경계선을 따라 확산하는 것이 가능함을 의미한다. 이들 알루미늄 원자는 폴리실리콘층과 에피텍셜층에서 선정된다. 에피텍셜층은 일반적으로 단결정이다. 폴리실리콘 그레인의 직경은 약 200Å이다. 그 밖의 접속 금속으로는 Al/Cu/Si 합금 등이 가능하다.The operation of the fuse device is not fully known. However, if not limited to a specific type of operation, the following description of the operation of the fuse device is possible. The absence of a barrier metal means that some aluminum atoms from the connecting metal can diffuse along the grain boundaries of the polysilicon circumference. These aluminum atoms are selected from the polysilicon layer and the epitaxial layer. The epitaxial layer is generally monocrystalline. The diameter of the polysilicon grains is about 200 mm 3. As other connection metals, Al / Cu / Si alloys can be used.
알루미늄 금속 원자의 확산은 폴리실리콘 에미터 접속부의 특성을 부분 접속부 및 부분 에미터에서 저 저항 접속부로 바꾼다. 저 저항 접속부는 금속 접속부를 에피텍셜층의 협소한 에미터와 접속시킨다. 또한, 확산 현상은 폴리실리콘층과 에피텍셜층간의 인터페이스에서 접속 금속 원자의 공급원을 형성하는 소정의 알루미늄 원자를 생성한다.Diffusion of aluminum metal atoms changes the properties of polysilicon emitter connections from partial connections and partial emitters to low resistance connections. The low resistance connection connects the metal connection with the narrow emitter of the epitaxial layer. The diffusion phenomenon also produces certain aluminum atoms that form a source of connecting metal atoms at the interface between the polysilicon layer and the epitaxial layer.
이들 알루미늄 원자의 일부는 프로그래밍시에, 다음에 기술하는 바와 같이 에미터를 통해 저 저항 접속부와 베이스와의 저항성 접속을 형성하게 된다. 프로그래밍시에 퓨즈 장치의 에미터-콜렉터에 역바이어스를 가함으로써 전계가 발생한다. 전계는 열 에너지를 높이며, 열 에너지는 에미터 영역의 실리콘을 고체 용융시킨다.Some of these aluminum atoms, when programmed, form a resistive connection between the low resistance connection and the base via an emitter, as described below. During programming, an electric field is generated by applying a reverse bias to the emitter-collector of the fuse device. The electric field raises the thermal energy, which in turn melts the silicon in the emitter region.
에미터 영역의 실리콘은 550℃에서 용융하는 Al과 Si의 혼합물이다. 실리콘은 인터페이스에서 알루미늄 원자의 공급원과 결합한다. 열 에너지는 혼합물을 용융시켜서, 실리콘과 알루미늄을 용해하여 단결정 실리콘 형태의 공동을 만든다. 폴리실리콘-단결정 인터페이스에서 선정된 알루미늄 원자는 상기 공동을 채워서 저 저항성 접속부와 베이스 간에 저항성 접속을 제공한다. 베이스의 두께는 상당히 얇기 때문에 분산성이 작다.Silicon in the emitter region is a mixture of Al and Si that melt at 550 ° C. Silicon couples with a source of aluminum atoms at the interface. Thermal energy melts the mixture, dissolving silicon and aluminum to form a cavity in the form of single crystal silicon. Aluminum atoms selected at the polysilicon-single crystal interface fill the cavity to provide a resistive connection between the low resistive connection and the base. The thickness of the base is quite thin, so the dispersibility is small.
퓨즈 장치(10)는 에미터(44)-베이스(30) 접합부에서는 열을 발생하는데, 이는 접합부의 역바이어스로 이동하기 때문이다. 프로그래밍 전류를 가하면 장치에서 전계를 발생하여 열을 발생시킨다. 이 열은 특히 전계가 가장 강한 퓨즈 장치(10)의 모서리 부분의 온도를 상승시킨다. 이 열은 알루미늄 원자가 폴리실리콘 접속 에미터(42)와 용해되는 인터페이스 영역에 영향을 준다. 접합부의 용융점인 약 550℃에서, 에미터(44)가 용융된다. 용융된 알루미늄의 많은 실리콘이 공동에 흐를 때에, 에미터 영역(44)을 통해서 에미터 접속부(42)와 베이스(30) 간에 저항성 접속이 이루어져서, 에미터 접속부와 베이스 간을 단락시킨다. 저항성 접속부는 또한 설계된 장치에 대해서 직렬저항치를 작게한다.The fuse device 10 generates heat at the emitter 44-base 30 junction because it moves to the reverse bias of the junction. When programming current is applied, the device generates an electric field that generates heat. This heat raises the temperature of the edge part of the fuse device 10 with the strongest electric field especially. This heat affects the interface area where aluminum atoms are dissolved with the polysilicon connection emitter 42. At about 550 ° C., the melting point of the joint, emitter 44 melts. When a large amount of molten aluminum flows through the cavity, a resistive connection is made between the emitter connection 42 and the base 30 through the emitter region 44, shorting the emitter connection and the base. The ohmic connection also reduces the series resistance for the designed device.
퓨즈장치(10)의 프로그래밍 동작 범위는 한정적이다. 에미터 접속(42)과 콜렉터(14) 양단의 전위는 프로그래밍시에 나타난다. 에미터(44)의 단락은 직렬 저항치를 줄인다. 에미터의 단락은 전위를 자동적으로 줄이기 때문에 프로그래밍 전력을 줄인다.The programming operating range of the fuse device 10 is limited. The potential across emitter connection 42 and collector 14 appears during programming. Shorting the emitter 44 reduces the series resistance. Shorting the emitter automatically reduces the potential, thus reducing programming power.
따라서 프로그래밍 전류를 과도하게 인가하는 위험이 줄어 든다. 전압은 비교적 선형적인 강하를 한다. 전압 강하를 검출한 후 프로그래밍 전류를 차단하면 열발생의 원인인 전계가 발생하지 않는다. 열발생이 없으면 온도가 떨어져서 실리콘의 재결정이 이루어지며 에미터를 영구히 단락시킨다. 에미터의 막과 베이스의 두께를 크게 하면 저항성 접속부의 열적 모멘트가 불충분하여 퓨즈 베이스(30)를 통해 용융하는 것이 가능하지 않다.This reduces the risk of excessively applying programming current. The voltage has a relatively linear drop. If the programming current is blocked after the voltage drop is detected, no electric field is generated, which is a source of heat. Without heat generation, the temperature drops and silicon recrystallizes, permanently shorting the emitter. Increasing the thickness of the emitter film and the base may result in insufficient thermal moment of the resistive connection, which makes it impossible to melt through the fuse base 30.
저항성 접속부가 퓨즈 베이스(30)를 통해 용융할 경우에 흘러 내림 현상이 일어난다. 흘러 내림은 P형 베이스 아래의 N- 에피텍셜층(15)과 변경할 수 없는 쇼트키 다이오드 접합을 형성하여 바람직하지 못하다.When the ohmic connection melts through the fuse base 30, a falling phenomenon occurs. Flowing down is undesirable because it forms an immutable Schottky diode junction with the N-epitaxial layer 15 under the P-type base.
수직 퓨즈장치의 높은 항복 전압은 혼선을 줄여서 퓨즈간의 접속을 행한다. 따라서 제1 퓨즈의 프로그래밍은 배열 상태의 인접 퓨즈를 프로그램하는데 전혀 영향이 없다.The high breakdown voltage of the vertical fuse device reduces crosstalk and makes the connection between fuses. Thus programming of the first fuse has no effect on programming adjacent fuses in an array.
제5도는 폴리실리콘 단결정 인터페이스의 깊이에 따른 함수로서의 도핑 농도를 나타낸 그래프이다. 도시된 도핑 농도는 폴리실리콘 접속부, 단결정 에미터, 베이스(30), 콜렉터(14) 및 기판(12)까지 미친다. 도시된 바와 같이 폴리실리콘(42)의 표면부는 비소의 도핑농도가 2×1019원자/Cm3로서 단연 우세하다. 폴리실리콘 에미터 접속부(42)/에미터(44) 인터페이스에서 에미터(44)의 농도는 약 1.2×1023원자/Cm3까지 상승한다.5 is a graph showing doping concentration as a function of depth of polysilicon single crystal interface. The illustrated doping concentration extends to polysilicon connections, single crystal emitters, base 30, collector 14 and substrate 12. As shown, the surface portion of the polysilicon 42 is predominantly doped with arsenic doping concentration of 2 x 10 19 atoms / Cm 3 . The concentration of emitter 44 at the polysilicon emitter connection 42 / emitter 44 interface rises to about 1.2 × 10 23 atoms / Cm 3 .
에미터(44)-베이스(30) 접합부에서, 에미터(44)의 농도는 약 4×1026원자/Cm3이하로 떨어진다. P형 베이스 도핑 물질은 N형 에미터 도핑 물질을 약 0.52 마이크론에서 약 0.9 마이크론으로 한정시킨다. 베이스(30)의 최대 도핑 농도는 깊이가 약 0.68 마이크론일 때 1×1018원자/Cm3이다. 약 0.8-0.9 마이크론 N+콜렉터(14)의 도핑 농도가 강하게 된다. 이것은 필드 산화 영역(21, 22)을 형성하는데 사용한 산화 공정시에 콜렉터 도핑 물질이 에피텍셜층으로 약 0.5 마이크론 정도 상향적으로 확산되었음을 의미한다.At the emitter 44-base 30 junction, the concentration of emitter 44 drops below about 4 × 10 26 atoms / Cm 3 . The P-type base doping material limits the N-type emitter doping material from about 0.52 microns to about 0.9 microns. The maximum doping concentration of the base 30 is 1 × 10 18 atoms / Cm 3 when the depth is about 0.68 microns. The doping concentration of about 0.8-0.9 micron N + collector 14 becomes strong. This means that during the oxidation process used to form the field oxidation regions 21 and 22, the collector doping material diffused upward by about 0.5 microns into the epitaxial layer.
제6도는 제1도에 도시된 구조체의 퓨징 동작을 설명하기 위한 에미터 접속부(42), 에미터(44), 베이스(30) 및 매설층(14)의 단면도이다. 위에서 설명한 바와 같이 폴리실리콘층으로 확산되는 접속 금속의 증착으로써 에미터(44), 에미터 접속부(42) 인터페이스에서 알루미늄 원자가 모이게 한다. 일반 BJT 장치에 있어서 알루미늄 원자는 폴리실리콘층으로 확산하지 않는다.6 is a cross-sectional view of the emitter connecting portion 42, the emitter 44, the base 30 and the buried layer 14 for explaining the fusing operation of the structure shown in FIG. As described above, the deposition of interconnect metal diffused into the polysilicon layer causes aluminum atoms to collect at the interface of emitter 44 and emitter connections 42. In general BJT devices, aluminum atoms do not diffuse into the polysilicon layer.
제6'도는 제1'도에 도시한 구조체의 퓨징 동작을 설명하기 위한 에미터 접속부(42), 베이스(30) 및 매설층(14)의 단면도이다. 알루미늄 원자는 에미터(44)-에미터 접속부(42) 인터페이스에 모인다. 알루미늄 원자는 일반 BJT 장치에서는 폴리실리콘층으로 확산하지 않는다. 퓨즈를 프로그래밍 하기 전에, 제1도 또는 제1'도의 구조는 에미터-콜렉터의 항복 전압이 약 3.0V이고, 콜렉터-에미터 항복 전압은 약 8.0V이다. 구조체를 프로그래밍하므로서, 전류 또는 전압 펄스를 에미터-콜렉터 항복 모드로 에미터(44)에 인가하는 결과가 된다. 프로그래밍에 있어서는 양호하게 약 7ms 동안 40mA 전류(최종에너지는 1.6μJ, 전력은 250mW)가 흐르도록 한다.FIG. 6 'is a cross-sectional view of the emitter connecting portion 42, the base 30 and the buried layer 14 for explaining the fusing operation of the structure shown in FIG. The aluminum atoms gather at the emitter 44-emitter connection 42 interface. Aluminum atoms do not diffuse into the polysilicon layer in ordinary BJT devices. Before programming the fuse, the structure of FIG. 1 or FIG. 1 'has the emitter-collector breakdown voltage of about 3.0V and the collector-emitter breakdown voltage of about 8.0V. Programming the structure results in applying a current or voltage pulse to emitter 44 in emitter-collector breakdown mode. For programming, 40mA current (1.6μJ final energy, 250mW power) is allowed to flow for about 7ms.
본 양호한 실시예에서는 프로그래밍 전류로서 펄스간의 지연 시간을 93μS로 하여 7μS 동안의 전류 펄스열로서 공급한다. 전압 강하가 검출될 때까지 단위 펄스당 10mA 만큼씩 연속 펄스를 증가시키면 퓨즈 장치는 적절하게 프로그램된다.In the present preferred embodiment, the delay time between pulses is 93 µS as the programming current, and is supplied as a current pulse train for 7 µS. If the continuous pulse is increased by 10 mA per unit pulse until a voltage drop is detected, the fuse device is properly programmed.
이들 펄스는 에미터(44)와 폴리실리콘 접속부(42) 간의 인터페이스를 용융점인 약 550℃까지 가열하여 금속으로의 실리콘 용해를 신속히 한다. 그 결과는 베이스(30)와의 금속 접속부(60)를 단락하기 위해서 에미터(44)-베이스(30)까지 연장된 저항 접속부(80, 제6,6'도에 도시하였음)이다. 콜렉터-베이스 항복 전압은 프로그래밍 후, 약 20V가 된다. 100μA에서 순방향 전압은 0.85V이고 직렬 전압은 약 150Ω이다.These pulses heat the interface between emitter 44 and polysilicon contact 42 to a melting point of about 550 ° C. to expedite dissolution of silicon into the metal. The result is a resistance connection 80 (shown in FIGS. 6, 6 ') extending to the emitter 44-base 30 to short-circuit the metal connection 60 with the base 30. FIG. The collector-base breakdown voltage is approximately 20V after programming. At 100μA, the forward voltage is 0.85V and the series voltage is about 150Ω.
제7도는 프로그램된 소정의 퓨즈 배열도이다. 부동 베이스 트랜지스터는 프로그램되지 않은 퓨즈이며, 콜렉터-베이스 다이오드는 프로그램된 퓨즈이다. 제7도 배열에서의 워드선과 비트선에 접속된 공지의 회로는 프로그램된 것(1)과 되지 않은 것(0)의 퓨즈를 검출한다. 이 회로는 그 후 검출 1 또는 0을 표시하는 적합한 신호를 해석하여 다른 회로를 공급한다.7 is a predetermined fuse arrangement diagram programmed. Floating base transistors are unprogrammed fuses and collector-base diodes are programmed fuses. The known circuit connected to the word lines and bit lines in the arrangement of FIG. 7 detects fuses of programmed (1) and non-programmed (0). This circuit then interprets the appropriate signal indicating detection 1 or 0 and supplies another circuit.
상술된 수직 퓨즈는 장치로부터 표준 BJT 진성 베이스를 마스크하는 동안 협소한 에미터 아래의 P형 주입을 높은 에너지로 약간 주입하기 때문에 특히 양호하다. 이것은 프로그래밍 전류를 더욱 낮게 하고, 콜렉터-에미터 전압, 에미터-콜렉터 항복 전압을 높게 하며, 에미터-베이스 용량을 작게 한다.The vertical fuses described above are particularly good because they slightly inject high P energy under a narrow emitter while masking a standard BJT intrinsic base from the device. This lowers programming current, increases collector-emitter voltage, emitter-collector breakdown voltage, and reduces emitter-base capacity.
[IV. 공동 확산된 실시예][IV. Co-Diffused Example]
이상과 같이 또 다른 실시예로 공동 확산된 수직 퓨즈(10')가 있다. 공동 확산된 수직 퓨즈(10')는 아래의 외곽선을변경한 것을 제외하면 퓨즈 장치(10)와 유사한 구조이다. 상기의 변경은 베이스, 에미터 및 에미터 접속 특성을 변경시킨다. 공동 확산은 퓨즈 특성이 개선된 퓨즈를 제공하도록 퓨즈 베이스의 형성을 어드레스한다.As described above, in another embodiment, the vertical fuse 10 ′ is co-diffused. The co-spread vertical fuse 10 ′ has a structure similar to the fuse device 10 except for changing the outline below. The above modification changes the base, emitter and emitter connection characteristics. Co-diffusion addresses the formation of a fuse base to provide a fuse with improved fuse characteristics.
공동 확산 도핑 물질은 에미터와 베이스를 덮는 폴리실리콘층에서 P형과 N형이다. 임의형의 도핑 물질은 소량의 확산 물질의 에미터를 생성하는 동안 베이스 파라미터를 변경하도록 상기와 같은 유형으로 확산된다.Co-diffusion doping materials are P-type and N-type in the polysilicon layer covering the emitter and base. Any type of dopant is diffused in this type to alter the base parameter while producing an emitter of a small amount of diffusing material.
TiSi2제거 또는 TiSi2교체 공정은 에미터와 확산 가능한 상태에서 접속 금속을 제공하기 위해 공동 확산 공정에서 유용하다.TiSi 2 removal or TiSi 2 replacement processes are useful in co-diffusion processes to provide interconnect metals in the diffuser and emitter state.
[A. TiSi2의 제거][A. Removal of TiSi 2 ]
제8도는 에미터 접속부에서 제거된 최초의 실리사이드를 갖는 반도체 공동 확산 퓨즈 장치(10')의 양호한 실시예에 대한 단면도이다. 이 실시예는 제1도의 퓨즈 장치와 유사하다. 제8'도는 접속 구조가 제1도와 유사한 공동 확산된 퓨즈 장치(10')에 대한 제2 실시예의 단면도이다. 공동 확산된 수직 퓨즈(10')는 활성화학 도핑물질 농도가 P형 퓨즈 베이스(100')를 가진다. 활성화학 도핑 농도는, 다결정 실리콘과 단결정 실리콘 사이의 인터페이스 아래 약 0.1 마이크론 깊이에서, 1×1018- 5×1018이다. 퓨즈 베이스(100')의 두께는 0.2 - 0.4 마이크론이지만, 약 0.4 마이크론이 양호하다.8 is a cross-sectional view of a preferred embodiment of a semiconductor cavity diffusion fuse device 10 'having the first silicide removed at the emitter connection. This embodiment is similar to the fuse device of FIG. FIG. 8 'is a cross-sectional view of the second embodiment of a co-spread fuse device 10' having a connection structure similar to that of FIG. The co-diffused vertical fuse 10 'has a P-type fuse base 100' having an activating dopant concentration. The activator doping concentration is 1 × 10 18 -5 × 10 18 , at a depth of about 0.1 micron below the interface between polycrystalline silicon and single crystal silicon. The thickness of the fuse base 100 'is 0.2-0.4 microns, but about 0.4 microns is good.
폴리실리콘층(40)의 두께는 에피텍셜층(15) 상에서 약 4500Å이다. 선택영역은 활성화학 도핑 물질 농도가 정해져 있다. 비소나 붕소같은 N형과 P형 도핑물질인 폴리 실리콘 접속부(102')는 활성 화학 도핑 농도가 약 1×1019내지 1×1020원자/Cm3이다(비소인 경우 양호하게는 5×1019원자/Cm3이다). 붕소 원자인 경우 활성 화학 도핑 농도는 약 1×1018내지 1×1019원자/Cm3이다. 폴리실리콘 접속부(102)와 피복 퓨즈 베이스(100')의 아래에 형성된 공동 확산 수직 퓨즈 에미터(104')에는 약간의 N형과 P형 도핑 물질이 확산되어 있다. 에미터는 약 0.05-0.1 마이크론 연장된다(양호하게는 700-800Å), 에미터(104')의 표면부에서 활성 화학 도핑 농도는 약 1×1018내지 1×1019원자/Cm3이며, 비소인 경우 5×1019원자/Cm3가 양호하다.The thickness of the polysilicon layer 40 is about 4500 mm on the epitaxial layer 15. The selection area is defined by the activating dopant concentration. The polysilicon junction 102 ', which is an N- and P-type doping material such as arsenic or boron, has an active chemical doping concentration of about 1 × 10 19 to 1 × 10 20 atoms / Cm 3 (preferably 5 × 10 for arsenic). 19 atoms / cm 3 ). In the case of boron atoms, the active chemical doping concentration is about 1 × 10 18 to 1 × 10 19 atoms / Cm 3 . Some N-type and P-type doping materials are diffused in the co-diffusion vertical fuse emitter 104 'formed below the polysilicon connection 102 and the coated fuse base 100'. The emitter extends about 0.05-0.1 microns (preferably 700-800 mm 3), and the active chemical doping concentration at the surface portion of the emitter 104 ′ is about 1 × 10 18 to 1 × 10 19 atoms / Cm 3 , and arsenic In the case of 5 × 10 19 atoms / Cm 3 is good.
지금까지 서술한 구조체는 퓨즈 베이스(100')가 외부 접속부를 갖지 않으며, 양호한 실시예에서 부동되는 것이었다. 퓨즈 베이스(100')는 약간의 붕소(P형) 원자를 갖는데, 이는 에미터(104')를 형성하는 비소 원자보다 신속히 확산된 것이다. 공동 확산된 P형 원자는 퓨즈 베이스(30')의이득과 두께를 변경하여 공동 확산된 수직 퓨즈(10')를 제공한다. 공동 확산된 수직 퓨즈는 신뢰성이 높고 효율적이며 마스킹 공정수가 작다. 수직 퓨즈 장치(10')의 이득(β)은 약 2-4이다. 수직 퓨즈 장치(10')는 BVeco가 약 15V-20V이고, BVeco가 약 2.5-3.0V이다. 이러한 수치는 이용 가능한 공동 확산된 P형 도핑 물질을 이용하여 고이득 트랜지스터의 사당한 이득 변경이 곤란하기 때문에 최적이 아니다. 레지스터와 BJT(11)의 베이스(30')의 표준 공정에서 P+주입량은 설정되어 있어서, 공동 확산 공정에서 P형 도핑 물질의 화학 농도를 정한다. 공동 확산의 실시예에서는 동일한 P형 도핑 물질을 이용한다. 아래에서 기술한 바와 같이 공동 확산된 수직 퓨즈(10')는 한개의 마스킹 동작 만을 요하기 때문에 공정면에서 간단하다. 따라서, 공동 확산된 실시예에서는 또 다른 실시예이다.The structure described so far is that the fuse base 100 'has no external connection and is floating in the preferred embodiment. The fuse base 100 'has some boron (P-type) atoms, which diffuse more quickly than the arsenic atoms that form the emitter 104'. Co-diffused P-type atoms change the gain and thickness of fuse base 30 'to provide a co-diffused vertical fuse 10'. Co-spread vertical fuses are reliable, efficient, and have fewer masking processes. The gain β of the vertical fuse device 10 'is about 2-4. The vertical fuse device 10 'has a BVeco of about 15V-20V and a BVeco of about 2.5-3.0V. This figure is not optimal because it is difficult to make a significant gain change of a high gain transistor using available co-diffused P-type doping materials. In the standard process of the resistor and the base 30 'of the BJT 11, the P + injection amount is set to determine the chemical concentration of the P-type doping material in the co-diffusion process. Embodiments of co-diffusion use the same P-type doping material. As described below, the co-diffused vertical fuse 10 'is simple in process because it requires only one masking operation. Thus, the co-diffused embodiment is another embodiment.
[B. TiSi2교환][B. TiSi 2 exchange]
공동 확산된 수직 퓨즈(10')를 생성하는 공정 단계를 제2a도 내지 제2c도, 제8도의 공동 확산된 수직 퓨즈(10')에 대해서는 제2g도 내지 제2m도에 도시하였다.The process steps for creating the co-diffused vertical fuse 10 'are shown in FIGS. 2a-2c and 8g to 2m for the co-diffused vertical fuse 10' in FIG.
제8'도의 공동 확산된 퓨즈(10')에 있어서, 제2a도 내지 제2c도, 제2g' 내지 2m'도를 행하므로써 수직 퓨즈가 만들어진다. 제9a, 9b 및 제9c도는 제2d, 2e 및 2f도를 각각 변경한 것이다. 이들 변경된 처리 공정에는 제8도 또는 제8'도의 공동 확산된 수직 퓨즈를 생성하기 위한 소정의 단계가 포함되어 있다.In the co-diffused fuse 10 'of FIG. 8', a vertical fuse is made by performing 2a-2c and 2g '-2m' degree. 9a, 9b and 9c are views of 2d, 2e and 2f respectively. These modified processing processes include the desired steps to create a co-diffused vertical fuse of FIG. 8 or 8 '.
제9a도는 싱크 마스크(도시하지 않음)와 싱크 주입 공정이 행해진 다이(6)의 단면도이다. 어니일 공정 후에 BJT(11)가 베이스(30')에, 수직 퓨즈 장치(10)가 베이스(100)에 형성된다. 이 두개의 베이스의 활성 화학 도핑 농도는 약 1×1017- 1×1018원자/Cm3이다.9A is a cross-sectional view of the die 6 in which a sink mask (not shown) and a sink injection process are performed. After the annealing process, the BJT 11 is formed in the base 30 'and the vertical fuse device 10 is formed in the base 100. The active chemical doping concentration of these two bases is about 1 × 10 17 -1 × 10 18 atoms / Cm 3 .
일반적으로, 단결정 실리콘에서 49bF2+주입은 다결정 증착전에 베이스 주입부를 형성한다. 공동 확산된 수직 퓨즈는 붕소 퓨즈 주입을 받지는 않지만 P+, P+폴리실리콘 주입 도핑 물질을 받는다. 이러한, P- 주입은 표준 BJT와 비교해서 약 80-150의 범위에서 형성된 퓨즈 장치에 β를 공급한다. P+의 추가와 이것이 베이스(100)로의 확산은 퓨즈 장치에 있어서 β를 10 이하로 떨어뜨린다.In general, 49bF 2+ implantation in single crystal silicon forms a base implant prior to polycrystalline deposition. Co-diffused vertical fuses do not receive boron fuse injection but receive P + , P + polysilicon injection doping material. This P-injection supplies β to the fuse device formed in the range of about 80-150 compared to the standard BJT. The addition of P + and its diffusion into the base 100 drops β below 10 in the fuse device.
제9b도는 제2도에 도시한 공정의 변형 예를 도시한 것의 단면도이다. 제9b도는 퓨즈 장치(10')를 덮는 퓨즈 마스터 MF가 없는 것을 도시하고 있다. 변형된 공정에서는 개별적인 베이스 주입을 하지 않고 다양한 베이스 파라미터를 제공한다. 간단히 말하면, 공동 확산된 실시예에 대해 제2e도의 공정 변경은 퓨즈 마스크 단계와 주입 단계가 생략된다. 대신에, 변경된 공정에서는 P+폴리실리콘 마스크와 주입을 이용하여, P+도핑물질이 β를 허용 수준까지 감소시킨다. P+도핑물질을 레지스터에 제공하고 베이스 접속부를 형성하는 P+폴리실리콘에 대해 퓨즈 에미터 접속부(42)를 열면, 폴리실리콘층(40)의 베이스(100)에 P+도핑물질을 제공한다.FIG. 9B is a cross sectional view showing a modification of the process shown in FIG. FIG. 9B shows that there is no fuse master M F covering the fuse device 10 '. The modified process provides various base parameters without individual base injection. In short, the process change of FIG. 2E for the co-diffused embodiment omits the fuse mask step and the implant step. Instead, the modified process utilizes a P + polysilicon mask and implantation, whereby the P + dopant reduces β to an acceptable level. Providing a P + doping material in the register and provides a P + doped material on the base 100 of the fuse emitter connection opening (42), the polysilicon layer 40 for the P + polysilicon to form a base connection.
제9c도는 전표면에 증착된 폴리실리콘층(40)을 갖는 다이(6)의 단면도이다. 폴리실리콘층의 두께는 약 4000-5000Å이며, 양호하게는 4500Å이다. 폴리실리콘층(40)은 캡 산화막을 가진다. 캡 산화막을 통해 P형, N형 도핑물질을 주입함으로써 폴리실리콘층에서의 이들 도핑물질의 소스를 제공한다. 규격이 큰 마스크는, 퓨즈 장치(10')와 BJT(11)에 있어서 에미터, 베이스 및 콜렉터 접속부와 저항성 소자와 같은 여러 소자를 형성하게 될 폴리실리콘층(40)에서 P+, P-및 N+영역을 형성한다.9C is a cross sectional view of a die 6 having a polysilicon layer 40 deposited over its entire surface. The thickness of the polysilicon layer is about 4000-5000 kPa, preferably 4500 kPa. The polysilicon layer 40 has a cap oxide film. P-type and N-type dopants are injected through the cap oxide film to provide a source of these dopants in the polysilicon layer. Standard large mask, P + of the fuse device (10 ') and the BJT (11), an emitter, a base and a polysilicon layer 40 that will form the various elements such as a collector connection portion and a resistive element according to, P - and To form an N + region.
퓨즈 장치(10')의 베이스(100)상에는 폴리실리콘(102')을 형성하는 공정이 행해진다. 폴리실리콘 접속부(102')는 베이스(100')상에 놓이는 N+및 P+도핑물질을 가진다.The process of forming the polysilicon 102 'is performed on the base 100 of the fuse device 10'. Polysilicon contact 102 'has N + and P + doping material overlying base 100'.
N형 도핑물질의 화학적 농도는 약 1×1019- 1×1020원자/Cm3, P형 농도는 1×1018- 1×1019원자/Cm3이다. 양호한 농도로는 N+형인 경우 5×1019원자/Cm3, P+형인 경우 5×1018원자/Cm3이다.The chemical concentration of the N-type dopant is about 1 × 10 19 -1 × 10 20 atoms / Cm 3 , and the P-type concentration is 1 × 10 18 -1 × 10 19 atoms / Cm 3 . Preferred concentrations are 5 × 10 19 atoms / Cm 3 for the N + type and 5 × 10 18 atoms / Cm 3 for the P + type.
N형과 P형의 도핑 물질은 어닝리 공정시에 하층의 반도체에 확산된다. P형 도핑 물질의 확산 속도는 N형 보다 신속하여, 퓨즈 장치(10')의 β허용 수준으로 낮춘다. 확산이 더딘 N형 도핑 물질은 위에서 기술한 바와 같은 특성의 에미터(104')를 형성한다.N-type and P-type doping materials diffuse into the underlying semiconductor during the anneal process. The diffusion rate of the P-type doping material is faster than that of the N-type, lowering to the β allowable level of the fuse device 10 '. The slow-diffusion N-type doping material forms emitter 104 ′ having the characteristics described above.
제10도는 구조체 내의 깊이에 따른 공동확산된 수직 퓨즈(10')의 도핑 농도를 표시한 단면도이다. 본 원의 실시예에 따르면, 위에서 기술한 별도의 베이스 마스크와 개별적 주입 공정이 없다. 베이스 영역(100')과 에미터(104') 상의 폴리실리콘 접속부(102')는 N+, P+도핑 물질을 가진다. P+도핑 물질은 N+도핑 물질 앞으로 확산되어, 폴리실리콘층과 에피텍셜층에 제일 먼저 도달한다. 이들 도핑 물질은 에피텍셜층으로 계속되어서, 베이스(100')의 특성을 바꾼다. N+도핑 물질은 협소한 에미터를 형성한다. 이러한 공정으로 마스킹 동작이 베이스 폭과 BVeco 및 BVeco가 최적치보다 작더라도 허용가능한 퓨즈 장치를 생산한다.10 is a cross-sectional view showing the doping concentration of the co-diffused vertical fuse 10 'according to the depth in the structure. According to an embodiment herein, there is no separate base mask and separate implantation process described above. The polysilicon contacts 102 'on the base region 100' and emitter 104 'have N + , P + doping materials. The P + dopant diffuses in front of the N + dopant, reaching the polysilicon layer and the epitaxial layer first. These doping materials continue to the epitaxial layer, changing the properties of the base 100 '. N + doping material forms a narrow emitter. This process produces an acceptable fuse device even if the masking operation is less than the base width and BVeco and BVeco are less than optimal.
[V. 폴리실리콘없이 완성][V. Completed without polysilicon]
제11도는 저항이 1 - 3.5Ω·Cm3로 되게 붕소가 도핑된 P형 전도 실리콘 기판(110)을 갖는 반도체 구조의 단면도이다. 매설층(112)은 기판(110)까지 연장된다. 양호한 실시예에서 매설층(112)은 최대농도가 3×1019원자/Cm3인 안티몬이 도핑된다. 그 후에 기판(110)의 상부면과 매설층(112)상의 에피텍셜 박막층(115) 증착이 행해진다. 에피텍셜 박막층(115)도 단결정 실리콘이다. 양호한 실시예에서 에피텍셜층(115)의 두께는 1.1 마이크론이며, P원소가 1×1016원자/Cm3로 도핑된다. 장래의 필드 산화 영역에서 에피텍셜층 증착전에 채널 차단 주입부(117)를 만들어서 실리콘 이산화물/실리콘 인터페이스에서 채널 반전을 방지한다. Peltzer 특허에서 기술한 바와 같이 에피텍셜 실리콘(115)상에 형성된 실리콘 질화물을 마스킹하여 에칭함으로써, 소정의 특성을 만들 수 있다. 다음에 고온의 산화처리로써 충분한 홈이 생긴 필드 산화 영역(121)을 만든다. 양호한 실시예에서 영역(121)은 환형이고, 에피텍셜 실리콘(115)의 고림부(123)를 둘러 싸며, 능동 소자와 수동 소자를 형성하기 위한 전기 전열된 포켓을 제공한다. 필드 산화 영역(122)의 또 다른 부분은 콜렉터 싱크를 트랜지스터의 다른 능동 소자로부터 분리시킨다.FIG. 11 is a cross-sectional view of a semiconductor structure having a P-type conductive silicon substrate 110 doped with boron such that the resistance becomes 1-3.5 Ω · Cm 3 . Buried layer 112 extends to substrate 110. In the preferred embodiment buried layer 112 is doped with antimony having a maximum concentration of 3 × 10 19 atoms / Cm 3 . Thereafter, the epitaxial thin film layer 115 is deposited on the upper surface of the substrate 110 and the buried layer 112. The epitaxial thin film layer 115 is also single crystal silicon. In a preferred embodiment the epitaxial layer 115 is 1.1 microns thick and the P element is doped with 1 × 10 16 atoms / Cm 3 . Channel blocking implants 117 are made prior to epitaxial layer deposition in future field oxide regions to prevent channel inversion at the silicon dioxide / silicon interface. By masking and etching silicon nitride formed on epitaxial silicon 115 as described in the Peltzer patent, certain properties can be made. The high temperature oxidation treatment then creates a field grooved region 121 with sufficient grooves. In a preferred embodiment the region 121 is annular and surrounds the recessed portion 123 of the epitaxial silicon 115 and provides electrically conductive pockets for forming active and passive elements. Another portion of the field oxide region 122 separates the collector sink from other active elements of the transistor.
제1필드 산화 영역(121)과 제2필드 산화 영역(122)을 형성한 후에, 콜렉터 싱크(125)는 N형 도핑 물질, 일반적으로 P원소가 강하게 도핑되어서 표면(128)과 매설층(112)간의 접속을 제공한다. 매설층(112)은 쌍극 트랜지스터의 콜렉터이기 때문에, 표면(128)에서 콜렉터와의 접속부는 트랜지스터에서의 콜렉터 접속부이다. 깊이가 0.22 마이크론에서 농도가 2×1010원자/Cm3인 P형 도핑 물질을 베이스(118)에 주입하면 이득은 낮아지고, 두께는 커진다. 기판의 최종 공정으로서, 에미터(130)를 도핑하여 잔류 트랜지스터 구조를 형성한다. 이렇게 생성된 트랜지스터는 에미터(130), 베이스(115) 및 콜렉터(112)를 가진다. 상부면(128)에는 금속 접속부(134, 135)로 된 첫번째 층이 통상적인 기법으로 증착된다. 공지된 포토리소그래픽 기법으로 금속 접속부(134, 135)를 정의한다. 금속선(134)은 배열체의 비트선을 제공하며, 제11도의 도면과 수직으로 연장된다.After forming the first field oxide region 121 and the second field oxide region 122, the collector sink 125 is heavily doped with an N-type doping material, typically a P element, so that the surface 128 and buried layer 112 are formed. Provide connections between Since the buried layer 112 is a collector of the bipolar transistor, the connection portion with the collector at the surface 128 is the collector connection portion in the transistor. If the depth of the concentration are injected into the 2 × 10 10 atoms / Cm 3 of P-type base 118, a doping material at 0.22 micron gain is lowered, the greater the thickness. As a final process of the substrate, the emitter 130 is doped to form a residual transistor structure. The transistor thus produced has an emitter 130, a base 115 and a collector 112. On top surface 128 a first layer of metal contacts 134 and 135 is deposited by conventional techniques. Metal connections 134 and 135 are defined by known photolithographic techniques. The metal line 134 provides a bit line of the arrangement and extends perpendicular to the figure of FIG.
관통 개구(137)의 형성 후에 첫번째 층의 금속상에서 중간 절연체(136)가 증착된다. 관통 개구와 절연체 증착은 통상적인 기법으로 행할 수 있다. 제2 금속층(143)을 증착하여 정의하므로써, 배열체에 대한 워드선을 제공한다. 콜렉터 싱크(125)와의 접속부(135)는 워드선(143)으로 퓨즈와의 접속을 행한다.After formation of the through opening 137, an intermediate insulator 136 is deposited on the metal of the first layer. Through-openings and insulator deposition can be performed by conventional techniques. By depositing and defining the second metal layer 143, a word line for the arrangement is provided. The connection part 135 with the collector sink 125 connects with a fuse by the word line 143. As shown in FIG.
워드선(143)은 비트선과 동일 평면에서 비트선(143)에 수직으로 연장된다.The word line 143 extends perpendicular to the bit line 143 in the same plane as the bit line.
본 발명의 양호한 실시예에서, 제1, 제2의 실리콘 이산화 필드 영역(121, 122)은 베이스 영역(118)을 완전히 포위한다. 이것은 SiO2와 Si가 서로 다른 열 저항으로 인해서 프로그래밍시에 열을 보유하는 역할을 한다. SiO2의 열 저항치는 Si보다 높다. 이것은 퓨즈 규격을 크게하고 실리콘과 필드 산화물과의 성분비를 크게 할 때에, 대형의 퓨즈를 프로그래밍하는 데는 발생된 열의 소비가 신속하기 때문에 더욱 전력을 필요로하여 바람직하다.In a preferred embodiment of the present invention, the first and second silicon dioxide field regions 121 and 122 completely surround the base region 118. This is because SiO 2 and Si retain heat during programming due to their different thermal resistances. The thermal resistance of SiO 2 is higher than Si. This is desirable because of the increased heat consumption required for programming a large fuse when the fuse size is increased and the component ratio between silicon and field oxide is increased, which is preferable.
에미터(130)는 비소 원자를 가지며, 상부면(128)에서 전기 활성 도핑 농도는 3×1019원자/Cm3이고, 전체의 화학적 도핑 농도는 8×1019이다. 에미터(130)는 깊이가 0.21 마이크론이며, 중량으로 4%의 구리, 0.9%의 실리콘이며, 약 95.1%의 알루미늄으로 금속 접속부(135)를 만든다. 에미터(130)의 도핑 농도는 본 발명에서 표준적인 것이며, 서술한 바와 같이 종래의 퓨즈보다도 몇 개의 장점을 제공한다.Emitter 130 has an arsenic atom, the electroactive doping concentration at top surface 128 is 3 × 10 19 atoms / Cm 3 , and the overall chemical doping concentration is 8 × 10 19 . Emitter 130 is 0.21 microns deep, 4% copper by weight, 0.9% silicon, and makes metal connections 135 out of about 95.1% aluminum. The doping concentration of emitter 130 is standard in the present invention and, as described, provides several advantages over conventional fuses.
제3도는 제11도의 각 퓨즈의 상호 접속 배열을 도시한 개략도이다. 제11도의 각 퓨즈 구조는 제3도의 배열에서 한 부분을 점하며, 비트선(134)과 워드선(143)에 접속된다. 각 퓨즈는 부동 베이스 NPN 트랜지스터로 구성되기 때문에, 베이스 영역에서의 접속이 필요 없다.FIG. 3 is a schematic diagram showing the interconnect arrangement of each fuse of FIG. Each fuse structure in FIG. 11 occupies a portion in the arrangement of FIG. 3 and is connected to the bit line 134 and the word line 143. FIG. Since each fuse is composed of a floating base NPN transistor, no connection in the base area is necessary.
제12도는 실리콘 표면 아래의 에미터(130), 베이스(118), 콜렉터(112) 및 기판(110) 까지의 깊이의 함수로서 도핑 농도의 관계를 나타낸 그래프이다. 에미터(130)의 표면(128)에서 도시한 바와 같이, 비소 원자의 농도가 8×1019/Cm3로서 우세하다. 에미터-베이스 접합부(138)에서, 에미터 농도는 2×1017원자/Cm3이하로 떨어진다.12 is a graph showing the relationship of doping concentration as a function of depth to emitter 130, base 118, collector 112 and substrate 110 below the silicon surface. As shown on surface 128 of emitter 130, the concentration of arsenic atoms predominates as 8x10 19 / Cm 3 . At emitter-base junction 138, the emitter concentration drops below 2 × 10 17 atoms / Cm 3 .
P형 베이스 도핑 물질은 구조체의 0.21 마이크론에서 약 0.67 마이크론까지는 N형 에미터 도핑 물질보다 우세하다. 베이스의 최대 도핑 농도는 약 0.22 마이크론 깊이에서 약 2×1018원자/Cm3이다. 약 0.67 마이크론의 깊이에서는 콜렉터(112)의 도핑 농도가 우세하다.P-type base doping materials are superior to N-type emitter doping materials from 0.21 microns to about 0.67 microns of the structure. The maximum doping concentration of the base is about 2 × 10 18 atoms / cm 3 at a depth of about 0.22 microns. At a depth of about 0.67 microns, the doping concentration of collector 112 predominates.
이것은, 제1, 제2의 필드 산화 영역(121, 122)을 형성하기 위하여 사용된 사화 처리시에, 콜렉터의 도핑량은 약 3 마이크론까지 우세하다. N+매설층의 상향 확산전에, 베이스 아래에 0.15 마이크론의 N-에피텍셜 성장이 놓인다.This means that in the saponification process used to form the first and second field oxidation regions 121 and 122, the doping amount of the collector prevails to about 3 microns. Prior to upward diffusion of the N + buried layer, 0.15 micron N − epitaxial growth is placed below the base.
제13도는 에미터(130), 베이스(118) 및 매설층(112)의 단면도로서, 제11도에 도시한 구조의 퓨징 동작을 설명한다. 특정 규격과 도핑 농도를 갖는 제11도의 구조는 에미터-콜렉터 항복 전압이 3.5V, 콜렉터-에미터 항복 전압이 19V이다. 에미터-콜렉터 항복 방식에서는 전류 또는 전압 펄스를 에미터에 인가되도록 구조체를 설계하였다.FIG. 13 is a cross-sectional view of the emitter 130, the base 118 and the buried layer 112, illustrating the fusing operation of the structure shown in FIG. The structure of FIG. 11 with specific specifications and doping concentrations has an emitter-collector breakdown voltage of 3.5V and a collector-emitter breakdown voltage of 19V. In the emitter-collector breakdown scheme, the structure is designed to apply a current or voltage pulse to the emitter.
프로그래밍의 일예로서, 전류는 약 2.7ms 동안 약 45mA, 총 에너지 1.35μJ, 전력 360mV일 수 있다. 양호한 실시예에서, 상기 펄스는 약 500ms에서의 0-6.3V인 램프 펄스이다.As an example of programming, the current may be about 45 mA, total energy 1.35 μJ, and power 360 mV for about 2.7 ms. In a preferred embodiment, the pulse is a ramp pulse that is 0-6.3 V at about 500 ms.
퓨즈 동작의 완전한 이해가 어렵지만, 이 펄스의 결과로서 금속과 실리콘(30)간의 인터페이스는 융점인 550℃까지 가열되어서 실리콘을 금속으로 신속히 용해한다. 이러한 용해로서 상당량의 금속이 공동으로 흐른다. 그 결과 저항 접속부(140)는 금속 접속부(135)와 베이스(118)를 단락하도록 에미터-베이스 접합부(138)까지 연장된다. 프로그램된 퓨즈의 직렬 저항이 작기 때문에, 프로그래밍 설비로서 저항 접속부의 형성에 따라 전압 강하를 검출한다. 이러한 전압 강하를 검출하여 프로그래밍 펄스를 차단한다. 프로그래밍 후의 콜렉터-베이스 항복 전압은 약 24V이다. 100μA에서 순방향 전압은 0.87V, 직력 저항은 115Ω이다. 제7도는 프로그램된 소정의 퓨즈를 갖는 퓨즈의 배열도이다. 부동 베이스 트랜지스터는 프로그램되지 않은 퓨즈를, 그리고 콜렉터-베이스 다이오드는 프로그램된 퓨즈를 표시한다. 제7도에서 워드선과 비트선에 접속된 공지의 회로는 프로그램된 것(1)과 아닌 것(0)의 퓨즈를 검출한다. 이 회로는 검출된 1 또는 0을 표시하는 신호를 해석하여 적합한 그 밖의 회로에 공급한다.Although a complete understanding of fuse operation is difficult, as a result of this pulse the interface between metal and silicon 30 is heated to a melting point of 550 ° C. to quickly dissolve the silicon into the metal. This dissolution causes a significant amount of metal to flow through the cavity. As a result, the resistance contact 140 extends to the emitter-base junction 138 to short-circuit the metal contact 135 and the base 118. Since the series resistance of the programmed fuse is small, the voltage drop is detected by the formation of the resistor connection as a programming facility. This voltage drop is detected to interrupt the programming pulse. The collector-base breakdown voltage after programming is about 24V. At 100μA, the forward voltage is 0.87V and the series resistance is 115Ω. 7 is an arrangement diagram of a fuse having a predetermined fuse programmed. Floating base transistors represent unprogrammed fuses, and collector-base diodes represent programmed fuses. In Fig. 7, a known circuit connected to the word line and the bit line detects a fuse of programmed (1) and non-programmed (0). This circuit interprets the signal representing the detected 1 or 0 and supplies it to other suitable circuits.
본 원의 실시예인 수직 퓨즈는, 프로그래밍 전류가 작고, 콜렉터-에미터 및 콜렉터-베이스의 항복 전압을 높이며, 콜렉터-베이스 용량을 작게하기 위하여 P형을 증가시킴이 없이 도핑 농도가 낮은 에미터를 채용하기 때문에 특히 양호하다. 협소한 에미터의 도핑 농도가 낮기 때문에, 에미터의 규격은 작으며, 약간의 프로그래밍 전류만을 요한다. 낮은 전력은 신속한 프로그래밍이 가능하게 하여, 대형의 배열에 있어서 중요한 장점이 된다. 검사 결과, 60분 동안 450℃의 열처리로는 좁은 에미터를 통해서 알루미늄 접속부(35)가 저항 접속부와 접한다는 어떠한 증거도 없다. 200℃에서 9일 동안 프로그램된 퓨즈의 수명 검사 결과로도 직렬 저항값이 높아지는 것을 발견하지 못하였다.The vertical fuses of the present embodiment are designed to provide emitters of low doping concentration without increasing the P-type to reduce the programming current, to increase the breakdown voltage of the collector-emitter and collector-base, and to reduce the collector-base capacity. It is especially favorable because it is adopted. Due to the low doping concentration of the emitter, the emitter specification is small and requires only a small programming current. Low power allows for fast programming, which is an important advantage for large arrays. As a result of the inspection, there is no evidence that the aluminum connection 35 contacts the resistance connection through the narrow emitter at a heat treatment furnace of 450 ° C. for 60 minutes. The life test results of the fuse programmed for 9 days at 200 ° C did not show any increase in series resistance.
퓨즈상에서 주입된 에미터는 종래의 확산 에미터보다도 신뢰성이 높으며, 제어가능하다. 에미터의 저농도 도핑 주입은 에미터의 저항을 높이고, 금속/실리콘 인터페이스 근처의 열을 보유하는데 기여하여 프로그래밍 전류를 낮게한다. 또한, 에미터 주입 효과와 베이스 전송 팩터가 낮기 때문에, 이상 설명한 수직 퓨즈는 종래의 것보다 BVeco 및 BVceo보다 높게 나타난다. 고전압은 배열체 내에서 인접한 워드선간의 불필요한 기생적 손실을 방지하는 것이다.Emitters injected on fuses are more reliable and controllable than conventional diffusion emitters. Low doping implantation of the emitter increases the resistance of the emitter and contributes to retaining heat near the metal / silicon interface, thus lowering the programming current. In addition, since the emitter injection effect and base transmission factor are low, the vertical fuse described above appears higher than BVeco and BVceo than the conventional one. The high voltage is to prevent unnecessary parasitic losses between adjacent word lines in the arrangement.
[VI. 결론][VI. conclusion]
지금가지 본 발명 및 이에 따른 실시예를 상술하였다. 본 발명의 기술 사항을 첨부된 특허 청구의 범위에서 명확히 기재하였다.So far, the present invention and the embodiments thereof have been described in detail. The technical details of the invention have been clearly described in the appended claims.
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