KR100219516B1 - 수평 동기 신호용 위상 동기 루프 - Google Patents

Abstract

수평 동기 신호용 위상 동기 루프가 개시된다. 위상 비교기 및 분주기를 갖는 이 위상 동기 루프는, 복합 영상 신호로부터 복합 동기 신호가 검출되었는가를 나타내는 동기 검출 신호에 응답하여, 소정 클럭으로부터 분주된 자주 발진 동기 신호 또는 복합 동기 신호로부터 분리된 수평 동기 신호를 선택적으로 출력하는 수평 동기 신호 보상 수단과, 복합 동기 신호로부터 외부 수직 동기 신호를 분리하는 수직 동기 신호 분리 수단 및 외부 수직 동기 신호에 응답하여 리셋되고, 수평 동기 신호의 갯수를 카운팅하여 필드 트랙킹 펄스가 발생하는 구간에 위상 비교기 및 분주기를 리셋하는 제1리셋신호를 출력하는 위상 동기 루프 리셋 신호 생성수단을 구비하는 것을 특징으로 하고, 위상 동기 루프의 리셋이 풀리는 시점에 기준 신호인 수평 동기 신호 보상회로의 출력과 비교 신호의 위상이 틀어짐을 방지하는 효과가 있다.

Description

수평 동기 신호용 위상 동기 루프

본 발명은 위상 동기 루프(PLL:Phase Locked Loop)에 관한 것으로서, 특히, 온 스크린 디스플레이(OSD:On Screen Display)회로에 내장된 수평 동기 신호용 위상 동기 루프에 관한 것이다.

종래의 OSD회로에 내장된 수평 동기 신호용 위상 동기 루프는 입력 보상회로단, 위상 비교기, 전압 제어 발진기 및 32분주기로 구성되어 있다.

입력 보상단 회로에서는 동기 검출기(미도시)의 출력이 고레벨인 외부 모드에서 복합 영상 신호에서 추출된 수평 동기 신호를 입력하여 NTSC의 경우 4FSC(14.31818MHz)의 890분주 이상의 입력 엣지에 대해서만 주파수 트랙킹 동작을 함으로서, 0.5H(여기서, H는 수평 동기 신호) 주기의 등화 펄스(equalizing pulse)와 톱니모양의 수직 펄스(serrated vertical pulse) 및 잡음을 제거시킨 기준 신호를 위상 비교기로 출력한다. 여기서, FSC는 영상 신호의 색부 반송파 주파수로서, 3.579545MHz이다. 위상 비교기는 입력한 기준 신호와 전압 제어 발진기의 32분주기 출력 신호인 비교 신호를 위상 비교하여, 비교된 결과를 출력한다. 전압 제어 발진기는 변화된 전압에 따라 주파수를 발진함으로서 위상 동기 루프의 동작이 수행된다.

그러나, 입력 보상단 회로는 동기 검출기의 출력이 저레벨인 내부 모드의 경우에 입력신호에 대해서는 위상 동기 루프 동작을 수행할 필요가 없고, 4FSC를 910분주한 자주 발진 신호를 생성하여 위상 동기 루프의 기준 신호로서 위상 동기 루프로 출력한다. 그러므로, 전압 제어 발진기로부터 출력되는 신호의 주파수가 15.73426KHz의 상태를 유지할 수 있다.

그러나, 전술한 종래의 수평 동기 신호용 위상 동기 루프는, 비디오 테이프 주행시 동기 신호를 입력으로 사용할 경우, 필드 트랙킹 펄스(field tracking pulse)가 발생하여 주기가 한번 틀어짐으로서 위상 동기 루프가 다시 로킹되는데 오랜 시간이 소요된다. 이러한 로킹 속도는 외부 어플리케이션을 변화시켜 빠르게 할 수도 있으나, 약전계시에 잡음에 민감하게 반응할 수 있으므로 바람직하지 않은 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 수평 동기 신호 보상 회로의 출력을 이용하여 필드 트랙킹 펄스가 발생하는 구간에서 위상 동기 루프의 위상 비교기 및 분주기를 리셋하는 수평 동기 신호용 위상 동기 루프를 제공하는데 있다.

도 1은 본 발명에 의한 수평 동기 신호용 위상 동기 루프의 블럭도이다.

도 2는 도 1에 도시된 PLL 리셋 신호 생성부의 본 발명에 의한 바람직한 일실시예의 블럭도이다.

도 3의 (a)∼(k)들은 도 1 및 도 2에 도시된 각 부의 파형도들이다.

도 4는 도 2에 도시된 PLL 리셋신호 생성부의 본 발명에 의한 바람직한 일실시예의 회로도이다.

상기 과제를 이루기 위해, 위상 비교기 및 분주기를 갖는 본 발명에 의한 수평 동기 신호용 위상 동기 루프는, 복합 영상 신호로부터 복합 동기 신호가 검출되었는가를 나타내는 동기 검출 신호에 응답하여, 소정 클럭으로부터 분주된 자주 발진 동기 신호 또는 상기 복합 동기 신호로부터 분리된 수평 동기 신호를 선택적으로 출력하는 수평 동기 신호 보상 수단과, 상기 복합 동기 신호로부터 외부 수직 동기 신호를 분리하는 수직 동기 신호 분리 수단 및 상기 외부 수직 동기 신호에 응답하여 리셋되고, 상기 수평 동기 신호의 갯수를 카운팅하여 필드 트랙킹 펄스가 발생하는 구간에 상기 위상 비교기 및 상기 분주기를 리셋하는 제1리셋신호를 출력하는 위상 동기 루프 리셋 신호 생성수단으로 구성되는 것이 바람직하다.

이하, 본 발명에 의한 수평 동기 신호용 위상 동기 루프의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 1은 본 발명에 의한 수평 동기 신호용 위상 동기 루프의 블럭도로서, 수평 동기 신호 보상부(10), 수직 동기 신호 분리부(20), PLL 리셋 신호 생성부(30), 논리곱(32) 및 논리합(34)로 구성된다.

도 1에 도시된 수평 동기 신호 보상부(10)는 복합 영상 신호에서 분리된 복합 동기 신호(CSY)와 동기 검출기(미도시)의 출력인 동기 검출 신호(SYD)를 입력하여, SYD가 고레벨일 때는 복합 동기 신호로부터 수평 동기 신호를 분리하고, 분리된 수평 동기 신호(COMP)를 출력한다. 그러나, SYD가 저레벨일 때는 수평 동기 신호 보상부(10)는 4FSC(NTSC의 경우 14.31818MHz)를 910분주한 자주 발진 동기 신호를 생성하여 논리합(34)으로 출력한다. 이에 대한 자세한 동작은 본 출원인에 의해 1996년 10월 18일날 '수평 동기 신호용 디지탈 위상 동기 루프'라는 제목으로 특허 출원된 명세서에 개시되어 있다. 여기서, 동기 검출 신호는 복합 영상 신호로부터 복합 동기 신호가 검출되었는가를 나타내는 신호로서 동기 검출기로부터 출력된다.

한편, 수직 동기 신호 분리부(20)는 복합 동기 신호(CSY)로부터 수직 동기 신호만을 분리하여 외부 수직 동기 신호(EVSY)로서 출력한다. PLL리셋 신호 생성부(30)는 외부 수직 동기 신호에 응답하여 리셋되고, 위상 동기 루프의 위상 비교기와 분주기를 리셋시키기 위한 리셋신호를 출력단자 OUT1을 통해 출력하는 한편, 수평 동기 신호(COMP)를 인에이블시키기 위한 인에이블 신호(EN)를 생성하여 논리곱(32)으로 출력한다. 그러므로, SYD가 고레벨이고, 인에이블 신호가 고레벨이면, 수평 동기 신호(COMP)가 논리합(34)으로 입력되고, SYD가 저레벨이면 자주 발진 동기 신호가 논리합(34)으로 입력되어, 출력단자 OUT2를 통해 위상 동기 루프의 기준 신호로서 출력된다.

도 2는 도 1에 도시된 PLL 리셋 신호 생성부(30)의 본 발명에 의한 바람직한 일실시예의 블럭도로서, 카운터(40), 카운터 리셋 신호 생성부(42), 디코더(44), 리셋 신호 생성부(46) 및 인에이블 신호 생성부(48)로 구성된다.

도 3의 (a)∼(k)들은 도 1 및 도 2에 도시된 각 부의 파형도들로서, 도 3의 (c)는 복합 동기 신호의 파형도이다.

도 2에 도시된 카운터 리셋 신호 생성부(42)는 도 3의 (b)에 도시된 외부 수직 동기 신호(EVSY)의 저레벨을 검출하고, 검출된 저레벨 구간에서 도 3의 (d)에 도시된 수평 동기 신호(COMP)의 하강엣지의 한 주기동안 카운터 리셋 신호를 발생한다. 카운터(40)는 9비트 동기식 카운터로 구현될 수 있으며, 카운터 리셋 신호 생성부(42)로부터 출력되는 카운터 리셋신호에 응답하여 리셋되고 수평 동기 신호 보상부(10)로부터 출력되는 복합 동기 신호(COMP)를 클럭으로 하여 수평 동기 신호의 갯수를 카운팅하고, 도 3의 (e)에 도시된 카운팅된 값을 디코더(44)로 출력한다. 디코더(44)는 위상 비교기 및 분주기를 리셋시키는 도 3의 (f)에 도시된 PLL 리셋신호가 발생되는 구간을 설정 즉, 필드 트랙킹 펄스가 발생하는 구간을 설정한다. 이를 위해, 디코더(44)는 카운터(40)에서 출력되는 도 3의 (e)에 도시된 카운팅된 값이 250일 때, 도 3의 (f)에 도시된 저레벨의 PLL 리셋신호를 발생한다. 여기서, 250은 NTSC의 경우(262.5H/1field)이다. 이러한 PLL 리셋 신호가 고레벨이 되는 시점은 도 3의 (b)에 도시된 외부 수직 동기 신호의 하강엣지에 의해 카운터(40)가 리셋된 후, 5개의 수평 동기 신호를 카운팅할 때이다.

리셋 신호 생성부(46)는 디코더(44)에서 생성된 D_250과 D_5의 출력값을 수평 동기 신호(COMP)의 상승 엣지에 동기시켜 PLL 리셋신호를 생성한다. 본 발명에 의한 위상 동기 루프의 위상 비교기(미도시)는 도 1에 도시된 출력단자 OUT2를 통해 출력되는 도 3의 (h)에 도시된 기준 신호와 도 3의 (i)에 도시된 비교신호의 상승 엣지를 비교하므로, 리셋이 풀리는 시점은 반드시 기준 신호인 수평 동기 신호(COMP)의 상승 엣지이어야 한다. 그러므로, 위상 동기 루프의 분주기의 리셋이 풀리면서 그 다음의 기준 신호인 수평 동기 신호(COMP)의 상승 엣지와 분주 신호의 상승엣지가 일치하여 위상이 틀어짐을 막을 수 있다. 또, PLL 리셋 신호는 리셋 신호 생성부(46)으로부터 도 3의 (a)에 도시된 SYD가 고레벨일 때만 생성되며, SYD가 저레벨일 때는 PLL 리셋신호가 고레벨로 유지하여 자주 발진 신호에 의해 PLL이 동작하게 한다.

한편, 인에이블 신호 생성부(48)는 도 3의 (f)에 도시된 PLL 리셋신호가 생성된 후, 이 구간에서 도 3의 (h)에 도시된 기준 신호인 수평 동기 신호(COMP)가 기준 신호로 동작하지 못하도록 막아줌으로서, PLL 리셋신호가 풀리는 시점에서 기준 신호의 엣지가 발생하는 것을 방지하기 위해서 도 3의 (g)에 도시된 인에이블 신호를 생성하는 역할을 한다. 그러므로, PLL 리셋신호를 수평 동기 신호(COMP)의 하강 엣지에서 가져와서 도 3의 (g)에 도시된 인에이블 신호를 저레벨로 하면, 그 구간에서 수평 동기 신호(COMP)를 디스에이블시킨다.

도 4는 도 2에 도시된 PLL 리셋신호 생성부(30)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 카운터(60), 카운터 리셋 신호 생성부(70)를 구성하는 인버터들(72, 74 및 76)과 D플립플롭(82)과 논리곱(78) 및 논리합(80), 디코더(90)를 구성하는 반전 논리곱들(92, 94, 96 및 98)과 반전 논리합들(100 및 102), 리셋 신호 생성부(110)를 구성하는 J/K 플립플롭(112)과 논리곱(114) 및 논리합(116), 인에이블 신호 생성부(120)를 구성하는 인버터(122)와 D 플립플롭(124)으로 구성된다.

리셋 신호(RESET)는 파워 리셋이고, 고레벨일 경우, D 플립플롭(82)과 카운터(60)에 리셋을 걸어 초기화 한다. D플립플롭(82)의 부출력(QN)은 초기에 고레벨이고, 외부 수직 동기 신호(EVSY)가 저레벨이 되면 인버터(72) 및 논리곱(78)의 출력이 고레벨이 되어, 반전 논리합(80)의 출력을 저레벨로 되며. 이로 인해 카운터(60)가 리셋된다. 카운터(60)가 리셋된 후, 수평 동기 신호(COMP)의 하강엣지에서 D플립플롭(82)의 부출력이 저레벨이 되어, 카운터(60)의 리셋이 풀려 도 3의 (d)에 도시된 수평 동기 신호(COMP)의 상승엣지에서 카운터를 시작한다. 그러므로, 9비트 동기식 카운터(60)는 외부 수직 동기 신호(EVSY)의 엣지에서부터 수평 동기 신호의 갯수를 카운팅한다.

디코더(90)는 카운터(60)의 출력인 WQ8:0과 WQB8:0을 이용하여 반전 논리곱들(92 및 94)과 반전 논리합(102)에 의한 디코더 5(D_5)와 반전 논리곱들(96 및 98)과 반전 논리합(100)에 의한 디코더 250(D_250)을 생성한다.

리셋 신호 생성부(110)은 수평 동기 신호의 갯수가 250이되면, 251번째의 수평 동기 신호에서 J/K 플립플롭(112)에 리셋이 걸려 J/K 플립플롭(112)의 부출력(QN)이 고레벨이 되어 PLL 리셋신호는 디스에이블된다. PLL의 위상 비교기(미도시)에 리셋신호가 인가되면 하이 임피던스 상태가 되고, 분주기에 리셋이 걸리면 출력은 고레벨의 상태가 된다. 그러므로, 출력단자 OUT1을 통해 출력되는 PLL 리셋신호가 걸리는 동안 전압 제어 발진기에서의 전압 변화가 없으므로, PLL리셋신호가 풀리는 지점에서 로킹상태의 전압 제어 발진기 주파수로 32분주하게 된다.

인에이블 신호 생성부(120)는 PLL 리셋신호가 풀리는 시점에서 수평 동기 신호(COMP)의 상승엣지가 도 3의 (h)에 도시된 PLL 기준신호로서 위상비교기에 입력되는 것을 방지하기 위하여 수평 동기 신호(COMP)의 하강엣지에서 PLL 리셋신호를 가져와서 구할 수 있다. 그러므로, PLL의 위상 비교기와 분주기의 리셋이 풀린 후, 그 다음의 PLL 기준신호인 수평 동기 신호(COMP)와 분주기 출력의 상승 엣지에서 위상 비교를 함으로 위상이 틀어짐을 막을 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 수평 동기 신호용 위상 동기 루프는 위상 동기 루프의 리셋이 풀리는 시점에 기준 신호인 수평 동기 신호 보상회로의 출력과 비교 신호의 위상이 틀어짐을 방지하는 효과가 있다.

Claims (4)

1. 위상 비교기 및 분주기를 갖는 수평 동기 신호용 위상 동기 루프에 있어서,

   복합 영상 신호로부터 복합 동기 신호가 검출되었는가를 나타내는 동기 검출 신호에 응답하여, 소정 클럭으로부터 분주된 자주 발진 동기 신호 또는 상기 복합 동기 신호로부터 분리된 수평 동기 신호를 선택적으로 출력하는 수평 동기 신호 보상 수단;

   상기 복합 동기 신호로부터 외부 수직 동기 신호를 분리하는 수직 동기 신호 분리 수단; 및

   상기 외부 수직 동기 신호에 응답하여 리셋되고, 상기 수평 동기 신호의 갯수를 카운팅하여 필드 트랙킹 펄스가 발생하는 구간에 상기 위상 비교기 및 상기 분주기를 리셋하는 제1리셋신호를 출력하는 위상 동기 루프 리셋 신호 생성수단을 구비하는 것을 특징으로 하는 수평 동기 신호용 위상 동기 루프.
2. 제1항에 있어서, 상기 위상 동기 루프 리셋 신호 생성 수단은

   상기 외부 수직 동기 신호에 응답하여 상기 수평 동기 신호의 소정 주기 동안 제2리셋 신호를 발생하는 카운터 리셋 신호 생성 수단;

   상기 제2리셋 신호에 의해 리셋되며, 상기 수평 동기 신호를 클럭입력하여 카운팅하는 카운팅 수단;

   상기 카운팅된 값에 상응하여 상기 필드 트랙킹 펄스가 발생하는 구간을 설정하는 디코딩 수단; 및

   상기 수평 동기 신호에 응답하여 상기 구간동안 상기 제1리셋 신호를 출력하는 리셋 신호 생성 수단을 구비하는 것을 특징으로 하는 수평 동기 신호용 위상 동기 루프.
3. 제1항에 있어서, 상기 수평 동기 신호용 위상 동기 루프는

   인에이블 신호와 상기 수평 동기 신호 보상 수단으로부터 출력되는 상기 수평 동기 신호를 논리곱하여 출력하는 논리곱; 및

   상기 논리곱과 상기 자주 발진 동기 신호를 논리합하여 기준신호로서 상기 위상 비교기로 출력하는 논리합을 더 구비하고,

   상기 인에이블 신호는 상기 제1리셋신호에 응답하여 상기 위상 동기 루프 리셋 신호 생성부로부터 발생되는 것을 특징으로 하는 수평 동기 신호용 위상 동기 루프.
4. 제2항 또는 제3항에 있어서, 상기 위상 동기 루프 리셋 신호 생성 수단은

   상기 인에이블 신호를 상기 제1리셋 신호에 응답하여 상기 수평 동기 신호의 엣지에서 출력하는 인에이블 신호 생성수단을 더 구비하는 것을 특징으로 하는 수평 동기 신호용 위상 동기 루프.

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