KR100218291B1 - Semiconductor package using a ceramic paddle and method of making same - Google Patents
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Abstract
본 발명은 세라믹 패들을 이용한 반도체 패키지 및 그 제작방법에 관한 것으로 복수개의 접속 패드(12a)가 구비된 하나 또는 그 이상의 반도체 칩(12)과, 상기 반도체칩(12)이 탑재되며 내부에 상기 반도체 칩의 접속 패드(12a)와 전기적으로 접속되는 메탈 라인과 반도체 칩의 마지막 메탈 라인이 형성됨과 아울러 외부 연결 단자인 복수개의 본드 패드(11a)가 구비된 세라믹 패들(11)과, 상기 세라믹 패들(11)에 형성된 본드 패드(11a) 와 연결되는 인너 리드(13a)와 기판과의 접속을 위한 아웃 리드(13b)가 구비된 리드 프레임(13)과, 상기 칩(12)과 리드 프레임(13)의 아웃 리드(13b)를 포함하는 일정 부위를 밀폐시키는 에폭시 몰딩 컴파운드(14)로 구성됨을 특징으로 한다. 이와 같이 된 본 발명에 의한 반도체 패키지는 집적 회로 칩 제조 시 메탈 라인 배선 공정을 쉽게 할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package using a ceramic paddle and a method of manufacturing the same. A ceramic paddle 11 having a metal line electrically connected to the connection pad 12a of the chip and a last metal line of the semiconductor chip, and a plurality of bond pads 11a serving as external connection terminals, and the ceramic paddle ( A lead frame 13 having an inner lead 13a connected to the bond pad 11a formed on the 11 and an out lead 13b for connecting to the substrate, and the chip 12 and the lead frame 13. It is characterized by consisting of an epoxy molding compound 14 for sealing a certain portion including the out lead (13b). The semiconductor package according to the present invention as described above has an effect of facilitating a metal line wiring process when fabricating an integrated circuit chip.
Description
제1도는 통상적인 반도체 패키지의 구성을 보인 단면도.1 is a cross-sectional view showing the configuration of a conventional semiconductor package.
제2도 및 제3도는 본 발명에 의한 세라믹 패들을 이용한 반도체 패키지의 구성을 보인 도면으로서,2 and 3 are views showing the configuration of a semiconductor package using a ceramic paddle according to the present invention,
제2a, b도는 하나의 칩을 사용한 반도체 패키지의 구성을 보인 단면도 및 a도의 A-A선에 따른 단면도.2A and 2B are sectional views showing the configuration of a semiconductor package using one chip, and sectional views taken along the line A-A in FIG.
제3a, b도는 두 개의 칩을 사용한 반도체 패키지의 구성을 보인 단면도 및 a도의 B-B선 단면도.3A and 3B are cross-sectional views showing the configuration of a semiconductor package using two chips, and a cross-sectional view along the B-B line of FIG.
＊도면의 주요부분에 대한 부호의 설명＊ Explanation of symbols for main parts of drawing
11 : 세라믹 패들(Ceramic Paddle) 11a : 본드 패드(Bond Pad)11: Ceramic Paddle 11a: Bond Pad
12,12', 12 : 반도체 칩 12a : 접속 패드12, 12 ', 12: semiconductor chip 12a: connection pad
13 : 리드 프레임(Lead Frame) 13a : 인너 리드(Inner Lead)13: Lead Frame 13a: Inner Lead
13b : 아웃 리드(Out Lead) 14 : 에폭시 몰딩 컴파운드(EMC)13b: Out Lead 14: Epoxy Molding Compound (EMC)
본 발명은 반도체 패키지 및 그 제작방법에 관한 것으로, 특히 세라믹 웨이퍼(Ceramic Wafer)를 소정의 크기로 다이싱(Diecing)한 세라믹 패들(Ceramic Paddle)로 사용함과 아울러 그 세라믹 패들에 집적회로(2C)의 일부 메탈 라인(Metal Line)을 형성하여 서브미크론(Sub-Micron) 추세의 집적회로 칩 제조 공정상의 멀티 메탈 라인 배선 시 토폴로지(Topolgy) 문제점을 해결할 수 있도록 한 세라믹 패들을 이용한 반도체 패키지 및 그 제작방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of fabricating the same. In particular, an integrated circuit (2C) is used as a ceramic paddle in which a ceramic wafer is diced into a predetermined size. Semiconductor package using ceramic paddle and its fabrication to solve the topology problem in multi-metal line wiring in sub-micron trend integrated circuit chip manufacturing process by forming some metal lines It is about a method.
종래에 일반적으로 열려지고 있는 반도체 패키지는 통상 리드 프레임(Lead Frame)의 패들(Paddle)위에 반도체 칩(Chip)을 부착하고, 금속 와이어(Metal Wire)를 이용하여 전기적으로 접속, 연결한 후 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 몰딩하여 제작하는 바, 이와 같은 제조공정의 순으로 제작되는 일반적인 반도체 패키지를 제1도를 참조하여 좀더 상세히 설명하면 다음과 같다.BACKGROUND ART A semiconductor package, which is generally open in the related art, is usually attached with a semiconductor chip on a paddle of a lead frame, electrically connected and connected using a metal wire, and then epoxy molding. When manufactured by molding with a compound (Epoxy Molding Compound), a general semiconductor package manufactured in the order of such a manufacturing process will be described in more detail with reference to FIG.
즉, 종래의 반도체 패키지는 제1도의 도시한 바와 같이 복수개의 본드 패드(1a)가 구비된 반도체 칩(1)과, 그 반도체 칩(1)이 탑재되는 패들(2a)과 복수개의 인너 리드(2b) 및 아웃 리드(2c)가 구비된 리드 프레임(2)과, 그 리드 프레임(2)의 패들(2a)에 반도체 칩(1)의 본드 패드(1a)와 상기 리드 프레임(2)의 인너 리드(2b)를 전기적으로 접속 연결시키는 복수개의 금속 와이어(4)와, 와이어 본딩(Wire Bonding)된 반도체 칩(1)과 상기 리드 프레임(2)의 아웃리드(2c)를 포함하는 일정 부위를 밀폐시키는 에폭시 몰딩 컴파운드(5)로 구성되어 있으며, 통상 소잉(Sawing)공정에 의해 개개로 분리된 반도체 칩(1)을 리드 프레임(2)의 패들(2a)에 접착제(3)를 이용하여 부착 고정하는 다이 어태치(Die Attach) 공정과, 다이 어태치된 반도체 칩(1)의 본드 패드(1a)와 상기 리드 프레임(2)의 인너 리드(2b)를 금속 와이어(4)를 이용하여 전기적으로 접속, 연결시키는 와이어 본딩 공정과, 와이어 본딩된 반도체 칩(1)과 상기 리드 프레임(2)의 아웃 리드(2c)를 포함하는 일정 부위를 에폭시 몰딩 컴파운드(5)로 밀폐시키는 몰딩 공정과, 통상적인 트리밍(Trimming)/포밍(Forming) 공정 및 플래팅(Plating) 공정의 순으로 제작된다.That is, the conventional semiconductor package includes a semiconductor chip 1 having a plurality of bond pads 1a, a paddle 2a on which the semiconductor chip 1 is mounted, and a plurality of inner leads, as shown in FIG. 2b) and the lead frame 2 provided with the out lead 2c, the bond pad 1a of the semiconductor chip 1, and the inner of the lead frame 2 in the paddle 2a of the lead frame 2; A predetermined portion including a plurality of metal wires 4 electrically connecting and connecting the leads 2b, a wire bonded semiconductor chip 1, and an outlead 2c of the lead frame 2 may be formed. It consists of an epoxy molding compound (5) for sealing, and attaches the semiconductor chip (1), which is separately separated by a sawing process, to the paddle (2a) of the lead frame (2) using an adhesive (3). Die attach process for fixing, the bond pad 1a of the die-attached semiconductor chip 1 and the inner of the lead frame 2 A wire bonding step of electrically connecting and connecting the leads 2b using the metal wires 4, and a predetermined portion including the wire bonded semiconductor chips 1 and the out leads 2c of the lead frames 2. Is manufactured in the order of a molding process of sealing the epoxy molding compound 5, followed by a conventional trimming / forming process and a plating process.
그러나 상기한 바와 같이 리드 프레임(2)의 패들(2a)에 반도체 칩(1)을 마운트하여 제작하는 종래의 반도체 패키지는 디-램(D-RAM)과 같은 메모리 칩을 하나의 다이 패들에 멀티 칩(Multi Chip)화하여 메모리 용량을 증가시키고자 할 때 금속 와이어(4) 등을 이용한 각 칩의 연결 및 칩 마운트(Chip Mount)시 방향을 서로 맞추어야 하는 어려움이 있었으며, 또한 칩 제조시 토포로지 등에 의해 서브미크론 추세에 있는 집적회로 칩의 멀티 메탈 라인 회로 구성(배치)에 어려움이 있었다. 즉, 다층 구조(3-Layer 이상) 메탈 라인이 형성되는 집적회로 칩 제조 시 마지막 층의 메탈라인을 미리 배선된 1, 2층의 메탈 라인 위에 배치할 경우 굴곡 등으로 인하여 메탈 라인이 끊어지는 현상이 발생하므로 칩의 가장자리로 돌려서 배선을 해야 했고 이에 따라 메탈 라인의 회로 구성이 어려움은 물론 배선이 길어지므로 칩의 전기적 특성이 저하되는 등의 결함이 있는 것이었다.However, in the conventional semiconductor package fabricated by mounting the semiconductor chip 1 on the paddle 2a of the lead frame 2 as described above, a memory chip, such as a D-RAM, is multiplied on one die paddle. In order to increase the memory capacity by using a multi chip, there was a difficulty in aligning the directions of each chip connection and chip mount using a metal wire 4 or the like. And the like, there is a difficulty in configuring (arranging) the multi-metal line circuit of the integrated circuit chip which is in the submicron trend. That is, when fabricating an integrated circuit chip in which a multi-layer metal line is formed, a metal line is broken due to bending when the metal line of the last layer is disposed on the metal lines of the first and second layers that are wired in advance. As a result of this, the wiring had to be done by turning to the edge of the chip. As a result, the circuit configuration of the metal line was difficult, as well as the wiring was long.
이를 감안하여 창안한 본 발명의 목적은 칩이 탭재되는 다이 패들로 세라믹 웨이퍼를 소정의 크기로 다이싱한 세라믹 패들을 이용함과 아울러 그 세라믹 패들에 메탈 라인의 일부 또는 마지만 층의 메탈 라인을 형성하여 상기와 같은 종래의 여러 결함을 갖지 않는 세라믹 패들을 이용한 반도체 패키지 및 그 제작방법을 제공함에 있다.In view of the above, an object of the present invention is to use a ceramic paddle dicing a ceramic wafer into a predetermined size with a die padded chip, and to form a metal line of a part or only a metal line on the ceramic paddle. The present invention provides a semiconductor package and a method of manufacturing the same using a ceramic paddle having no conventional defects as described above.
상기와 같은 본 발명의 목적은 반도체 패키지 구조에 있어서, 복수개의 접속 패드(12a)가 구비된 하나 또는 그 이상의 반도체 칩(12)과, 상기 반도체 칩(12)이 탑재되며 내부에 상기 반도체 칩의 접속 패드(12a)와 전기적으로 접속되는 메탈 라인과 반도체 칩의 마지막 메탈 라인이 형성됨과 아울러 외부 연결 단자인 복수개의 본드 패드(11a)가 구비된 세라믹 패들(11)과, 상기 세라믹 패들(11)에 형성된 본드 패드(11a)와 연결되는 인너 리드(13a)와 기판과의 접속을 위한 아웃 리드(13b)가 구비된 리드 프레임(13)과, 상기 칩(12)과 리드 프레임(13)의 아웃 리드(13b)를 포함하는 일정부위를 밀폐시키는 에폭시 몰딩 컴파운드(14)로 구성됨을 특징으로 하는 세라믹 패들을 이용한 반도체 패키지를 제공함으로써 달성되는 것이다.As described above, an object of the present invention is to provide a semiconductor package structure including one or more semiconductor chips 12 including a plurality of connection pads 12a, and a semiconductor chip 12 mounted therein. A ceramic paddle 11 having a metal line electrically connected to the connection pad 12a and a final metal line of the semiconductor chip, and a plurality of bond pads 11a serving as external connection terminals, and the ceramic paddle 11 A lead frame 13 having an inner lead 13a connected to the bond pad 11a formed in the substrate and an out lead 13b for connecting to the substrate, and an out of the chip 12 and the lead frame 13. It is achieved by providing a semiconductor package using a ceramic paddle, characterized in that it consists of an epoxy molding compound 14 which seals a portion including the lead 13b.
또한 본 발명의 목적은 세라믹 패들을 이용한 반도체 패키지를 제작함에 있어서, 내부에 메탈 라인이 형성되고 양변부에는 복수개의 본드 패드(11a)가 구비된 세라믹 패들(11)에 복수개의 접속 패드(12a)가 구비된 반도체 칩(12)을 부착 고정하는 다이 어태치 공정과, 상기 세라믹 패들(11)의 본드 패드(11a)와 리드 프레임(13)의 인너 리드(13a)를 전기적으로 접속, 연결시키는 본딩 공정과, 상기 칩(12)과 리드 프레임(13)의 아웃리드(13b)를 포함하는 일정 부위를 에폭시 몰딩 컴파운드(14)로 밀폐시키는 몰딩공정과, 통상적인 트리밍/포밍 공정 및 플래팅 공정을 포함하며 제작함을 특징으로 하는 세라믹 패들을 이용한 반도체 패키지 제작방법를 제공함으로써 달성되는 것이다.In addition, an object of the present invention is to manufacture a semiconductor package using a ceramic paddle, a metal line is formed therein, a plurality of connection pads (12a) on the ceramic paddle 11 is provided with a plurality of bond pads (11a) on both sides. A die attach process for attaching and fixing the semiconductor chip 12 provided with a chip, and bonding for electrically connecting and connecting the bond pad 11a of the ceramic paddle 11 and the inner lead 13a of the lead frame 13 to each other. A molding step of sealing a predetermined portion including the chip 12 and the outlead 13b of the lead frame 13 with an epoxy molding compound 14, a conventional trimming / forming process, and a plating process. It is achieved by providing a method for manufacturing a semiconductor package using a ceramic paddle, characterized in that the manufacturing.
이와 같이 된 본 발명의 세라믹 패들을 이용한 반도체 패키지는 칩 제조 시 메탈라인의 회로 구성(배치) 공정을 쉽게 할 수 있는 특징이 있다.The semiconductor package using the ceramic paddle of the present invention as described above has a feature of facilitating a circuit configuration (arrangement) process of metal lines during chip manufacturing.
이하에서는 이러한 본 발명을 첨부한 도면의 바람직한 실시례에 의거하여 보다 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the accompanying drawings.
제2도의 (a), (b)는 본 발명에 의한 세라믹 패들을 이용한 반도체 패키지의 구성을 보인 단면도 및 a도의 A-A선에 따른 단면도로서, 이에 도시한 바와 같이 본 발명에 의한 반도체 패키지는 내부에 메탈 라인(도시되지 않음)이 형성됨과 아울러 외부 연결단자인 복수개의 본드 패드(11a)가 구비된 세라믹 패들(11)과, 그 위에 탑재되며 상기 세라믹 패들(11)에 형성된 메탈 라인과 접속되는 복수개의 접속패드(12a)가 구비된 반도체 칩(12)과, 상기 세라믹 패들(11)에 형성된 본드 패드(11a)와 연결되는 인너 리드(13a)와 기판(도시되지 않음)과의 접속을 위한 아웃 리드(13b)로 이루어진 리드 프레임(13)과, 상기 반도체 칩(12)과 리드 프레임(13)의 아웃 리드(13b)를 포함하는 일정 부위를 밀폐시키는 에폭시 몰딩 컴파운드(14)로 구성되어 있다.(A) and (b) of FIG. 2 are cross-sectional views showing the structure of the semiconductor package using the ceramic paddle according to the present invention and a cross-sectional view along the line AA of FIG. A. As shown therein, the semiconductor package according to the present invention is A plurality of ceramic paddles (11) formed with a metal line (not shown) and provided with a plurality of bond pads (11a) as external connection terminals, and a plurality of metal pads (11) mounted thereon and connected to the metal lines formed in the ceramic paddle (11) Out for connecting the semiconductor chip 12 including the two connection pads 12a and the inner lead 13a connected to the bond pad 11a formed on the ceramic paddle 11 and a substrate (not shown). The lead frame 13 which consists of the lead 13b, and the epoxy molding compound 14 which seals the predetermined part containing the said semiconductor chip 12 and the out lead 13b of the lead frame 13 are comprised.
그리고 본 발명에 의한 반도체 패키지는 제3도의 (a)(b)에 도시한 바와 같이 좀 더 크게 제작된 세라믹 패들(11)에 수개(도면에서는 2개로 도시됨)의 반도체 칩(12', 12)을 부착 고정하여 구성한 반도체 패키지를 포함한다.In the semiconductor package according to the present invention, as shown in (a) and (b) of FIG. 3, a plurality of semiconductor chips 12 'and 12 are shown on a larger ceramic paddle 11. ), And includes a semiconductor package configured by attaching and fixing.
이때에는 메모리 용량을 배가시킬 수 있는 장점이 있다.At this time, there is an advantage that can double the memory capacity.
한편, 상기 세라믹 패들(11)은 세라믹 웨이퍼를 소정의 크기로 다이싱하여 그 내부에 멀티 칩(12', 12) 또는 단독으로 사용할 칩(12)의 일부 메탈라인을 형성한 구성으로 되어 있는 바, 이때 멀티 칩(12', 12)이나 단독으로 사용할 칩(12)의 마지막 메탈 회로(Final Metal Circuit)를 형성함이 바람직하다.Meanwhile, the ceramic paddle 11 is formed by dicing a ceramic wafer into a predetermined size to form a plurality of metal lines of the multi-chips 12 'and 12 or the chips 12 to be used alone. At this time, it is preferable to form a final metal circuit of the multi-chip 12 ', 12 or the chip 12 to be used alone.
또한 상기 리드 프레임(13)은 세라믹 패들(11)에 형성된 본드 패드(11a)와 접속되는 복수개의 인너 리드(13a)와, 외부로 돌출되어 기판과 접속되는 아웃 리드(13b)로 구성되어 있는 바, 이때 상기 리드 프레임(13)의 인너 리드(13a)와 세라믹 패들(11)에 형성된 본드 패드(11a)와의 연결은 써모드(Ther Mode)(도시되지 않음) 등을 이용하여 가압 열 압착시키는 갱 본딩(Gand Bonding) 방식으로 연결할 수도 있고, 도시되지는 않았지만 금속 와이어를 이용하여 연결시키는 와이어 본딩 방식으로 연결시킬 수도 있으나, 반드시 이로써 한정할 필요는 없다.In addition, the lead frame 13 includes a plurality of inner leads 13a connected to the bond pads 11a formed on the ceramic paddle 11 and an out lead 13b protruding outward and connected to the substrate. In this case, the connection between the inner lead 13a of the lead frame 13 and the bond pad 11a formed on the ceramic paddle 11 may be performed by pressing a thermo mode (not shown) or the like. Although it may be connected by a bonding method (Gand Bonding), it may be connected by a wire bonding method that is not shown but connected using a metal wire, but is not necessarily limited thereto.
또한 세라믹 패들(11)에 칩(12,12',12)을 부착 고정함에 있어서는 그 칩(12,12', 12)에 각각 형성된 복수개의 접속 패드(12a)들과 상기 세라믹 패들(11)에 형성된 메탈 라인을 접속, 연결시켜 주어야 하는 바, 써모드를 이용하여 가압 열압착시킴으로써 상호 연결되게 한다.In addition, in attaching and fixing the chips 12, 12 ', and 12 to the ceramic paddle 11, a plurality of connection pads 12a formed on the chips 12, 12' and 12 and the ceramic paddle 11 are respectively provided. The formed metal lines should be connected and connected to each other by pressing thermocompression using a thermo mode.
이와 같이 구성된 본 발명에 의한 세라믹 패들을 이용한 반도체 패키지의 제작 과정 및 그에 따른 효과를 살펴보면 다음과 같다.Looking at the manufacturing process and the effects of the semiconductor package using the ceramic paddle according to the present invention configured as described above are as follows.
먼저, 세라믹 패들(11)을 제작하는 바, 이는 세라믹 웨이퍼에 멀티 칩(12',12)이나 단독으로 사용할 칩(12)의 마지막 메탈 라인을 형성하고, 복수개의 본드 패드(11a)를 형성한 후 소정의 크기로 다이싱하여 제작한다.First, the ceramic paddle 11 is fabricated, which forms the last metal line of the multi-chip 12 ', 12 or the chip 12 to be used alone on the ceramic wafer, and forms a plurality of bond pads 11a. After dicing to a predetermined size to produce.
이와 같이 하여 제작된 세라믹 패들(11)에 복수개의 접속 패드(12a)가 구비된 반도체 칩(12,12',12)을 뒤집어서 각각 부착하는 바, 써모드 등을 이용하여 가압 열압착 시킴으로써 칩(12,12',12)의 접속 패드(12a)와 세라믹 패들(11)의 메탈 라인이 접속, 연결되게 한다.The semiconductor pads 12, 12 ', and 12 provided with the plurality of connection pads 12a are inverted and attached to the ceramic paddles 11 thus manufactured. The connection pads 12a of 12, 12 ', and 12 and the metal lines of the ceramic paddles 11 are connected and connected.
이와 같이 하여 다이 어태칭 공정이 완료되면, 세라믹 패들(11)에 형성된 본드 패드(11a)와 리드 프레임(13)의 인너 리드(13a)를 전기적으로 접속, 연결시키는 공정을 진행하는 바, 인너 리드(13a) 또는 본드 패드(11a)에 범프를 형성하고 써모드를 이용하여 가압 열압착함으로써 상호 접속, 연결되게 하거나 또는 금속 와이어를 이용하여 연결시키는 와이어 본딩 방법으로 상호 접속, 연결되게 한다.When the die attaching process is completed in this manner, a process of electrically connecting and connecting the bond pad 11a formed on the ceramic paddle 11 and the inner lead 13a of the lead frame 13 is performed. The bumps are formed on the 13a or the bond pads 11a and pressurized and thermocompressed using a thermo mode to be interconnected or connected, or to be interconnected or connected by a wire bonding method of connecting using a metal wire.
그런 다음, 에폭시 몰딩 컴파운드(14)를 이용하여 소정의 모양으로 몰딩하고, 통상적인 트리밍 공정 및 포밍 공정과 플래팅 공정의 순으로 제작하는 바, 이와 같이 제작되는 본 발명에 의한 반도체 패키지는 상술하고 도시한 바와 같이 리드 프레임의 다이 패들을 제거하고, 세라믹 웨이퍼에 사용할 칩의 마지막 메탈 라인을 형성함과 아울러 외부 연결 단자인 복수개의 본드 패드를 형성한 후 소정의 크기로 다이싱한 세라믹 패들을 이용하여 제작하므로 D-RAM과 같은 메모리 칩을 하나의 다이 패들에 멀티 칩화하고자 할 경우 각 칩간의 연결 및 다이 마운트 시 일정한 방향으로 고정된 작업이 가능하고, 칩 제조 시 메탈 라인의 일부 또는 마지막층을 세라믹 패들에 형성하므로 칩 제조 시의 메탈 라인 형성 공정을 쉽게 할 수 있을 뿐만 아니라 토포로지 현상을 방지할 수 있는 효과가 있다.Then, the epoxy molding compound 14 is molded into a predetermined shape and manufactured in the order of a conventional trimming process, a forming process, and a plating process. The semiconductor package according to the present invention manufactured as described above is described above. As shown in the drawing, the die paddle of the lead frame is removed, the last metal line of the chip to be used for the ceramic wafer is formed, and a plurality of bond pads, which are external connection terminals, are formed, and then the ceramic paddle is diced to a predetermined size. In order to multi-chip a memory chip such as D-RAM into one die paddle, it is possible to work fixed in a certain direction when connecting and die mounting between chips. Formation on ceramic paddles not only facilitates the metal line forming process during chip manufacturing, There is an effect that can be prevented.
또한 리드를 통해 칩으로 전달되는 습기를 줄일 수 있고, 메탈 라인의 배선 길이가 짧아져 칩의 전기적인 특성을 향상시킬 수 있으므로 결국 칩의 신뢰성을 높일 수 있는 효과가 있다.In addition, the moisture transferred to the chip through the lead can be reduced, and the wire length of the metal line can be shortened to improve the electrical characteristics of the chip, thereby increasing the reliability of the chip.
아울러 칩이 마운트되는 다이 패들로 칩과 동일 재질의 세라믹 패들을 이용하므로 열팽창 계수 차이로 인한 패키지 크랙을 감소시킬 수 있는 부수적인 효과도 있다.In addition, since the die paddle on which the chip is mounted uses a ceramic paddle of the same material as the chip, there is a side effect of reducing the package crack due to the difference in thermal expansion coefficient.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910022693A KR100218291B1 (en) | 1991-12-11 | 1991-12-11 | Semiconductor package using a ceramic paddle and method of making same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910022693A KR100218291B1 (en) | 1991-12-11 | 1991-12-11 | Semiconductor package using a ceramic paddle and method of making same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930014926A KR930014926A (en) | 1993-07-23 |
| KR100218291B1 true KR100218291B1 (en) | 1999-09-01 |
Family
ID=19324591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910022693A Expired - Fee Related KR100218291B1 (en) | 1991-12-11 | 1991-12-11 | Semiconductor package using a ceramic paddle and method of making same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100218291B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902766B1 (en) * | 2002-09-27 | 2009-06-15 | 페어차일드코리아반도체 주식회사 | Discrete Packages with Insulated Ceramic Heat Sink |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR850005150A (en) * | 1983-12-28 | 1985-08-21 | 알·엠·홀 | Flat Package for Integrated Circuit Memory Chips |
-
1991
- 1991-12-11 KR KR1019910022693A patent/KR100218291B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR850005150A (en) * | 1983-12-28 | 1985-08-21 | 알·엠·홀 | Flat Package for Integrated Circuit Memory Chips |
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| KR100902766B1 (en) * | 2002-09-27 | 2009-06-15 | 페어차일드코리아반도체 주식회사 | Discrete Packages with Insulated Ceramic Heat Sink |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930014926A (en) | 1993-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20060522 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20070611 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20070611 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |