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KR100211710B1 - 전자원 및 이를 사용하는 화상 형성 장치와 전자원의 제조 및 구동 방법 - Google Patents

전자원 및 이를 사용하는 화상 형성 장치와 전자원의 제조 및 구동 방법 Download PDF

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KR100211710B1
KR100211710B1 KR1019940027607A KR19940027607A KR100211710B1 KR 100211710 B1 KR100211710 B1 KR 100211710B1 KR 1019940027607 A KR1019940027607 A KR 1019940027607A KR 19940027607 A KR19940027607 A KR 19940027607A KR 100211710 B1 KR100211710 B1 KR 100211710B1
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아오지 이소노
요시유끼 오사다
히데또시 스즈끼
에이지 야마구지
도시히꼬 다께다
히로아끼 도시마
노리다께 스즈끼
야스유끼 도또고로
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미따라이 하지메
캐논 가부시키가이샤
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Abstract

본 발명은 특히 전자 방출 소자로서 표면 도전형 전자방출 소자를 포함하는 전자원 및 화상 형성 장치, 전자 방출부 형성 박막에 이 박막에 직렬로 접속되고 비선형 전압/전류 특성을 가지는 비선형 소자를 통하여 전압을 인가함으로써 표면 도전형 전자 방출 소자에 대한 통전 포밍 처리 단계가 실행되는 전자원 및 화상 형성 장치의 제조 방법, 비선형 소자가 표면 도전형 전자 방출 소자에 직렬로 접속된 전자원 및 화상 형성 장치와, 그 구동 방법에 관한 것이다.

Description

전자원 및 이를 사용하는 화상 형성 장치와, 전자원의 제조 및 구동 방법
제1(a)도 및 제1(b)도는 본 발명의 실시예에 따른 플랫형 표면 도전형 방출소자의 평면도 및 단면도.
제2(a)도 내지 제2(c)도는 본 발명에 따른 플랫형 표면 도전형 방출 소자의 제조 방법을 도시하는 단면도.
제3도는 본 발명에 따른 플랫형 표면 도전형 방출 소자의 제조시의 포밍 처리시에 소자에 인가되는 전압 파형의 예를 도시하는 그래프.
제4도는 본 발명의 다른 실시예에 따른 수직형 표면 도전형 방출 소자를 도시하는 투시도.
제5도는 본 발명에 따른 표면 도전형 방출 소자의 형성 방법 및 형성시 사용되는 장치의 예를 도시하는 블록도.
제6도는 본 발명의 실시예에 따른 다중 전자원의 회로도.
제7도는 본 발명의 실시예에 따른 다중 전자원의 평면도.
제8도는 본 발명의 실시예에 따른 다중 전자원의 단면도.
제9(1)도 내지 제9(6)도는 본 발명의 실시예에 따른 다중 전자원의 비선형 소자부의 제조 공정을 설명하기 위한 단면도.
제10(7)도 내지 제10(10)도는 본 발명의 실시예에 따른 다중 전자원의 표면 도전형 방출 소자부의 제조 공정을 설명하기 위한 단면도.
제11도는 본 발명의 실시예의 제조에 사용되는 마스크를 도시하는 도면.
제12도는 본 발명이 응용되는 화상 형성 장치의 디스플레이 패널을 도시하는 사시도.
제13도는 비선형 소자에 근접하여 분리층이 형성된 본 발명의 실시예의 단면도.
제14도는 p형 실리콘 기판을 사용하는 본 발명의 실시예의 단면도.
제15(1)도 내지 제15(6)도는 p형 실리콘 기판을 사용하는 본 발명의 실시예에 따른 다중 전자원의 비선형 소자부의 제조 공정을 설명하기 위한 단면도.
제16(7)도 내지 제16(10)도는 p형 실리콘 기판을 사용하는 본 발명의 실시예에 따른 다중 전자원의 표면 도전형 방출 소자부의 제조 공정을 설명하기 위한 단면도.
제17도는 비선형 소자에 근접하여 분리층이 형성되고 p형 실리콘 기판을 사용하는 본 발명의 실시예의 단면도.
제18도는 비선형 소자로서 비정질정 실리콘으로 이루어진 다이오드를 사용하는 다중 전자원의 평면도.
제19도는 비선형 소자로서 비정질 실리콘으로 이루어진 다이오드를 사용하는 다중 전자원의 단면도.
제20(a)도 내지 제20(j)도는 비선형 소자로서 비정질 실리콘으로 이루어진 다이오드를 사용하는 다중 전자원의 제조 방법을 설명하기 위한 단면도.
제21도는 비선형 소자로서 다결정 실리콘으로 이루어진 다이오드를 사용하는 다중 전자원의 단면도.
제22(1)도 내지 22(9)도는 비선형 소자로서 다결정 실리콘으로 이루어진 다이오드를 사용하는 다중 전자원의 제조 방법을 설명하기 위한 단면도.
제23도는 본 발명의 실시예에 따른 장치 및 구동 방법을 설명하기 위한 회로 개요도.
제24도는 구동 회로의 실시예를 도시하는 회로도.
제25도는 본 발명의 실시예의 효과를 보여주는 전압 파형의 그래프.
제26도는 구동 회로의 다른 예를 보여주는 회로도.
제27도는 본 발명이 텔레비전 디스플레이 장치에 응용될 때에 사용되는 회로 구성의 예를 도시하는 회로도.
제28도는 텔레비전 디스플레이 장치용 다중 전자원의 회로도.
제29도는 디스플레이 화상 패턴의 예를 도시하는 도면.
제30도는 제29도에 도시된 디스플레이 패턴을 나타내기 위해 다중 전자원에 인가되는 전압을 도시하는 도표.
제31도는 제29도에 도시된 디스플레이 패턴을 나타내기 위해 다중 전자원에 인가되는 전압의 그래프.
제32(1)도 내지 제32(6)도는 제27도에 도시된 텔레비전 디스플레이 장치 내의 각각의 장치들의 동작 타이밍을 도시하는 그래프.
제33도는 비선형 소자로서 MIM 소자를 사용하는 실시예의 장치 및 구동 방법을 설명하기 위한 회로 개요도.
제34도는 비선형 소자로서 MIN 소자를 사용할 때에 사용되는 구동 회로의 예를 도시하는 회로도.
제35도는 실시예에서 사용되는 MIN 소자의 전류/전압 특성을 도시하는 그래프.
제36도는 비선형 소자로서 MIN 소자를 사용하는 실시예의 효과를 설명하기 위한 그래프.
제37도는 비선형 소자로서 MIN 소자를 사용하는 전자원의 실시예의 부분 단면도.
제38(1)도 내지 제38(7)도는 비선형 소자로서 MIN 소자를 사용하는 전자원의 실시예의 제조 공정을 도시하는 단면도.
제39도는 종래 기술에 따른 표면 도전형 방출 소자의 평면도.
제40도는 표면 도전형 방출 소자의 배선 방법의 예를 도시하는 도면.
제41도는 제40도의 각각의 부분을 명명하는 방식을 도시하는 도면.
제42도는 표면 도전형 방출 소자의 전형적 전자 방출 특성을 도시하는 그래프.
제43도는 구동 전압의 인가 패턴의 예를 도시하는 도면.
제44도는 구동 회로의 예를 도시하는 도면.
제45도는 구동 패턴의 예를 도시하는 도면.
제46도는 구동 전압 파형의 예를 도시하는 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
1 : 전자원 소자 3 : 전자원
4 : 펄스 발생 전원 공급 장치 5, 6 : 스위칭 회로
7 : 제어 회로 12, 272 : 열방향 배선
13, 273 : 행방향 배선 14 : 표면 도전형 전자방출 소자
18, 418 : 다이오드 소자 101, 201, 251 : 실리콘 기판
106, 118, 119, 306, 308, 319 : 절연층 110, 310 : 양극
111, 311 : 음극
113, 114, 120, 313, 314, 320 : 알루미늄 배선
130, 330 : 분리층 202 : 전자 방출부 형성 박막
203, 253 : 전자 방출부
204, 254 : 전자 방출부를 포함하는 박막
205, 206, 255, 256 : 소자 전극 257 : 스텝 형성부
411, 511, 721 : 유리 기판 417, 419, 420 : 콘택트 구멍
701, 902 : 스캐닝 회로 702 : 변조 회로
903 : 제어 회로 904 : 시프트 레지스터
본 발명은 표면 도전형 전자방출 소자(surface conduction typed electron emitting element)를 포함하는 전자원 및 이러한 전자원의 응용으로서 디스플레이 장치 등의 화상 형성 장치에 관한 것으로서, 특히 이러한 전자원 및 화상 형성 장치의 제조 및 구동 방법에 관한 것이다.
종래의 방출 소자로서 열음극 소자(thermionic element) 및 냉음극 소자(cold cathod element)의 두가지 종류의 소자가 알려져 있다. 이들 소자 중 냉음극 소자로서 필드 방출형 소자(field emission type element; 이하에서 FE형이라 약함), 금속-절연층-금속형 방출 소자(이하에서 MIM형이라 약함), 표면 도전형 방출 소자 등이 알려져 있다.
FE 형의 예로서, 예를 들어, W. P. 다이크(Dyke) 및 W. W. 도란(Dolan), 필드 방출(Field Emission), Advance in Electron Physics, 8, 89, (1956), C. A. 스핀트(Spindt), 몰리브덴 콘을 가진 박막 필드 방출 음극의 물리적 특성, J. Appl. Phys., 47, 52488(1976) 등이 알려져 있다.
MIM형의 예로서, 예를 들어, C. A. 미드(Mead), 터널-방출 장치의 동작(Operation of tunnel-emission), J. Appl. Phys., 32, 646(1981) 등이 알려져 있다.
표면 도전형 방출 소자로서, 예를 들어, M. I. 엘린슨(Elinson), Radio Eng. Electron Phys., 10, 1290(1965) 및 이하에서 설명될 다른 예들이 알려져 있다.
표면 도전형 방출 소자는 기판 상에 형성된 작은 면적의 박막에 막 표면에 평행한 방향으로 전류를 공급하였을 때에 전자 방출이 일어나는 현상을 이용한다.
표면 도전형 방출 소자로서, SnO2박막을 사용하는 엘린슨의 상술한 소자 이외에도, Au 박막을 사용하는 소자[G. Dittmer : Thin Solid Films, 9, 317(1972)], In2O3/SnO2박막을 사용하는 소자 [M, Hartwell 및 C. G. Fonstad : IEEE Trans. ED Conf.:, 519(1975)], 탄소 박막을 사용하는 소자 [Hisashi Araki, et al. : Vacuum, Vol. 26, No. 1, 22(1983)] 등이 보고된 바 있다.
제39도는 이러한 표면 도전형 방출 소자의 전형적 소자 구조의 예로서 상술한 M. Hartwell 등의 소자를 도시하는 평면도이다. 제39도를 참조하면, 참조 번호(3001)은 기판을 나타내고, 참조 번호(3004)는 스퍼터링에 의해 형성된 금속 산화물의 도전 박막을 나타낸다. 도전 박막(3004)에 대해 제39도에 도시된 바와 같이 H자의 평면 형태를 가진다. 도전 박막(3004)이 후술하는 통전 포밍(energization forming)이라 부르는 통전 처리를 행할 때, 전자 방출부(3005)가 형성된다. 제39도에서 간격 L은 0.5 내지 1.0mm로 설정되고, W는 0.1mm로 설정된다. 전자 방출부(3005)가 도전 박막(3004)의 중앙에 직사각형 패턴으로 나타난 것은 도시의 편의를 위한 것이며, 이러한 예시적인 도시가 실제의 전자 방출부의 위치 및 형태를 충실히 표현하는 것은 아니다.
H. 하트웰 등의 소자와 같은 상술한 표면 도전형 방출 소자에서 전자 방출 이전에 도전 박막(3004) 상에 통전 포밍이라고 불리우는 통전 처리를 실행하여 전자 방출부(3005)를 형성시키는 것이 일반적이다. 보다 상세히 기술하자면, 통전 포밍에 있어, 도전 박막(3004)은 도전 박막의 두 단자 간에 일정한 직류 전압 또는 매우 느린 변화율(예를 들어, 약 1 V/min)로 증가하는 직류 전압을 인가함으로써 통전되어 도전 박막(3004)을 국부적으로 파괴, 변형, 또는 변성시켜서 전기적으로 고저항 상태에 있는 전자 방출부(3005)를 형성시킨다. 국부적으로 파괴, 변형, 또는 변성된 도전 박막(3004)의 부분에 균열부(fissure)가 형성된다. 통전 포밍 후에 도전 박막(3004)에 적절한 전압이 인가되었을 때 균열부의 근처에서 전자 방출이 발생한다.
상술한 표면 도전형 방출 소자는 그 구조가 단순하고 제조가 용이하게 때문에 대면적 상에 다수의 소자를 형성시킬 수 있는 장점을 가진다. 예를 들어, 본 출원인에 의해 출원된 일본국 특허 출원 공개 제64-31332호에 개시된 바와 같이, 다수의 소자 어레이를 구동시키는 방법이 연구되어 있다.
표면 도전형 방출 소자의 응용으로서 화상 디스플레이 장치, 화상 기록 장치등의 화상 형성 장치, 하전 빔원 등이 연구된 바 있다.
특히, 화상 디스플레이 장치로의 응용으로서, 예를 들어 미합중국 특허 제5,066,883호 또는 본 출원인에 의한 일본국 특허 출원 공개 제2-257551호에 개시된 바와 같은, 표면 도전형 방출 소자와 전자빔의 조사시 빛을 방출하는 인 등을 결합시켜 이용하는 화상 디스플레이 장치가 연구된 바 있다. 표면 도전형 방출 소자와 인 등의 물질을 결합시켜 이용하는 화상 디스플레이 장치는 다른 시스템을 채용하는 종래의 화상 디스플레이 장치보다 우수한 특성을 가질 것으로 기대된다. 예를 들어, 최근에 일반화된 액정 디스플레이 장치에 비해, 이 장치는 자기 방출형(self emission type)이기 때문에 어떠한 백라이트(backlight)도 필요로 하지 않고 광각의 시청각을 갖는다.
본 발명자들은 상술한 종래의 기술에서 설명된 바에 추가하여 다양한 재료, 제조 방법, 및 구조를 가지는 표면 도전형 방출 소자를 실험적 규모로 제조하였다.
또한 본 발명자들은 다수의 표면 도전형 방출 소자의 어레이를 포함하는 다중 전자빔원 및 다중 전자빔원을 채용한 화상 디스플레이 장치를 연구하였다.
본 발명자는 예를 들어 제40도에 도시된 바와 같은 전기적 배선 방법에 기초한 다중 전자빔원을 실험적으로 제작하였다. 보다 상세히 기술하자면, 다중 전자빔원은 다수의 표면 도전형 방출 소자를 포함하는데, 이들 방출 소자들은 제40도에 도시된 바와 같이 2차원적으로 배열되고 행렬 패턴의 배선을 통하여 접속된다.
제40도를 참조하면, 참조 번호(4001)은 개략적으로 도시된 표면 도전형 방출소자를 나타내고, 참조 번호(4002)는 행방향(row-direction) 배선을 나타내며, 참조번호(4003)은 열방향(column direction) 배선을 나타낸다. 행방향 및 열방향 배선(4002 및 4003)은 실제로 유한의 전기 저항을 가지는데, 제40도에서는 이러한 저항을 배선 저항(4004 및 4005)으로 도시하였다 상술한 배선 방법은 단순 행렬 배선 방법이라 불린다.
간략히 도시할 목적으로, 제40도는 6 × 6 행렬을 도시한다. 그러나 행렬의 크기는 사실상 이것에만 제한되지 않는다 예를 들어, 화상 디스플레이 장치를 위한 다중 전자빔원인 경우, 원하는 화상 디스플레이에 필요한 수의 소자가 배열되고 배선에 의해 연결된다.
단순 행렬 배선 방법에 의해 표면 도전형 방출 소자들을 연결시켜 구성된 다중 전자빔원에서, 원하는 전자빔을 출력시키기 위해 적절한 전기 신호가 행방향 및 열방향 배선(4002, 4003)에 인가된다. 예를 들어, 행렬 중 임의 행 내의 표면 도전형 방출 소자를 구동시키기 위해 선택될 행의 행방향 배선(4002)에 선택 전압 Vs가 인가되고, 동시에 선택되지 않을 행들의 행방향 배선(4002)에 비선택 전압 Vns가 인가된다. 이들 전압과 동기하여, 전자빔을 출력하기 위한 구동 전압 Ve가 열방향 배선(400)에 인가된다. 이러한 방법으로, 만약 배선 저항(4004 및 4005) 양단간의 전압 강하를 무시하면, 선택될 행 내의 각각의 표면 도전형 방출 소자에 Ve-Vs의 전압이 인가되고, 선택되지 않을 행들 내의 각각의 표면 도전형 방출 소자에 Ve-Vns의 전압이 인가된다. 전압 Ve, Vs, 및 Vns가 적절한 크기를 가지도록 설정될 때, 선택될 행 내의 표면 도전형 방출 소자로부터만 원하는 세기를 가진 전자빔이 출력될 수 있다. 또한, 행방향 배선에 상이한 구동 전압 Ve가 인가될 때, 선택될 행 내의 소자들은 상이한 세기의 전자빔들을 출력할 수 있다. 표면 도전형 방출 소자가 빠른 응답 속도를 가지므로, 구동 전압 Ve의 인가 지속시간이 변화되면, 전자빔의 출력 지속시간도 변화될 수 있다.
따라서, 표면 도전형 방출 소자들을 단순 행렬 배선 방법에 의해 연결시켜 구성되는 다중 전자빔원은 다양한 응용 가능성을 가진다. 예를 들어, 화상 정보에 대응하는 전기 신호가 적절히 인가되었을 때, 다중 전자빔원은 화상 디스플레이 장치용 전자원으로서 적절히 사용될 수 있다.
그러나, 표면 도전형 방출 소자들을 단순 행렬 배선 방법에 의해 연결시켜 구성된 다중 전자빔원은 실제로는 후술하는 두가지 문제점을 가진다.
보다 상세히 기술하자면, 첫째 문제로서, 표면 도전형 방출 소자의 제조 공정의 중간에 실행되는 통전 포밍 처리 공정에 있어서 소자 단위마다 통전 처리 결과가 일정하지 않다는 점이다.
두번째 문제는, 제조 후에 표면 도전형 방출 소자를 구동시켜 전자 방출을 실행할 때, 소자에 인가되는 구동 신호에 중첩된 잡음 성분은 소자의 특성을 열화시키고 그 수명을 단축시킨다.
이하에서는 이러한 문제점들을 보다 상세히 설명하기로 한다.
[첫번째 문제]
상술한 평면 패널 CRT 등과 같이 표면 도전형 방출 소자를 채용하는 다양한 화상 형성 패널에서는 사실상 고화질, 고해상도 화상이 요구된다. 이러한 요구를 실현시키기 위해, 예를 들어, 단순 행렬 배선 방법에 의해 연결된 많은 수의 표면 도전형 전자방출 소자가 사용된다. 이러한 이유 때문에, 수백 내지 수천 개의 행 및 열을 구성하는 매우 많은 수의 소자 어레이가 요구되고, 표면 도전형 전자방출 소자는 균일한 소자 특성을 가질 것이 요구된다.
그러나 표면 도전형 전자방출 소자의 전자 방출 특성은 통전 포밍 조건에 따라 변화할 수 있다. 또한, 단순 행렬 배선 방법의 경우에, 특정한 하나의 소자에 대하여만 통전 포밍 처리가 행해진 경우, 전류는 바람직스럽지 않게 다른 표면 도전형 전자방출 소자로 누설된다. 따라서, 아직 통전 포밍 처리를 받지 않은 기타의 표면 도전형 전자방출 소자에 영향을 미치지 않고 각각의 소자에 전류를 집중시킴으로써 통전 포밍을 수행하는 것이 매우 곤란하다. 이 경우에, 모든 표면 도전형 전자방출 소자가 동일한 조건에서 통전 포밍을 받을 수가 없어, 표면 도전형 전자방출 소자의 소자 특성의 변화 문제가 바람직하지 않게 제기된다.
[두번째 문제]
제41도를 참조하면, 참조 기호 ES는 표면 도전형 방출 소자를 나타내고, Ec1내지 ECM은 열방향 배선 전극을 나타내며, ER1내지 ERN은 행방향 배선 전극을 나타낸다. 이 다중 전자빔원에는, M×N개의 전자방출 소자들이 행렬 패턴으로 배열되고 열방향 및 행방향 배선 전극을 사용하여 전기적으로 연결되어 행렬 배선을 구성한다. 제41도에서, X 방향과 평행한 방향으로 정렬된 각각의 소자군을 이하에서 소자열로 부르기로 하며, Y 방향과 평행한 방향으로 정렬된 각각의 소자군을 이하에서 소자행으로 부르기로 한다. 따라서, 행렬은 제1 내지 제M 소자열과 제1 내지 제N 소자행을 포함한다.
상술한 구성을 가진 다중 전자빔원을 구동할 때, 소자열을 하나씩 순차적으로 선택함으로써 소자를 구동하는 것이 일반적 방법이다. 제41도에 도시된 다중 전자빔원의 경우에, 선택된 소자열 내의 원하는 표면 도전형 방출 소자만이 전자빔을 방출하도록 할 수 있다. 이하에서는 이점을 제42도 내지 제45도를 참조하여 설명하기로 한다.
제42도는 ES로 사용된 표면 도전형 방출 소자의 일반적 특성을 보여주는 그래프이다. 제42도에서, 횡좌표는 소자에 인가되는 전압을 나타내고 종좌표는 소자로부터 방출되는 전자빔 전류를 나타낸다. 일반적으로, 표면 도전형 방출 소자에 인가되는 전압이 소정의 임계치 전압 Vth를 넘지 않을 때는 소자로부터 전자빔이 방출되지 않고, 전압이 임계치 전압 Vth를 넘을 때 인가된 전압이 높아질수록 그 강도가 높아진다. 이러한 이유로, VE/2에서는 전자빔이 방출되지 않고 VE에서는 방출되도록 VE를 용이하게 설정할 수 있다. 이하에서는 이러한 방식으로 설정된 전압 VE를 사용하는 구동 방법에 대해 설명하기로 한다.
예를 들어, 이하에서는 다중 전자빔원 내의 제1소자열이 선택되고, 전자빔은 제2 내지 제5행의 표면 도전형 방출 소자로부터만 방출되는 경우를 예시한다. 제43도는 상술한 목적을 달성하기 위해 배선 전극에 인가되는 전압을 도시한다. 제43도에 도시된 바와 같이, EC1내지 EC6의 열방향 배선 전극 중에 제1열의 배선 전극 EC1에 0V의 전압이 인가되고, 기타 전극 EC2내지 EC6에는 VE/2V의 전압이 인가된다. ER1내지 ER6의 행방향 배선 전극 중에는 제2 내지 제5행의 배선 전극 ER2내지 ER5에 VEV의 전압이 인가되고 전극 ER1및 ER6에는 VE/2V의 전압이 인가된다. 각각의 표면 도전형 방출 소자에는 그에 연결된 행방향 및 열방향 배선 전극에 인가된 전압간의 전압차가 인가되기 때문에, 제43도에서 검게 도색된 표면 도전형 방출 소자에는 VEV의 전압이 인가되고, 사선 및 수평띠 패턴으로 표시된 전자방출 소자에는 VE/2V의 전압이 인가되며, 점으로 표시된 표면 도전형 방출 소자에는 0V의 전압이 인가된다. 보다 상세히 기술하자면, 전자 방출 임계치를 초과하는 전압 VEV가 원하는 전자방출 소자에 인가되어, 이들 소자들은 전자빔을 출력하게 된다.
그러나 다른 표면 도전형 방출 소자는 전자빔을 전혀 출력하지 않는다.
앞에서 예시된 바와 같이, 구동될 소자열의 열방향 배선 전극에 0V의 전압이 인가되고, 나머지 소자열의 열방향 배선 전극에는 VE/2V의 전압이 인가되어 구동될 소자열을 선택한다. 또한, 선택된 소자열 내의 방출 소자 중에서, 전자빔을 출력할 행의 행방향 배선 전극에는 VEV의 전압이 인가되고 전자빔을 출력하지 않을 행의 행방향 배선 전극에는 VE/2 V의 전압이 인가되어 의도한 목적을 달성한다.
상술한 방법에서, 전자빔을 출력할 행의 행방향 배선 전극에 인가되는 전압이 VEV로 고유값으로 결정되기 때문에, 출력될 전자빔의 강도도 역시 I1으로 고유하게 결정된다. 그러나 제42도에 도시된 전자 방출 특성에 대응하여 Vth내지 VE범위 내에서 적절한 크기를 가지는 인가 전압이 선택되면, 출력될 전자빔의 강도가 0 내지 I1의 범위 내에서 제어될 수 있다.
다중 전자빔원 자체는 X-Y 행렬형 전자빔원을 구성하며, 이는 플랫형 패널 CRT 등의 디스플레이 장치에 응용될 것으로 기대된다.
그러나, 제41도에 도시된 다중 전자빔원이 전기 회로에 의해 실제구동될 때, 선택되지 않은 표면 도전형 방출 소자에 스파이크 전압이 인가되는 문제가 제기된다. 제44도 내지 제46도는 이러한 문제를 설명하기 위한 도면이다.
제44도는 제41도에 도시된 다중 전자빔원을 구동하기 위해 사용되는 전형적 전기 회로를 도시한다. 제41도에 도시된 바와 같이 전계 효과 트랜지스터(FETs)등의 스위칭 소자가 토템-폴 패턴(totem-pole pattern)으로 각각의 배선 전극에 연결되어 있다. 열방향 배선 전극 EC1내지 ECM에 연결된 회로는 배선 전극에 VE/2V또는 0V의 전압을 선택적으로 인가하기 위한 회로이고, 행방향 배선 전극 ER1내지 ERN에 연결된 회로는 배선 전극에 VEV 또는 VE/2 V의 전압을 선택적으로 인가하기 위한 회로이다. FET의 GPCl내지 GPCM, GNC1내지 GNCM, GPR1내지 GRRN, 및 GNR1내지 GNRN의 게이트 신호를 적절히 제어함으로써, 배선 전극에 원하는 전압이 선택적으로 인가될 수 있다.
제45도는 다중 전자빔원의 임의의 구동 패턴의 예를 설명하기 위한 도면이다. 이하의 설명은 전자빔이 다중 전자빔원으로부터 제45도에 도시된 바와 같은(제45도에서 빗금으로 나타난) E자형 패턴으로 방출되는 경우에 대해 기술하기로 한다.
다중 전자빔원을 구동하기 위한 일반적 순서에서, 소자열은 제45도에 도시된 I자형 패턴을 완성하기 위해 제1열, 제2열, 제3열‥‥의 순서로 열 별로 구동된다. 제46도의 참조 번호(46A)는 이 구동 순서의 시간적 천이를 나타낸다.
소자열의 구동시 배선 전극에 전압을 인가하는 방법은 상술한 바와 같다.
예를 들어, 제1열이 구동되면, 제43도를 참조하여 상술한 바와 같이, 구동 전압이 배선 전극에 인가될 수 있다. 제46도의 참조 번호(46B 내지 46I)는 배선 전극 EC1내지 EC4및 ER1내지 ER4에 인가되는 전압의 시간적 천이를 보여준다.
다중 전자빔원이 제44도에 도시된 전기 회로에 의해 상술한 순서에 따라 구동되고, 전자방출 소자에 실제인가되는 전압을 오실로스코프 등을 사용하여 관찰하면, 종종 바람직하지 않게 인가되는 스파이크 전압이 발견된다. 예를 들어 제44도에서 A, B 및 C로 표시된 세개의 소자를 일례로서 취할 경우 이들 소자에서 관찰되는 전압 파형은 제136도의 참조 번호(46A도 내지 제46L)에 도시된 바와 같다 제46도에서, 원치않는 스파이크 전압들은 SP(-), Sp(+), 및 SP(n)으로 표시되었다.
그러한 스파이크 전압의 발생 원인은 전기 잡음에 의해 발생하는 FET의 순간적 오동작, 배선 전극과의 상호 인덕턴스로 인하여 발생하는 전기적 유도 현상, 전자방출 소자에 도달하기 전의 배선 전극의 인덕턴스, 캐패시턴스, 저항 등으로 인한 인가된 전압 파형의 변형, 열방향 배선 전극을 구동하기 위한 FET와 행방향 배선 전극을 구동하기 위한 FET의 동작 타이밍에서의 시프트 등이 포함된다.
이러한 스파이크 전압 중에, 표면 도전형 방출 소자에 역방향 전압 SP(-)가 인가되면 소자의 전자 방출 특성은 초기 단계에서 상당히 열화되거나 소자가 순간적으로 파괴될 수 있다. 따라서 상술한 다중 전자빔원을 예를 들어 디스플레이 장치 등에 응용함에 있어서 심각한 문제가 제기된다.
이러한 상황하에, 상술한 문제점을 해결하기 위해 본 발명은 행방향 및 열방향 배선에 연결된 다수의 표면 도전형 전자방출 소자들이 행렬로 기판 상에 배열된 전자원을 제조하는 방법을 제공한다. 본 방법은 행방향 및 열방향 배선을 통하여 표면 도전형 전자방출 소자에 전압을 인가함으로써 실행되는 통전 포밍 처리 단계를 포함하는데, 이 포밍 처리 단계는 표면 도전형 전자방출 소자와 직렬로 연결되고 비선형 전압/전류 특성을 가지는 비선형 소자를 통하여 각각의 표면 도전형 전자방출 소자에 전압을 인가하는 단계를 포함한다.
본 발명의 다른 목적은 행방향 및 열방향 배선에 연결된 다수의 표면 도전형 전자방출 소자가 기판 상에 행렬 형태로 배열된 전자원을 가지는 화상 형성 장치, 및 상기 전자원으로부터 방출된 전자빔이 조사될 때 화상을 형성하기 위한 화상 형성 부재를 제조하는 방법을 제공하고, 상기 전자원은 행방향 및 열방향의 배선을 통하여 표면 도전형 전자방출 소자에 전압을 인가함으로써 실행되는 포밍 처리 단계를 포함하고, 포밍 처리 단계는 표면 도전형 전자방출 소자에 직렬로 연결되고 비선형 전압/전류 특성을 가지는 비선형 소자를 통하여 각각의 표면 도전형 전자방출 소자에 전압을 인가하는 단계를 포함한다.
본 발명의 또 다른 목적은 표면 도전형 전자방출 소자를 가지고 입력 신호에 따라 전자빔을 방출하되, 입력 신호에 중첩된 잡음 성분을 제거하기 위한 소자가 상기 표면 도전형 전자방출 소자에 직렬로 연결된 전자원을 제공하는 것이다.
본 발명의 또 다른 목적은 전자원 및 상기 전자원으로부터 방출된 전자빔에 의해 조사될 때 화상을 형성하기 위한 화상 형성 부재를 가지되, 상기 전자원은 표면 도전형 전자방출 소자를 가지고 입력 신호에 따라 전자빔을 방출하고, 상기 표면 도전형 방출 소자에는 입력 신호에 중첩된 잡음 성분을 제거하기 위한 소자가 직렬로 연결된 화상 형성 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 표면 도전형 전자방출 소자에 신호 상에 중첩된 잡음 성분이 제거된 신호들 인가하는 단계를 포함하는 표면 도전형 전자방출 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 전자원 및 상기 전자원으로부터 방출된 전자빔에 의해 조사될 때 화상을 형성하기 위한 화상 형성 부재를 가지는 화상 형성 장치를 구동하되, 상기 표면 도전형 전자방출 소자에 신호 상에 중첩된 잡음 성분이 제거된 신호를 인가하는 단계를 포함하는 방법으로 상기 전자원를 구동하는 화상 형성 장치 구동 방법을 제공하는 것이다.
본 발명의 기타 특징 및 장점은 첨부한 도면과 결부하여 이하의 설명으로부터 명료해질 것이다. 이하에서 동일한 참조 부호는 도면 전체에서 동일 또는 유사한 부분을 나타낸다.
이하에서는 첨부한 도면을 참조하여 본 발명을 상세히 설명할 것이다.
우선 본 발명에서 사용되는 표면 도전형 방출 소자에 대해 설명하기로 한다.
본 발명에서 사용될 수 있는 표면 도전형 방출 소자의 재료 및 구조는 특별히 제한되지 않으며 예를 들어 종래의 기술에서 설명된 것일 수 있다. 그러나 전자 방출 특성 및 제조 용이성의 견지에서 다음의 특성을 가지는 표면 도전형 방출 소자를 특별히 양호한 표면 도전형 방출 소자로서 사용한다.
[표면 도전형 방출 소자의 양호한 특성]
양호한 표면 도전형 전자방출 소자의 기본적 구조로서 플랫형 및 수직형 구조가 알려져 있다. 이하에서는 플랫형 표면 도전형 전자방출 소자를 설명하기로 한다.
제1(a)도 및 제1(b)도는 각각 기본적인 플랫형 표면 도전형 전자방출 소자의 구조를 도시하는 평면도 및 단면도이다. 이하에서 제1(a)도 및 제1(b)도를 참조하여 소자의 기본적 구조를 설명한다. 제1(a)도 및 제1(b)도를 참조하면, 참조 번호(201)은 기판을 나타내고, 참조 번호(205 및 206)은 소자 전극, 참조 번호(204)는 전자 방출부를 포함하는 박막, 그리고 참조 번호(203)은 전자 방출부를 나타낸다. 참조 번호(202)는 전자 방출부 형성 박막을 나타내는데, 이는 전자 방출부(203)가 형성되기 이전의 박막을 나타낸 것이다.
대향 소자 전극(205 및 206)의 재료는 도전성을 가지는 한 특별히 제한되지 않는다. 예를 들어 그 재료로서는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu, Pd 등의 금속, 이들의 금속 결합으로 이루어진 합금, Pd, Ag, Au, RuO2, Pd-Ag 등의 금속, 또는 금속 산화물 또는 유리 등으로 이루어진 프린트 도체; In2O3-SnO2등의 투명 도체; 다결정 실리콘 등의 반도체 재료 등이 포함된다.
소자 전극 간격 L1은 수백 옹스트롱(Å) 내지 수백 미크론(㎛)의 범위를 가지는데, 이는 소자 전극의 제조 방법의 기초로서 포토리소그래피 기술에 따라, 예를 들어 노출 장치의 성능 및 에칭 방법, 소자 전극 간에 인가되는 전압 등에 의해 설정된다. 소자 전극의 간격 L1은 양호하게는 1㎛ 내지 10㎛의 범위 내가 된다.
소자 전극 길이 W1 및 각각의 소자 전극(205, 206)의 막 두께 d는 전극의 저항, 앞서 언급한 X 및 Y 배선의 연결, 다수의 전자원의 배치에 연관된 문제점 등에 기초하여 적절히 설계된다. 통상적으로는, 소자 전극 길이 W1은 수 ㎛ 내지 수백 ㎛의 범위 내가 되며, 각각의 소자 전극(205, 206)의 막 두께 d는 양호하게는 수백 Å 내지 수 ㎛의 범위를 가진다.
기판(201) 상에 형성된 대향하는 소자 전극(205, 206) 사이의 부분 및 소자전극(205, 206) 상에 형성되고 전자 방출부를 포함하는 박막(204)은 전자 방출부(203)를 포함한다. 제1(b)도는 전자 방출부를 포함하는 박막(204)이 소자 전극(205,206) 상에 형성된 경우를 도시한다. 그러나 경우에 따라서는 전자 방출부를 포함하는 박막(204)이 소자 전극(205, 206) 상에는 형성되지 않는다. 보다 상세히 기술하자면, 다음의 순서로 막이 적층되는 경우 그러한 구조가 형성된다. 즉, 전자 방출부 형성 박막(202)이 절연 기판(201) 상에 입혀진 후에 그 위에 대향 소자 전극(205,206)이 적층되는 경우가 그러하다.
또한 제조 방법에 따라 대향 소자 전극(205, 206) 사이의 전체 부분이 전자방출부로서 작용할 수 있다. 전자 방출부를 포함하는 박막(204)의 두께는 수 Å 내지 수천 Å의 범위 내이며, 양호하게는 10 Å 내지 200 Å의 범위 내가 된다. 박막(204)의 두께는 소자 전극(205, 206)에 대한 스텝 커버리지(step coverage), 전자 방출부(203) 및 소자 전극(205, 206) 간의 저항, 전자 방출부(203)의 도전성 미립자의 입자 크기, (후술하는) 통전 처리 조건 등을 기초로 하여 적절히 설정된다. 저항은 단위 면적당 103내지 107오옴(Ω)의 시트(sheet) 저항을 나타낸다.
전자 방출부를 포함하는 박막(204)를 구성하는 재료의 예로서는 Pd, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W, Pb 등의 금속; PdO, SnO2, In2O3, PbO, Sb2O3등의 산화물; HfB2, ZrB2, LaB6, CeB6, YB4, GdB4등의 붕화물; TiC, ZrC, HfC, TaC, SiC, WC 등의 탄화물; TiN, ZrN, HfN 등의 질화물; Si, Ge 등의 반도체; 탄소; AgMg; NiCu; Pb; Sn 등의 재료를 포함하며, 이들은 미립자막으로 구성된다.
미립자막은 다수의 미립자의 집합에 의해 구성된 막이며, 미세 구조로서 미립자들이 개개로 분산된 상태뿐만 아니라 미세 입자들이 상호 인접하거나 중첩된 상태(분리 상태를 포함)를 가지는 막에 상응한다는 것에 주목할 필요가 있다.
전자 방출부(203)는 수 Å 내지 수천 Å의 범위의 입자 크기, 양호하게는 10Å 내지 200Å의 범위의 입자 크기를 가지는 다수의 도전 미립자로 이루어진다.
또한 전자 방출부(203)는 전자 방출부를 포함하는 박막(204)의 두께 및 후술하는 통전 포밍 처리 조건 등의 제조 방법 등에 의존한다. 막 두께 및 상술한 조건은 적절히 설정된다. 전자 방출부(203)의 재료는 전자 방출부를 포함한 박막(204)을 구성하는 재료의 원소 중 일부 또는 전부가 동일하다.
[기본적 제조 방법]
전자 방출부(203)를 가지는 표면 도전형 전자방출 소자의 제조 방법은 다양하다. 제2(a)도 내지 제2(c)도는 제조 방법의 예를 도시한다. 참조 번호(202)는, 예를 들어 미립자막을 포함하는 전자 방출부 형성 박막을 나타낸다.
제1(a)도 및 제1(b)도와 제2(a)도 내지 제2(c)도를 참조하여 제조 방법에 대해 차례로 설명하기로 한다.
1) 기판(201)을 세제, 정제수, 및 유기 용제등을 사용하여 충분히 세척한 후에 진공 증착(vacuum deposition) 기법, 스퍼터링(supttering) 기법 등에 의해 기판에 소자 전극 재료를 피착시킨다. 그 후에 포토리소그래피 기법에 의해 기판(201)의 표면 상에 소자 전극(205, 206)을 형성한다(제2(a)도).
2) 기판(201) 상에 형성된 소자 전극(205, 206) 사이의 일부 및 소자 전극(205, 206)이 형성된 기판 상에 유기 금속 화합물 용액을 코팅하여 방치시킴으로써 유기 금속 화합물 박막을 형성한다. 유기금속 화합물 용액은 주 원소로서 상술한 Pd, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W, Pb 등의 금속을 함유하는 유기 화합물 용액이다. 그 후에 유기 화합물 박막에 대해 가열 하소(calcination) 처리를 행하고, 리프트-오프(lift-off), 에칭 등에 의해 패턴화함으로써 전자 방출부 형성 박막(202)을 형성한다(제2(b)도).
이 경우에는 유기금속 화합물 용액을 코팅하는 방법을 사용하였지만, 본 발명은 이 방법에 의해 제한되지 않는다. 예를들어 전자 방출부 형성 박막은 진공 증착 방법, 스퍼터링 방법, 화학 기상 성장(chemical vapor deposition: CVD) 방법, 분산 코팅(dispersion coating) 방법, 담금(dipping) 방법, 스피너(spinner) 방법 등에 의해 형성될 수 있다.
3) 후속하여, 포밍이라 칭하는 통전 포밍 처리를 행한다. 소자 전극(205,206) 간에(도시되지 않은) 전원 장치로부터 펄스 전압을 인가함으로써 통전 포밍처리가 실행될 때, 전자 방출부 형성 박막(202)의 일부에 잔여 막부분과는 변화된 구조를 가지는 전자 방출부(203)가 형성된다(제2(c)도).
이 통전 포밍 처리에 의해, 전자 방출부 형성 박막(202)이 부분적으로 파괴, 변형, 또는 변성된다. 이러한 방식으로, 통전 포밍 처리에 의해 구조가 변화된 부분을 전자 방출부(203)라 부른다. 상술한 바와 같이, 본 출원인은 전자 방출부(203)에 근접하여 도전 미립자가 존재함을 관찰하였다.
제3도는 통전 포밍 처리 시의 전압 파형을 도시한다.
제3도를 참조하면, 참조 번호 T1 및 T2는 각각 전압 파형의 펄스폭 및 펄스 간격을 나타낸다. 펄스폭 T1은 1 μsec 내지 10 msec의 범위 내에서 적절히 선택되고, 펄스 간격 T2는 10 μsec 내지 100 msec의 범위 내에서 적절히 선택된다.
삼각형 파형의 정점값(포밍시의 피크 전압)은 4 V 내지 10 V의 범위 내에서 적절히 선택되고, 통전 포밍 처리는 진공 중에서 약 수십초에 걸쳐 실행된다.
상술한 전자 방출부의 형성시에는, 통전 포밍 처리를 소자의 전극 간에 삼각 파형 펄스를 인가함으로써 행하였다. 그러나 소자 전극 간에 인가되는 전압의 파형은 삼각형파로 제한되지 않고 직사각형파 등의 원하는 파형을 사용할 수도 있다.
또한, 파형의 정점값, 펄스폭, 펄스 간격도 상술한 값으로 제한되지 않고 전자 방출부가 만족스럽게 형성될 수 있는 한 원하는 기타 값들을 선택할 수 있다.
도전성 미립자의 분산에 의해 구성된 표면 도전형 전자방출 소자에서, 기본적 소자 구조 및 기본적 제조 방법이 부분적으로 변형될 수 있다.
이하에서는 표면 도전형 전자방출 소자 구조의 다른 실시예로서 수직형 표면 도전형 전자 방출 소자에 대해 설명하기로 한다.
제4도는 수직형 표면 도전형 전자방출 소자의 기본적 구조를 도시하는 투시도이다. 제4도를 참조하면, 참조 번호(251)은 기판을 나타내고, 참조 번호(255, 256)은 소자 전극, 참조 번호(254)는 전자 방출부를 포함하는 박막, 참조 번호(253)은 전자 방출부, 그리고 참조 번호(257)은 스텝 형성부를 나타낸다. 전자 방출부(253)의 위치는 스텝 형성부(257)의 두께 및 제조 방법, 전자 방출부를 포함하는 박막(254)의 두께 및 제조 방법 등에 따라 변화할 수 있으며, 제4도에 도시된 바에 의해 제한되지 않는다.
기판(251), 소자 전극(255, 256), 전자 방출부를 포함하는 박막(254), 및 전자 방출부(253)는 플랫형 표면 도전형 전자방출 소자의 재료와 동일한 재료로 이루어진다. 따라서 이하에서는 수직형 표면 도전형 전자방출 소자의 특징으로서 스텝 형성부(257) 및 전자 방출부를 포함하는 박막(254)에 대해 상세하게 설명하기로 한다.
스텝 형성부(257)은 진공 증착 방법, 프린트 방법, 스퍼터링 방법 등에 의해 형성된 SiO2등의 절연 재료로 이루어진다. 스텝 형성부(257)의 두께는 플랫형 표면 도전형 전자방출 소자의 소자 전극 간격(L1)에 대응하며, 수백 Å 내지 수십 ㎛의 범위가 된다. 스텝 형성부(257)의 두께는 스텝 형성부의 제조 방법 및 소자 전극 간에 인가되는 전압에 의해 설정되며, 양호하게는 1,000 Å 내지 10 ㎛ 범위 내가 된다.
전자 방출부를 포함하는 박막(254)은 소자 전극(255, 256) 상에 적층되는데, 이는 소자 전극(255, 256) 및 스텝 형성부(257)가 형성된 후에 박막이 형성되기 때문이다. 전자 방출부를 포함하는 박막(254)의 스텝부의 막 두께는 소자 전극(255, 256) 상에 각각 적층된 부분의 막 두께와 종종 상이하다. 통상적으로는, 스텝 부분의 막 두께는 소자 전극 상에 적층된 부분의 막 두께보다 얇다. 그 결과, 박막(254)에 대해 상술한 플랫형 표면 도전형 전자 방출 소자의 경우보다 용이하게 통전 포밍 처리를 행하여 전자 방출부(253)를 형성할 수 있다.
이상에서 표면 도전형 전자방출 소자의 양호한 특징을 설명한 바 있다. 이하에서는 상술한 첫번째 문제를 해결하는 본 발명의 실시예를 실시예 1 내지 실시예 6에서 설명하기로 한다.
이들 실시예는 각각 다수의 표면 도전형 전자방출 소자들이 행렬 형태로 배열된 전자원의 제조 방법에 관한 것으로서 특히, 통전 포밍 처리 방법에 관한 것이다. 각각의 실시예에서, 비선형 전압-전류 특성을 가지는 비선형 소자가 전자 방출부 형성 박막과 직렬로 연결된 구조를 각각 가지는 소자들이 행방향 및 열방향의 배선과 연결되도록 배치되고, 행방향 및 열방향의 배선과 소자의 비선형 소자를 통하여 통전 포밍 처리되어질 전자 방출부 형성 박막에 포밍 전압을 인가함으로써, 표면 도전형 전자방출 소자들이 균일한 전자 방출 특성을 가질 수 있게 된다. 이 경우에, 연결된 비선형 소자들이 포밍 전압을 차단하는 역할을 하기 때문에, 다른 소자의 표면 도전형 전자방출 소자에는 포밍 전압이 인가되지 않는다.
[실시예 1]
제5도는 본 실시예의 통전 포밍 처리를 실행하기 위한 전기 회로의 구성을 보여주는 개략적 블럭도이다.
제5도를 참조하면, 참조 번호(14)는 표면 도전형 전자방출 소자를 나타내는데, 소자 상에는(소자(14) 내부에) 전자 방출부 형성 박막에 대해 통전 포밍 처리를 실행함으로써 전자 방출부가 형성된다. 표면 도전형 전자방출 소자(14)는 M×N행렬로 배열된다. 참조 번호(18)은 다이오드 소자를 나타내는데, 이것은 표면 도전형 전자방출 소자(14)와 직렬로 연결된다. 표면 도전형 전자방출 소자(14) 및 다이오드 소자(18)는 전자원 소자(1)를 구성한다. 전자원 소자(1)는 M×N 행렬로 배열되어 다수의 표면 도전형 전자방출 소자(14)를 가지는 전자원(3)(이하에서는 전자원(3)이라 칭함)를 구성한다. 참조 번호(4)는 펄스 발생 전원 공급 장치를 나타내는데, 이는 포밍 펄스를 발생시킨다.
참조 번호(5 및 6)은 스위칭 회로를, 참조 번호(7)은 제어 회로를 나타낸다.
스위칭 회로(5)는 펄스 발생 전원 공급 장치(4)로부터의 포밍 펄스가 DY1내지 DYn의 행방향 단자로 인가되거나 또는 단자들이 플로팅 상태로 설정되도록 스위칭하기 위한 스위치 소자를 포함한다. 스위칭 회로(6)는 DX1내지 DXn의 열방향 단자들이 접지되거나 또는 플로팅 상태로 설정되도록 스위칭하기 위한 스위치 소자를 포함한다. 스위칭 회로(5, 6)는 동시에 다수의 단자를 선택할 수 있다. 제어회로(7)은 스위칭 회로(5, 6)의 스위칭 동작 및 펄스 발생 전원 공급 장치(4)의 펄스 발생 타이밍을 제어한다.
이하에서는 제5도 및 제6도를 참조하여 통전 포밍 처리되어질 표면 도전형 전자방출 소자(14)를 선택하는 방법에 대해 설명하기로 한다.
제6도는 전자원(3)의 전체 행렬에서 추출된 6×6 행렬을 도시한다.
도시를 간단히 하기 위해 표면 도전형 전자 방출 소자들을 서로 구별되는 D(1, 1), D(1, 2),…, D(6, 6) 등과 같이 D(X, Y) 좌표로서 표시한다.
예를 들어, 통전 포밍 처리가 제6도의 D(3, 2)의 표면 도전형 전자방출 소자에 대하여 실행될 때, 스위칭 회로(6)는 제어 회로(7)의 제어하에 단자 DX3를 접지시키고 나머지 단자를 플로팅 상태로 설정시킨다. 또한 스위칭 회로(5)는 단자 DY2를 펄스 발생 전원 공급 장치(4)에 연결시킨다. 이러한 방식으로 단자 DY2및 DX3사이에 포밍 펄스가 인가된다. 이때, 전류가 표면 도전형 전자 방출 소자(1)의 표면과 직렬로 연결된 다이오드 소자(18)에 의해 역바이어스 되거나 플로팅 상태의 단자로 공급되기 때문에 다른 소자로의 전류 누설이 발생하지 않는다. 그리하여 (소자(14) 내의) 각각의 전자 방출부 형성 박막에 포밍 펄스가 개별적으로 인가될 수 있어서, 각각의 소자에 대하여 균일한 통전 포밍 처리가 이루어질 수 있다.
또한 통전 포밍 범위는 예를 들어 전류 용량 허용범위 내에서 한 라인 내의 소자 단위 또는 여러 라인 내의 소자 단위를 형성하거나 소정 범위 내의 소자를 형성하도록 어느 정도 자유롭게 변경될 수 있다. 이러한 이유로서, 또한 위치 또는 소자 단위마다 상이한 포밍 조건을 가지는 소자들을 형성할 수 있다.
이하에서는 본 실시예의 전자원(3)에 대해 보다 상세히 설명하기로 한다.
제7도는 전자원(3)의 부분 평면도이며, 제8도는 제7도의 A-A' 선을 따라 절취된 단면도이다. 또한 제9(1)도 내지 제9(6)도 및 제10(7)도 내지 제10(10)도는 본 실시예의 전자원(3)의 제조 공정을 보여준다.
제7도를 참조하면, 참조 번호(12)는 DX1내지 DXn의 n개의 배선을 포함하는 열방향 배선을 나타낸다. 참조번호(13)은 DY1내지 DYm의 m개의 배선을 포함하는 행방향 배선을 나타낸다.
제8도는 전자원 기판의 예를 보여주는 개략적 단면도인데, 전자 방출 소자로서의 표면 도전형 전자방출 소자가 다이오드와 함께 형성된 n형 실리콘 기판 상에 형성된다.
제8도를 참조하면, 참조 번호(101)은 n형 실리콘 기판을 나타내고, 참조 번호(12)는 열방향 배선, 참조 번호(13)은 행방향 배선을 나타낸다. 표면 도전형 전자 방출 소자(14)에서는, 전자 방출부 형성 박막에 대해 통전 포밍 처리를 행함으로써 전자 방출부가 형성된다.
n형 실리콘 기판(101)의 일부에 p형 웰 확산층(102)이 형성된다. 다이오드의 양극(110; anode electrode)에 전기적으로 접속된 P+형 층(103)이 p형 웰 층(102) 주변에 형성된다. 또한 다이오드의 음극(111; cathode electrode)에 전기적으로 접속된 n+및 n형 층이 또한 형성된다.
이러한 다이오드 구조부의 상층부는 SiO2로 이루어진 절연층(106)에 의해 피복되고, 양극 및 음극(110, 111)이 각각 알루미늄 배선(113, 114)에 연결된다.
다이오드는 양극 및 음극(110, 111) 사이에 형성된다. 양극(110)은 알루미늄 배선(113)을 통하여 표면 도전형 전자 방출 소자(14)의 전극(116)에 전기적으로 접속된다. 표면 도전형 전자방출 소자(14)의 다른 전극(117)은 알루미늄 배선(120)을 통하여 행방향 배선(13)에 전기적으로 접속된다. 다이오드의 음극(111)은 알루미늄 배선(114)을 통하여 열방향 배선(12)에 전기적으로 접속된다.
이하에서는 제9(1)도 내지 제9(6)도를 참조하여 제8도에 도시된 구조를 가진 기능 소자의 제조 단계의 예를 설명한다. 제9(1)도 내지 제9(6)도는 제조 공정의 예를 설명하기 위한 단면도이다.
제9(1)도의 제1 공정에서, n형 실리콘 기판(101)을 준비한다.
제9(2)도의 제2 공정에서, n형 실리콘 기판(101) 상에 SiO2절연층(118)을 피복하여, 포토레지스트를 사용하여 패턴화시킨다.
제9(3)도의 제3 공정에서, p형 웰 층(102)을 형성하기 위해 실리콘 기판(101)의 원하는 영역에 p형 불순물(도전형 제어 물질)을 도핑한다.
제9(4)도의 제4 공정에서, 다이오드 소자를 형성하기 위해 p형 웰 층 내에 p+형 층, n형 층, 및 n+층을 형성한다.
제9(5)도의 제5공정에서, 상술한 공정에 의해 형성된 반도체 구조 상에 비유기 산화물로 이루어진 SiO2절연층(108)을 피복하여 패턴화시킨다.
제9(6)도의 제6공정에서, SiO2층의 패턴화된 영역에 양극(110), 음극(111), 및 행방향 배선(13)을 형성된다.
제9(7)도의 제7공정에서, 이상에서 형성된 구조체 상에 비유기 산화물로 이루어진 SiO2절연층(119)을 피복하여 패턴화시킨다. SiO2절연층(119)는 다이오드의 각 부분에 대한 절연층으로서의 기능뿐만 아니라 표면 도전형 전자방출 소자 및 배선 전극의 형성시 하부 피복층(undercoating layer)의 기능도 가진다.
제10(8)도의 제8공정에서, 다이오드의 양극(110)과 표면 도전형 전자 방출 소자의 전극(116)을 전기적으로 접속시키기 위한 알루미늄 배선(113), 음극(111)과 행방향 배선을 전기적으로 접속시키기 위한 알루미늄 배선(114), 및 행방향 배선(13)과 표면 도전형 전자 방출 소자의 전극(117)을 전기적으로 접속시키기 위한 알루미늄 배선(120)을 형성한다.
제10(9)도의 제9공정에서, 알루미늄 배선(114)에 전기적으로 접속되도록 열방향 배선(12)을 형성한다.
상술한 공정에서, 다이오드를 형성하기 위해 실리콘 기판이 사용된다. 그러나, 기판은 이러한 특정한 예로 제한되지 않고, 예를 들어 갈륨-비소 기판을 사용할 수도 있다.
제10(10)도의 제10공정에서, 표면 도전형 전자 방출 소자(14)를 형성한다.
표면 도전형 전자방출 소자(14)를 형성하는 방법에 대해 이하에서 제11도를 참조하여 설명할 것이다.
제11도는 전자 방출부 형성 박막의 마스크의 부분 평면도인데, 이 마스크는 본 실시예에 따라 표면 도전형 전자방출 소자(14)의 형성시에 사용된다. 이 마스크는 소자간 간극 G와 간극 G에 인접한 개방부를 가지고, (도시되지 않은) 10 Å 두께의 크롬 막이 피착되어 마스크를 사용하여 진공 층착 방법에 의해 패턴화시킨다.
그 후에, 스피너(spinner)에 의해 크롬막 상에 유기-Pd 화합물을 스핀-코팅하여, 이로써 얻어진 구조체에 대해 300℃에서 10분간 가열 하소 처리하여 Pd로 이루어진 전자 방출부 형성 박막을 형성한다. 상술한 방법으로 형성된 전자 방출부 형성 박막은 Pd를 주 원소로 하는 미립자로 이루어지고, 100 Å의 막 두께와 단위 면적당 5×10 4 Ω의 시트 저항을 가진다. 참조 번호(15b와 15c)는 각각 소자 전극을 나타낸다는 것에 주목할 필요가 있다.
미립자막은 다수의 미립자들의 집합으로 구성된 막으로서, 상술된 바와 같이 그 미세 구조로서 미립자들이 개개로 분산된 상태뿐만 아니라 미립자들이 상호 인접하거나 중첩된 상태(분리 상태 포함)를 가지는 막에 상응한다는 것에 주목할 필요가 있다. 또한 입자 크기는 상술한 상태에서 인지될 수 있는 입자 형상을 가지는 미립자의 크기이다.
크롬막(도시되지 않음)과 하소된 전자 방출부 형성 박막에 대해 산 에칭제를 사용하여 습식 에칭하여 원하는 패턴을 형성한다. 상술한 바와 같이 형성된 전자 방출부 형성 박막이(후술하는 바와 같이) 통전 포밍 처리를 거치면, 표면 도전형 전자방출 소자(14)가 형성된다.
상술한 공정에 의해, 열방향 배선(12), 절연 중간층(106), 행방향 배선(13), 소자 전극(116, 117), 전자 방출부 형성 박막(14), 다이오드 소자(18) 등이 단일 기판 상에 형성되어 표면 도전형 전자방출 소자용 단순 행렬 배선 기판이 형성된다(제8도 참조).
상술한 공정은 포토리소그래피, 에칭 등의 기법을 사용한다. 그러나 본 발명은 이러한 기법에 의해 제한되지 않는다. 예를 들어, 배선 형성 기법으로서 프린트 기법 또는 기타 다양한 기법들이 사용될 수 있다.
각 부재의 재료도 어느 정도 자유롭게 선택할 수 있다. 예를 들어 배선 재료로는 통상 전극 재료로 사용되는 재료를 사용할 수 있는데, Au, Ag, Cu, Al, Ni, W, Ti, Cr 등이 이에 포함된다. 절연 중간층(106)은 실리콘 산화물막 이외에도 MgO, TiO2, Ta2O5및 A12O3, 이들의 다층 구조, 혼합물 등으로 이루어질 수 있다.
소자 전극은 상술한 배선 재료 이외에 도전성을 가지는 기타 재료로 이루어질 수 있다.
이하에서는 상술한 제조 방법에 대해 화상 형성 장치의 제조에 응용되는 예를 설명하기로 한다.
제12도를 참조하면, 다수의 전자 방출부 형성 박막 및 다이오드 소자가 형성된(제12도의 기판(271)에 대응하는) 전자원(3)이 배면판(281) 상에 고정된 후에, (유리 기판(283)의 내측 표면 상에 인 박막(284) 및 메탈 백(285)을 형성시켜 구성된)면판(286)을 지지 프레임(282)을 통해 기판(271) 위 5 mm 위치에 배치시킨다. 면판(286), 지지 프레임(282), 및 배면판(281)의 연결부에 프릿 유리를 코팅하여 이 부분들을 밀봉하기 위해 공기 또는 질소 분위기 중에서 가열시킨다. 또한, 기판(271)도 프릿 유리를 사용하여 배면판(281)에 고정시킨다. 참조 번호(274)는 표면 도전형 전자 방출 소자 및 다이오드 소자에 의해 구성된 전자원 소자를 나타낸다. 참조 번호(272 및 273)은 각각 열방향 및 행방향 배선을 나타낸다.
형광체 박막(284)은 흑백 디스플레이의 경우에 형광체 만으로 구성된다. 그러나 이 실시예에서 형광체는 띠(stripe) 패턴을 가지는데, 흑색 띠가 우선 형성되고, 적색, 녹색, 및 청색의 형광체가 인접한 흑색 띠 사이의 부분에 코팅되어 형광체 박막(284)이 형성된다. 흑색 띠의 재료로서, 주 성분으로 흑연을 함유하는 통상의 재료가 사용된다.
본 실시예에서 유리 기판(283) 상에 형광체를 코팅하는 방법으로 슬러리(slurry) 방법을 사용한다. 메탈 백(285)은 통상적으로는 형광체 박막(284)의 내측 표면 상에 형성된다. 메탈 백(285)은 형광체 박막의 제조 후에 형광체 박막의 내측 표면을(통상 필르밍(filming)이라 불리는) 평탄화 처리를 한 후 알루미늄을 진공 피착시킴으로써 형성된다.
면판(286)에, 형광체 박막(284)의 도전성을 개선시키기 위해 형광체 박막의 외부 표면 상에(도시되지 않은) 투명 전극을 종종 형성한다. 그러나, 이 실시예에서는 메탈 백만으로도 충분한 도전성을 얻을 수 있기 때문에 투명 전극은 생략하였다.
또한, 상술한 밀봉을 실행할 때에 칼라 형광체와 전자 방출 소자는 충분히 정렬되어야 하는데 이는 칼라 디스플레이에서 이들이 상호 대응하여야 하기 때문이다.
상술한 바와 같이, 유리 챔버 내의 기압을(도시되지 않은) 배출 파이프를 통하여 진공 펌프에 의해 배출시켜 충분한 진공 기압을 얻는다. 그후에, 상술한 전자방출부 형성 박막(14)에 대해 통전 포밍 처리를 행하기 위해 챔버 외부의 DOX1내지 DOXm및 DOY1내지 DOYn의 단자를 통하여 전자 방출 소자(14)의 소자 전극간에 전압을 인가시킴으로써, 전자 방출부를 가지는 전자방출 소자가 형성된다. 보다 상세히 기술하자면, 통전 포밍 처리는 제5도의 상술한 스위칭 회로(5, 6)을 챔버 외부의 단자에 연결시킴으로써 실행된다.
포밍 처리시의 전압 파형은 제3도에 도시된 바와 같다. 본 실시예에서, 통전 포밍 처리는 다음의 조건하에 실행된다.
제3도를 참조하면, T1 및 T2는 각각 전압 파형의 펄스 폭 및 펄스 간격을 나타낸다. 펄스폭 T1은 1msec로 설정되고, 펄스 간격 T2는 10msec로 설정되었으며, 삼각형 파의 정점값(포밍시의 피크값)은 5V로 설정되었다. 통전 포밍 처리는 약 1×10-6토르의 진공 상태에서 60초간 이루어졌다. 이러한 방식으로 형성된 전자 방출부는 주성분으로서의 Pd 원소를 포함하는 미립자가 분산되고 미립자의 평균 입자 크기가 30 Å인 상태가 되었다.
모든 표면 도전형 전자방출 소자에 대한 통전 포밍 처리가 종료된 후에, 1×10-6토르의 진공 중에서 가스 버너를 사용하여 배출 파이프를 가열시킴으로써 배출 파이프가 용접되어 엔벨로프가 밀봉된다.
최종적으로, 밀봉 후의 진공 상태를 유지하기 위해 게터 처리(getter treatment)를 행한다. 밀봉 직후의 이 처리에서 화상 형성 장치 내의 소정의 위치(도시되지 않음)에 배치시킨 게터가 고주파 가열법 등의 가열 방법에 의해 가열시켜 피착막을 형성한다. 게터는 주성분으로서 예를 들어 바륨을 포함한다.
상술한 구조를 가지는 본 실시예의 화상 형성 장치에서, 스캐닝 신호 및 변조 신호가 쳄버 외부의 단자 DX1내지 DXm및 DY1내지 DYn을 통하여 신호 발생 장치(도시되지 않음)로부터 전자방출 소자로 인가되어 소자로 하여금 전자를 방출시키게 하고, 수 kV 이상의 고전압이 고전압 단자 Hv를 통하여 메탈 백(285) 또는 투명 전극(도시되지 않음)에 인가되어 전자빔을 가속시킨다. 가속된 전자빔은 형광체 박막(284)에 충돌하여 인 박막을 여기시키고 빛을 방출시켜 화상을 형성한다.
상술한 개략적 공정이 화상 형성 장치의 제조에 요구된다. 그러나 부재의 재료 등의 세부 사항은 이상의 설명에 의해 제한되지 아니하고, 화상 형성 장치의 응용에 적합하도록 적절히 선택될 수 있음은 물론이다.
본 실시예에서는 상술한 바와 같이 다이오드 특성, MIM 특성 등의 비선형 전압-전류 특성을 나타내는 비선형 소자들이 전자 방출부 형성 박막과 직렬로 연결되는데 이들 박막들은 단순 행렬 배선 방법에 의해 연결된다. 비선형 소자들의 특성에 의해 역전압 또는 저전압이 인가될 때 전자 방출부 형성 박막에 거의 전류가 공급되지 않아, 특정한 전자 방출부 형성 박막을 통전시킬 때 다른 전자 방출부 형성 박막으로 전류가 누설되는 것을 방지할 수 있다. 즉 단순 행렬 배선 방법에 의해 표면 도전형 전자방출 소자를 연결하여 구성된 다중 전자원의 제조시 요구되는 통전 포밍 처리에 있어, 단지 특정된 하나의 소자에 대해서만 통전 포밍 처리를 행할 수 있다.
본 실시예의 통전 포밍 처리 방법에 따르면, 단순 행렬 배선 방법에 의해 연결된 많은 수의 표면 도전형 전자방출 소자를 통전 포밍 처리함에 있어서 다음의 효과가 기대된다.
(1) 통전 포밍 처리되어질 소자를 선택하여 통전 포밍을 실행할 수 있다.
(2) 라인 포밍, 선택된 그룹(group) 포밍 등의 부분적 통전 포밍을 행할 수 있으며, 배선에 큰 전류를 공급할 필요가 없다.
(3) 부분적 통전 포밍을 행할 수 있으므로, 전자원 전체에 대하여 통전 포밍을 비균일하게 또는 균일하게 행할 수 있다(즉, 원하는 형성 조건 하에서 원하는 소자에 대하여 통전 포밍을 행할 수 있다).
[실시예 2]
실시예 2에서는 실시예 1에서 설명된 방법(제8도 참조)을 더욱 안정적으로 실행하는 방법을 설명한다.
제13도는 전자방출 소자로서 표면 도전형 전자방출 소자가 다이오드와 함께 형성된 n형 실리콘 기판 상에 형성된 전자원 기판의 예를 도시하는 단면도이다. 실시예 1과 다른 점은 분리층(130)이 형성된 점이다.
제13도를 참조하면, 참조 번호(101)은 n형 실리콘 기판을 나타내고, 참조 번호(12)는 열방향 배선, 참조 번호(13)은 행방향 배선을 나타낸다. 표면 도전형 전자 방출 소자(14)는 전자 방출부 형성 박막을 통전 포밍 처리하여 형성된 전자 방출부 박막을 포함한다.
n형 실리콘 기판(101)의 일부에 p형 웰 확산층(102)을 형성한다. 다이오드의 음극(111)에 전기적으로 접속된 n+형 층 및 n형 층이 p형 웰 층(102) 주변에 형성된다. 또한 다이오드 주변에 분리층(130)이 형성된다.
이러한 다이오드 구조부의 상층부가 SiO2절연층(106)에 의해 피복되고, 알루미늄 배선(113 및 114)은 각각 양극(113) 및 음극(111)에 연결된다.
양극 및 음극(110, 111) 사이에 다이오드가 형성되고, 양극(110)은 알루미늄 배선(113)을 통하여 표면 도전형 전자방출 소자(14)의 전극(116)에 전기적으로 접속된다. 표면 도전형 전자 방출 소자(14)의 다른 전극(117)은 알루미늄 배선(120)을 통하여 행방향 배선(13)에 전기적으로 접속된다. 다이오드의 음극(111)은 알루미늄 배선(114)을 통하여 열방향 배선(12)에 전기적으로 접속된다.
제조 공정은 다음과 같이 변형될 수 있다. 즉, 실시예 1에서 설명된 제3공정에서, p형 웰 층(102)를 형성하기 위해 p형 불순물(도전성 제어 재료)을 실리콘 기판(101)의 소정 영역에 도핑한다. 그 후에 다른 부분으로부터 다이오드 동작을 분리시키기 위한 분리층으로서 n+형 층(130)을 p형 웰 층 주변에 형성한다.
분리층(130)을 형성함으로써 다른 셀로부터 다이오드 셀이 전기적으로 분리될 수 있기 때문에, 보다 안정적인 다이오드 동작이 보장될 수 있다.
[실시예 3]
실시예 1 및 실시예 2에서는 표면 도전형 전자방출 소자가 형성된 전자원 집적회로가 n형 실리콘 기판 상에 형성되었다. 실시예 3에서는 집적 회로를 p형 실리콘 기판 상에 형성하는 경우를 예시할 것이다.
제14도는 전자방출 소자로서의 표면 도전형 전자방출 소자가 다이오드와 함께 형성된 p형 실리콘 기판 상에 형성된 전자원 기판의 예의 단면도이다.
제14도를 참조하면, 참조 번호(301)은 p형 실리콘 기판을 나타내고, 참조 번호(12)는 열방향 배선, 참조 번호(13)은 행방향 배선을 나타낸다. 표면 도전형 전자 방출 소자(14)는 전자 방출부 형성 박막을 통전 포밍 처리하여 형성된 전자 방출부 박막을 포함한다. p형 실리콘 기판(301)의 일부에 n형 웰 확산층(302)을 형성한다.
다이오드(310)의 양극에 전기적으로 연결된 n+형 층을 n형 웰 층의 주변에 형성한다. 또한 다이오드의 음극(311)에 전기적으로 접속된 p+형 층 및 p형 층을 형성한다.
이들 다이오드 구조 부분의 상층부는 SiO 절연층(306)에 의해 피복되고, 양극 및 음극(310, 311)은 각각 알루미늄 배선(313, 314)에 연결된다.
양극과 음극(310, 311) 사이에 다이오드가 형성되고, 양극(310)은 알루미늄 배선(313)을 통하여 표면 도전형 전자방출 소자(14)의 전극(316)에 전기적으로 접속된다. 표면 도전형 전자방출 소자(14)의 다른 전극(317)은 알루미늄 배선(320)을 통하여 행방향 배선(13)에 접속된다.
제15(1)도 내지 제15(6)도 및 제16(7)도 내지 제16(10)도는 제14도의 구조를 가진 기능 소자의 제조 공정을 예시하는 단면도이다.
이하에서는 제15(1)도 내지 제15(6)도 및 제16(7)도 내지 제16(10)도를 참조하여 실시예 3에 따라 표면 도전형 전자방출 소자가 형성된 전자원 집적 회로를 형성하는 방법을 설명한다.
제15(1)도의 제1공정에서, p형 실리콘 기판(301)을 준비한다.
제15(2)도의 제2공정에서, p형 실리콘 기판(301) 상에 SiO2절연층(118)을 코팅하여 포토레지스트를 사용하여 패턴화시킨다.
제15(3)도의 제3공정에서, 실리콘 기판(301)의 원하는 영역에 n형 불순물(도전형 제어 물질)을 도핑하여 n형 웰 층(302)을 형성한다.
제15(4)도의 제4공정에서, n형 웰 층 내에 n+형 층 및 p+형 층을 형성하여 다이오드 소자를 형성한다.
제15(5)도의 제5공정에서, 무기 산화물로 이루어지는 SiO2절연층(308)을 상술한 공정 중에 형성된 반도체 구조 상에 코팅하여 패턴화시킨다.
제15(6)도의 제6공정에서, SiO2층의 패턴된 영역에 양극(310), 음극(311), 및 행방향 배선(13)을 형성한다.
제16(7)도의 제7공정에서, 무기 산화물로 이루어진 SiO2절연층(319)을 이전 공정에 의해 형성된 구조체 상에 코팅하여 패턴화시킨다. SiO2절연층(319)은 다이오드의 각 부분에 대한 절연층의 기능 및 표면 도전형 전자 방출 소자 및 배선 전극의 형성시 하부 코팅 층의 기능을 수행한다.
제16(8)도의 제8공정에서, 다이오드의 양극(310)과 표면 도전형 전자방출 소자의 전극(316)을 전기적으로 접속시키는 알루미늄 배선(313), 음극(311)과 열방향 배선(12)을 전기적으로 접속시키는 알루미늄 배선(320), 및 행방향 배선(13)과 표면 도전형 전자방출 소자의 전극(317)을 전기적으로 접속시키는 알루미늄 배선(320)을 형성된다.
제16(9)도의 제9공정에서, 열방향 배선(12)이 알루미늄 배선(31)에 접속되도록 형성된다.
상술한 공정에서, 다이오드의 형성시에 실리콘 기판을 사용하였다. 그러나 기판은 이러한 특정 종류로 제한되지 아니하고, 예를 들어 갈륨-비소 기판이 사용될 수 있다.
제16(10)도의 제10공정에서, 표면 도전형 전자방출 소자(14)가 형성된다.
[실시예 4]
실시예 4에서는, 실시예 3의 표면 도전형 전자 방출 소자가 형성된 전자원 집적 회로(제14도 참조)를 보다 안정적으로 동적시키는 방법에 대해 설명하기로 한다.
제17도는 전자방출 소자로서 표면 보전형 전자방출 소자가 다이오드와 함께 형성된 p형 실리콘 기판 상에 형성된 전자원 기판의 예를 도시하는 단면도이다. 실시예 3과의 차이는 분리층(330)이 형성되는 점이다.
제17도를 참조하면, 참조 번호(301)은 p형 실리콘 기판을 나타내고, 참조 번호(12)는 열방향 배선, 참조 번호(13)은 행방향 배선을 나타낸다. 표면 도전형 전자 방출 소자(14)는 전자 방출부 형성 박막을 통전 포밍 처리하여 형성되고 전자 방출부를 포함하는 박막을 포함한다.
p형 실리콘 기판(301)의 일부에 n형 웰 확산층(302)을 형성한다. 다이오드의 양극(310)에 전기적으로 접속된 n+형 층(303)을 n형 웰 층(302) 주변에 형성한다.
또한 다이오드의 음극(311)에 전기적으로 접속된 n+형 층 및 n형 층을 형성한다.
또한, 다이오드 주변에 분리층(330)을 형성한다.
이러한 다이오드 구조 부분의 상층부는 SiO2절연층(306)에 의해 피복되고, 알루미늄 배선(313, 314)이 양극 및 음극(310, 311)에 각각 연결된다.
양극 및 음극(310, 311) 사이에 다이오드가 형성되고, 양극(310)은 알루미늄 배선(313)을 통하여 표면 도전형 전자방출 소자(14)의 전극(316)에 전기적으로 접속된다. 표면 도전형 전자방출 소자(14)의 다른 전극(317)은 알루미늄 배선(320)을 통하여 행방향 배선(13)에 전기적으로 접속된다. 다이오드의 양극(311)은 알루미늄 배선(314)을 통하여 행방향 배선(12)에 전기적으로 접속된다.
제조 공정에 있어서, 실시예 3의 제3공정에서는 실리콘 기판(301)의 예정된 영역에 n형 불순물(도전성 제어 물질)이 도핑되어 n형 웰 층(302)를 형성하고, 그 후에 다른 부분으로부터 다이오드의 동작을 분리시키기 위한 분리층으로서 p+형 층(330)을 n형 웰 층 주변에 형성한다.
분리층(330)을 형성시킴으로써 다이오드 셀이 다른 셀로부터 전기적으로 분리될 수 있으므로, 상술한 바와 같이 보다 안정적인 다이오드 동작이 보장될 수 있다.
이상에서 본 실시예의 전자원 셀은 실리콘 기판 상에 형성된다. 그러나 기판은 실리콘 기판으로 제한되지 않고, 예를 들어 게르마늄 또는 갈륨-비소도 기판 재료로 사용될 수 있다.
이상의 설명에서, 전자원 셀들은 행렬의 형태로 배치되고 연결된다. 그러나 배치 형태는 행렬 형태로 제한되지 않는다. 예를 들어, 본 실시예의 전자원 셀이 하나만 있는 경우에도 내부 다이오드의 정류 효과에 의해 통전 포밍 제어가 용이해 질 수 있다.
다이오드 및 표면 도전형 전자방출 소자를 형성하여 전자원을 제조할 때에, 전자원부 뿐만 아니라 상술한 스위칭 회로 및 구동 회로도 단일 실리콘 기판 상에 형성될 수 있어 장치를 더욱 소형화할 수 있다.
[실시예 5]
이하에서는 비정질 실리콘으로 이루어진 다이오드를 비선형 소자로서 사용하는 실시예를 설명할 것이다. 이 실시예에서, 실시예 1 내지 실시예 4의 경우와 달리 유리판을 기판으로 사용하여, 대면적의 구조와 비용 절감을 달성할 수 있다.
제18도는 전자원의 부분 평면도이다. 제19도는 제18도의 A-A' 선을 따라 절취한 단면도이다. 또한 제20(a)도 내지 제20(j)도는 본 실시예의 전자원의 제조 공정을 도시하는 단면도이다.
제18도를 참조하면, 참조 번호(412)는 DX1내지 DXn의 n개의 배선을 포함하는 열방향 배선을 나타낸다. 참조 번호(413)은 DY1내지 DYm의 m개의 배선을 포함하는 행방향 배선을 나타낸다.
제19도를 참조하면, 참조 번호(411)은 유리로 이루어진 절연 기판을 나타내고, 참조 번호(412)는 열방향 배선, 참조 번호(313)은 행방향 배선을 나타낸다. 참조 번호(414a)는 전자 방출부 형성 박막을 나타낸다. 이 박막이 통전 포밍 처리될 때 전자 방출부가 형성되어, 표면 도전형 전자 방출 소자(414)가 얻어진다. 참조 번호(415a 내지 415c)는 소자 전극, 참조 번호(416)은 절연 중간층, 참조 번호(417)은 소자 전극(415a)와 열방향 배선(412) 간의 전기적 접속을 이루기 위해 사용되는 콘택트 구멍이다. 참조 번호(418)은 다이오드 소자, 참조 번호(419 및 420)은 각각 다이오드 소자(418)와 소자 전극(415b 및 415c) 간의 전기적 접속을 이루기 위해 사용되는 콘택트 구멍을 나타낸다.
본 실시예의 전자원의 제조 방법에 대해 제20(a)도 내지 제20(j)도를 참조하여 공정의 순서에 따라 설명하기로 한다.
[공정 a](제20(a)도 참조)
정화된 소다 석회 유리로 이루어진 기판(411) 상에 50 Å 두께의 크롬층과 6000 Å 두께의 금층을 진공 증착법에 의해 순차적으로 적층한다. 그후에 스피너에 의해 포토레지스트(훽스트사의 AZ1370) 층을 스핀-코팅하고 베이킹시킨다(bake).
이후에 포토마스크 이미지를 노출하고 현상하여 열방향 배선(412)의 레지스트 패턴을 형성하고, 그 패턴을 사용하여 금/크롬 피착막을 습식 에칭시켜 원하는 패턴을 가지는 열방향 배선(412)을 형성된다.
[공정 b](제20(b)도 참조)
0.8 ㎛ 두께의 실리콘 산화물 막으로 이루어진 절연 중간층(416)을 RF 스퍼터링법에 의해 피착시킨다.
[공정 c](제20(c)도 참조)
공정 b에서 피착된 실리콘 산화물막(절연 중간층(416)) 상에 플라즈마 CVD법에 의해 5000 Å 두께의 비정질 실리콘층을 피착시키고, 이온 주입법에 의해 다이오드 소자(418)를 형성한다.
[공정 d](제20(d)도 참조)
또한, 0.8 ㎛ 두께의 실리콘 산화물막으로 이루어진 절연 중간층(416)의 다른 층을 RF 스퍼터링 방법에 의해 피착시킨다.
[공정 e](제20(e)도 참조)
공정 b 및 공정 d에서 피착된 실리콘 산화물 막(절연 중간층(416)) 상에 콘택트 구멍(417, 419, 420)의 형성시에 사용되는 포토레지스트 패턴을 형성하고, 이 패턴을 마스크로서 사용하여 절연 중간층(416)을 에칭하여, 콘택트 구멍(417, 419, 420)을 형성한다. 에칭은 예를 들어 CF4및 H2가스를 사용하는 RIE(반응성 이온 에칭)법에 기초하여 실행한다.
[공정 f](제20(f)도 참조)
그 후에, 포토레지스트(히타치 케미컬 사의 RD-2000N-41)를 사용하여 소자 전극(415a 내지 415c) 및 소자간 전극 간극 G의 형성시에 사용되는 패턴을 형성하고 50 Å 두께의 티타늄층 및 10 Å 두께의 니켈층을 진공증착법에 의해 순차적으로 피착시킨다. 유기 용제를 사용하여 포토레지스트 패턴을 용해하고 니켈/티타늄 피착막을 리프트-오프시킴으로써 소자간 전극 간극 G를 가지는 소자 전극(415a 내지 415c)이 형성된다. 소자간 전극 간극 G는 2 ㎛로 설정된다는 것에 주목할 필요가 있다.
[공정 g](제20(g)도 참조)
소자 전극(415c) 상에 행방향 배선을 위한 포토레지스트 패턴을 형성한 후에, 50 Å 두께의 티타늄 층과 5000 Å 두께의 금층을 순차적으로 진공 증착시키고 불필요한 부분들을 리프트-오프법에 의해 제거시킴으로써 행방향 배선(413)이 형성된다.
[공정 h](제20(h)도 참조)
앞의 실시예 1에서 사용된 전자 방출부 형성박막(414a)을 위한 마스크(제11도)를 사용하여, 실시예 1에서와 같은 진공 증착법에 의해 10 Å 두께의 크롬막(421)을 피착하여 패턴화시킨다. 스피너에 의해 크롬막 상에 유기-Pd 화합물(오쿠노 세이야쿠사의 ccp4230) 층을 스핀 코팅하고, 그 결과 얻어진 구조체에 대해 300℃에서 10분간 가열 하소 처리함으로써 전자 방출부 형성 박막(414a)이 형성된다.
이렇게 형성된 전자 방출부 형성 박막(414a)은 주 원소로서 Pd를 함유하는 미립자들로 이루어지고, 100 Å의 막두께와 단위 면적당 5×104Ω의 시트 저항을 가진다.
미립자막은 다수의 미립자의 집합에 의해 구성된 막이며, 상술한 바와 같이 미세 구조로서 미립자들이 개개로 분산된 상태뿐만 아니라 미립자들이 인접하거나 상호 중첩된 상태(분리 상태 포함)를 가지는 막에 상응한다. 또한, 입자 크기는 상술한 상태에서 입자의 형상이 인지될 수 있는 미립자의 크기이다.
[공정 i](제20(i)도 참조)
크롬막(421)과 하소된 전자 방출부 형성 박막(414a)에 대해 산 에칭제를 사용하여 습식 에칭함으로써 원하는 패턴을 형성한다. 이러한 방식으로 형성된 전자 방출부 형성 박막(414a)에 대해 통전 포밍 처리하여 표면 도전형 전자 방출 소자(414)를 형성한다.
[공정 j](제20(j)도 참조)
콘택트 구멍(417)의 부분 이외의 부분 상에 레지스트를 코팅하기 위한 패턴을 형성하고 50 Å 두께의 티타늄층 및 1.1 ㎛ 두께의 금층을 진공 증착법에 의해 순차적으로 피착시킨다. 리프트-오프법에 의해 불필요한 부분을 제거함으로써 콘택트 구멍(417)이 매립된다.
상술한 공정에 의해 열방향 배선(412), 절연 중간층(415), 행방향 배선(413), 소자 전극(415a 내지 415c), 전자 방출부 형성 박막(414a), 다이오드 소자(418) 등이 단일 기판 상에 형성되어, 표면 도전형 전자방출 소자의 단순 행렬 배선 기판을 형성한다. 상술한 공정은 포토리소그래피, 에칭 등의 기법을 채용한다. 그러나 본 공정은 이러한 기법들에 의해 제한되지 않는다. 예를 들어, 배선 형성 기법으로서 프린트 기법 또는 기타의 다양한 기법이 사용될 수 있다.
각 부재의 재료는 어느 정도 자유로 선택될 수 있다. 예를 들어, 배선 재료는 Au, Ag, Cu, Al, Ni, W, Ti, Cr 등을 포함하는 통상의 전극 재료가 사용될 수 있다. 절연 중간층(316)은 실리콘 산화막 외에 MgO, TiO2, A12O3, 이들의 다층 구조, 혼합물 등으로 이루어질 수 있다. 소자 전극(415a 내지 415c)은 상술한 배선 재료 이외에 도전성을 가지는 기타 재료로 제작될 수 있다.
본 실시예에 따른 방법은 실시예 1의 경우와 같이 화상 디스플레이 장치에 실제로 효과적으로 응용될 수 있다.
[실시예 6]
비선형 소자로서 다결정 실리콘(폴리실리콘)으로 이루어진 다이오드를 사용하는 실시예를 설명하기로 한다. 이 실시예에서, 실시예 5의 경우와 같이 유리판을 기판으로 사용하기 때문에, 대면적의 구조 및 비용을 절감할 수 있다. 또한 비정질 실리콘으로 이루어진 다이오드보다 큰 전류가 흐를 수 있는 소형의 다이오드를 제조할 수 있어 다이오드를 보다 작은 피치로 배열할 수 있다.
본 실시예의 전자원은 실시예 5와 동일한 평면 형태를 가지므로 평면도가 생략되었고, 제21도는 그 단면도이다.
제21도는 전자방출 소자로서 표면전도형 전자방출 소자가 다이오드와 함께 형성된 유리 기판(511) 상에 형성된 전자원 기판의 예의 단면도이다.
제21도를 참조하면, 참조 번호(511)은 유리 기판, 참조 번호(512)는 열방향 배선, 참조 번호(513)은 행방향 배선을 나타낸다. 참조 번호(514a)는 전자 방출부 형성 박막을 나타낸다. 이 박막에 대해 통전 포밍 처리를 행하면 전자 방출부가 형성되고, 표면 도전형 전자방출 소자(514)가 얻어진다.
p형 웰 확산층으로서 폴리실리콘 층(602)을 유리 기판 상에 형성한다. 다이오드의 양극(610)에 전기적으로 접속된 p+형 층(603)을 p형 웰층(602)의 주변에 형성한다. 또한 다이오드의 음극(611)에 전기적으로 접속된 n+형층 및 n형층을 형성한다.
이들 다이오드 구조부의 상층부는 SiO2절연막(606)에 의해 피복되고, 양극 및 음극(610 및 611)은 각각 알루미늄 배선(613, 614)에 연결된다.
양극 및 음극(610 및 611) 사이에 다이오드가 형성되고, 양극(610)은 알루미늄 배선(613)을 통하여 표면 도전형 전자방출 소자(514)의 전극(616)에 전기적으로 접속된다. 표면 도전형 전자방출 소자(514)의 다른 전극(617)은 알루미늄 배선(620)을 통하여 행방향 배선(513)에 전기적으로 접속된다. 다이오드의 음극(611)은 알루미늄 배선(614)을 통하여 열방향 배선(512)에 전기적으로 접속된다.
제22(1)도 내지 제22(9)도는 제21도에 도시된 구조를 가지는 본 실시예의 기능 소자를 가지는 전자원의 제조 공정을 도시하는 단면도이다.
제22(1)도의 공정에서, RF 마그네트론 스퍼터링법에 의해 세정된 유리기판(511) 상에 비정질 실리콘막(620)을 형성한다. 제22(2)도의 공정에서, 상온에서 비웰딩 레벨의 알곤 레이저를 비결정 실리콘 막(620) 상에 조사하여 비정질 실리콘을 다결정 실리콘으로 변환시킴으로써 폴리실리콘막(621)을 형성한다. 제22(3)도의 공정에서, 폴리실리콘막(621)의 원하는 영역에 p형 불순물(도전형 제어 재료)을 도핑하여 p형 웰층(602)을 형성한다. 제22(4)도의 공정에서, p형 웰층에 p+형층, n형층, n+형층을 형성하여 다이오드 소자를 형성한다.
또한 제22(5)도의 공정에서, 진공 증착법에 의해 유리 기판 상에 금/크롬 층들을 순차적으로 적층한 후에, 스피너에 의해 포토레지스트(훽스트사의 AZ 1370)를 스핀 코팅하여 베이킹시킨다. 그후에, 포토마스크 이미지를 노출시키고 현상시킴으로써 열방향 배선의 레지스트 패턴을 형성한다. 금/크롬 피착막을 습식 에칭하여 행방향 배선(513)을 형성한다. 제22(b)도의 공정에서, RF 스퍼터링법에 의해 실리콘 산화물막으로 이루어진 절연 중간층(606)을 피착하고, 포토레지스트 패턴을 사용하여 에칭(RIE법)에 의해 콘택트 구멍을 형성한다.
제22(7)도의 공정에서, 다이오드의 양극(610)과 표면 도전형 전자방출 소자의 전극(616)을 전기적으로 접속시키기 위한 알루미늄 배선(613), 음극(611) 및 열방향 배선(512)을 전기적으로 접속시키기 위한 알루미늄 배선(614), 및 열방향 배선(513)과 표면 전도형 전자방출 소자의 전극(517)을 전기적으로 접속시키기 위한 알루미늄 배선(620)을 형성하기 위한 패턴을 포토레지스트를 사용하여 형성하고, 진공 증착법에 의해 알루미늄층을 피착하여, 리프트-오프법에 의해 이들 배선들을 형성한다.
동일하게 제22(8)도의 공정에서, 알루미늄 배선(614)에 접속되는 금/티타늄 막을 사용하여 열방향 배선(512)을 형성한다.
제22(9)도의 공정에서, 표면 도전형 전자 방출 소자(514)를 형성한다. 표면도전형 전자방출 소자(514)의 형성 방법은 실시예 5의 경우와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다. 본 실시예의 경우에도, 다이오드를 형성한 후에 다이오드를 통하여 표면 도전형 방출 소자에 대해 통전 포밍 처리하여 다수의 표면 도전형 방출 소자의 특성이 균일화된다.
본 실시예의 방법은 화상 디스플레이 장치의 제조에 매우 효과적으로 응용될 수 있고, 디스플레이 루미넌스의 균일성을 향상시킬 수 있다.
이상에서 상술한(첫번째 문제)를 해결할 수 있는 본 발명의 실시예들이 설명되었다.
이하의 실시예 7 및 실시예 8에서는 상술한(두번째 문제)를 해결할 수 있는 본 발명의 실시예를 설명한다.
[실시예 7]
제23도는 전자원의 구동 방법의 예를 도시하는 회로도이다. 제23도의 기판(SUB) 상에, 행렬 형태로 표면 도전형 방출 소자(ES) 및 다이오드 소자(D)를 형성한다. 그러한 전자원은 이상의 실시예 1 내지 실시예 6에서 설명된 방법들 중 하나를 사용하여 용이하게 형성될 수 있다.
본 발명에 따른 구동 방법에서, 각각의 다이오드 소자(D)는 표면 도전형 방출 소자에 인가되는 구동 전압이 다이오드 소자(D)의 정류 특성에 대하여 순방향으로 작용하도록 배치된다. 보다 상세히 기술하자면, 제23도에 도시된 바와 같이, 본 실시예에서 표면 도전형 방출 소자와 직렬로 연결된 각각의 다이오드 소자(D)는 음극이 행방향 배선측, 양극이 열방향 배선측을 향하도록 연결된다.
참조번호(701)은 스캐닝 회로를, 참조 번호(702)는 변조회로를 나타낸다. 스캐닝 회로(701)은 단자 DX1내지 DXm을 통하여 전자원의 행방향 배선에 연결되고, 변조 회로(702)는 단자 DY1내지 DYn을 통하여 전자원의 열방향 배선에 연결된다.
스캐닝 회로(701) 및 변조 회로(702)의 출력부는 제24도에 도시된 바와 같이 토템-폴 패턴으로 스위칭 소자(FETs)를 연결하여 구성된 회로를 사용하여, 단지 게이트(GPC1내지 GPCM, GNC1내지 GNCM,GPR1내지 GPRN, GNR1내지 GNRN)에 적절한 신호를 인가하기만 하면된다. 참조번호(712)는 행방향 배선을, 참조 번호(713)은 열방향 배선을 나타낸다.
상술한 구성에서, 제43도에 예시된 구동 전압이 인가될 때, 표면 도전형 방출 소자에 인가된 구동 전압은 다이오드 소자(D)에 대하여 순방향으로 작용하고, 스파이크 노이즈 SP(-)에 대하여 역방향으로 작용한다. 따라서, 다이오드 소자의 동작시에 표면 도전형 방출 소자에 인가되는 전압의 파형은 제25도의 참조 번호(25A 내지 25C)(이 그래프들은 제46도의 참조 번호(46J 내지 46L에 각각 대응함)에서 도시된 바와 같다.
보다 상세히 기술하자면, 본 실시예에 따르면, 각각의 표면 도전형 방출 소자에 어떠한 스파이크 노이즈 SP(-)도 인가되지 않기 때문에 종래의 문제였던 표면 도전형 방출 소자의 특성의 열화 및 파괴가 방지될 수 있어, 다중 전자원의 수명이 상당히 연장될 수 있다.
제24도에 도시된 스캐닝 회로(701) 대신에, 예를 들어 제26도에 도시된 구성을 가지는 회로가 사용될 수 있다는 것에 주목해야 한다. 특히 행방향 배선이 접지 레벨와 접속되는지의 여부를 각각 제어하기 위한 스위칭 소자들이 행방향 배선에 대응하여 배열된다. 표면 도전형 방출 소자와 직렬로 연결된 다이오드 소자들이 다른 소자로의 전류 누설을 방지할 수 있으므로, 스캔되어질 행만이 접지 레벨에 접속되고 다른 행들은 플로팅 상태에 있는 경우에도 소정의 스캐닝 동작이 실행될 수 있다. 이러한 이유 때문에, 상술한 회로가 사용될 수 있다. 이 회로에서는 노이즈 방지 효과도 또한 얻어질 수 있다. 이러한 배열에서는 스위칭 소자의 수가 제24도에 도시된 스캐닝 회로에 비해 절반으로 할 수 있다.
노이즈을 방지할 수 있는 상술한 구동 방법을 화상 형성 장치에 응용한 예를 이하에서 설명하기로 한다. 본 발명의 구동 방법을 화상 형성 장치에 응용할 때, 디스플레이 패널은 예를 들어 실시예 1에서 설명된 방법에 의해 제조되고 이하에서 예시되는 회로가 디스플레이 패널에 추가된다.
제27도는 NTSC 텔레비젼 신호에 기초하여 텔레비젼 디스플레이를 달성하기 위한 구동 회로 장치의 개략적 블록도이다. 제27도를 참조하면, 참조 번호(901)은 상술한 디스플레이 패널을 나타내고, 참조 번호(902)는 스캐닝 회로, 참조 번호(903)은 제어 회로, 참조 번호(904)는 시프트 레지스터, 참조 번호(905)는 라인 메모지, 참조 번호(906)은 동기화 신호 분리 회로, 참조 번호(907)은 변조 신호 발생기, 그리고 Vx 및 Va는 직류 전압원을 나타낸다.
각 장치의 기능들에 대해 이하에서 설명하기로 한다. 디스플레이 패널(901)은 단자 Dxl내지 Dxm, Dyl내지 Dyn 및 고전압 단자 Hv를 통하여 외부 전기 회로에 연결된다. 이들 단자 중, 단자 Dxl내지 Dxm에는 디스플레이 패널에 배열된 다중 전자빔원, 즉 행 단위(N 소자)로 M(행)×N(열) 행렬을 이루도록 연결된 표면 도전형 방출 소자를 순차적으로 구동시키기 위한 스캐닝 신호가 인가된다. 반면에, 단자 Dyl내지 Dyn에는 스캐닝 신호에 의해 선택된 행 내의 표면 도전형 방출 소자로부터 출력되는 전자빔을 제어하기 위한 변조 신호가 인가된다. 고전압 단자에는 직류 전압원 Va로부터 10 kV의 직류 전압이 공급된다. 이 전압은 표면 도전형 방출 소자로부터 출력되는 전자빔에 형광체를 여기시키기에 충분한 에너지를 제공하기 위한 가속 전압이다.
이하에서는 스캐닝 회로(902)를 설명하기로 한다. 스캐닝 회로(902)는(제27도에서 S1내지 Sm으로 나타난) M개의 스위칭 소자를 포함한다. 각각의 스위칭 소자는 직류 전압원 Vx 또는 0V(접지 레벨)로부터의 출력 전압 중 하나를 선택하고, 선택된 전압을 디스플레이 패널의 Dx1내지 Dxm의 단자 중 대응하는 하나의 단자에 접속시킨다. 스위칭 소자 S1내지 Sm은 제어회로(903)로부터 출력되는 제어 신호 Tscan에 따라 동작되고, 실제로 FET 등의 스위칭 소자들을 결합하여 용이하게 구성될 수 있다.
직류 전압원은 본 실시예의 표면 도전형 방출 소자의 특성에 기초하여 7V의 일정한 전압을 출력하도록 설정된다.
제어 회로(903)는 외부에서 입력된 화상 신호에 따라 적절한 디스플레이 동작을 이루기 위해 각 장치의 동작을 매칭시킨다. 제어 회로(903)는(후술하는) 동기화 신호 분리 회로(906)로부터 공급되는 동기화 신호 Tsync를 기초로 하여, 각 장치에 제어 신호 Tscan, Tsft, Tmry를 발생시킨다. 이 제어 신호들의 타이밍은 이하에서 제32(1)도 내지 제32(6)도를 참조하여 상세히 설명될 것이다.
동기화 신호 분리 회로(906)은 외부에서 입력된 NTSC 텔레비전 신호로부터 동기화 신호 성분 및 루미넌스 신호 성분을 분리하기 위한 회로로서, 주지의 주파수 분리(필터)회로에 의해 용이하게 구성될 수 있다. 주지하는 바와 같이, 동기화 신호 분리 회로(906)에 의해 분리된 동기화 신호는 수직 및 수평 동기화 신호로 이루어진다. 그러나 설명의 단순화를 위해, 제27도는 이러한 동기화 신호들을 Tsync 신호로서 도시한다. 반면, 텔레비전 신호로부터 분리된 화상의 루미넌스 신호 성분은 간략히 하기 위해 제27도에서 DATA 신호로 표현되며, 이 신호는 시프트 레지스터(904)로 입력된다.
시프트 레지스터(904)는 화상의 라인 단위로 시간-직렬로(time-serially) 입력된 신호 DATA를 직렬/병렬 변환하며, 제어 회로(903)로부터 공급되는 제어신호 Tsft에 따라 동작한다.(환언하면 제어 신호 Tsft는 시프트 레지스터(904)의 시프트 클럭 신호이다.) 화상의 한 라인마다 직렬/병렬 변환된 데이타(N 전자 방출 소자의 구동 데이타에 대응)가 Id1 내지 Idn의 N 병렬 신호로서 시프트 레지스터(904)로부터 출력된다.
라인 메모리(905)는 필요한 기간 동안 화상의 한 라인에 대한 데이타를 저장하는 메모리 장치이며, 제어 회로(903)로부터 공급되는 제어 신호 Tmry에 따라 신호 Id1 내지 Idn의 내용을 저장한다. 저장된 내용은 신호 I'd1 내지 I'dn으로서 출력되고, 변조 신호 발생기(907)로 입력된다.
변조 신호 발생기(907)은 화상 데이타 I'61 내지 I'dn에 대응하여 표면 도전형 방출 소자의 구동 동작을 조정하기 위한 신호원이며, 그 출력 신호는 단자 Dyl내지 Dyn을 통하여 디스플레이 패널(901) 내의 표면 도전형 방출 소자로 인가된다.
변조 신호 발생기(907)로서, 일정 전압의 펄스를 발생시키고 입력 데이타에 따라 펄스폭을 적절히 변조하기 위한 펄스폭 변조 시스템을 채용하는, 장치 또는 예정된 펄스폭을 갖는 펄스를 발생시키고 입력 데이타에 따라 전압 펄스의 정점값을 적절히 변조하기 위한 전압 변조 시스템을 채용하는 장치가 사용될 수 있다.
제27도에 도시된 각 장치의 기능을 설명하였다. 전체 회로의 동작을 설명하기 이전에, 이하에서 제28도 내지 제31도를 참조하여 디스플레이 패널(901)의 동작을 보다 상세히 설명하기로 한다.
편의상 이하의 설명에서, 디스플레이 패널의 픽셀의 수가 6×6(즉, M=N=6)이라 가정한다. 그러나 실제의 디스플레이 패널은 물론 이보다 훨씬 많은 수의 픽셀을 가진다.
제28도는 다이오드 소자와 직렬로 연결된 표면 도전형 방출 소자를 6(행)×6(열)의 행렬로 연결하여 구성된 다중 전자빔원을 도시한다. 설명의 단순화를 위해, 소자의 위치는 D(1, 1), D(1, 2),‥‥‥, D(6, 6) 등의(X, Y) 좌표로서 구분되어 표현된다.
다중 전자빔원이 화상을 디스플레이 하기 위해 구동될 때, 화상의 X축에 평행한 라인을 단위로 하여 라인-순차 방식으로 화상을 형성하는 방식이 채용된다.
화상의 한 라인에 대응하는 전자방출 소자를 구동하기 위해, 단자 Dx1 내지 Dx6의 디스플레이 라인에 대응하는 행의 단자에 0V의 전압이 인가되고, 다른 단자에 7V의 전압이 인가된다. 이 전압에 동기하여, 디스플레이 라인의 화상 패턴에 대응하여 단자 Dy1 내지 Dy6에 변조 신호가 인가된다.
예를 들어 제29도에 도시된 화상 패턴이 디스플레이 되는 경우를 이하에서 설명한다. 설명의 단순화를 위해, 화상 패턴의 광 방출부의 루미넌스는 예를 들어 100 fL 또는 그에 상응하게 서로 동일하다고 가정한다. 디스플레이 패널(901)에서, 형광체로서 주지된 형광체 P-22가 사용되며, 가속 전압은 10kV로 설정되고, 화상 디스플레이의 반복 주파수가 60 Hz로 설정되고, 전자 방출 소자로서 상술한 표면 도전형 방출 소자가 사용된다. 이 경우에, 100 fL의 루미넌스를 얻기 위해서는 광방출 픽셀에 대응하는 소자에 10 msec 동안 14 V의 전압을 인가하는 것이 적절하다(이 수치는 물론 각 변수들의 변화에 따라 변화된다).
이하에서는 제29도에 도시된 화상의 제3라인의 방출 기간 내의 작동을 예시한다. 제30도는 화상의 제3라인의 광 방출이 실행되는 동안 단자 Dxl 내지 Dx6 및 단자 Dy1 내지 Dy6을 통하여 다중 전자빔원에 인가되는 전압치를 도시한다. 제30도에서 보는 바와 같이, 전자 빔을 출력하기 위해 표면 도전형 방출 소자 D(2,3), D(3, 3) 및 D(4, 3)에 14 V의 전압이 인가되고, 이들 소자 이외의 소자에는 7 V의 전압(제30도에 해칭으로 도시된 소자) 또는 0 V의 전압(제30도에 빈칸으로 나타난 소자)이 인가된다. 이 전압은 전자 방출의 임계 전압과 같거나 낮기 때문에 이들 소자로부터는 전자빔이 출력되지 않는다.
다중 전자빔원의 다른 라인들은 동일한 방법으로 제29도에 도시된 디스플레이 패턴에 따라 구동된다. 제31도는 다중 전자빔원의 구동 상태를 시간에 따라 보여주는 타이밍 차트이다. 제31도에 도시된 바와 같이, 다중 전자빔원이 제1라인으로부터 라인 단위로 순차적으로 구동될 때, 한 프레임의 디스플레이가 달성된다.
이 동작을 초당 60 프레임 레이트로 반복하면 깜빡임이 없는 화상 디스플레이가 실현될 수 있다.
각각의 표면 도전형 방출 소자에 직렬로 다이오드 소자가 연결되어 있기 때문에, 스캐닝 신호 또는 변조 신호에 중첩된, 다이오드 소자의 정류 방향과 반대되는 특성을 가지는 노이즈 성분이 차단될 수 있다.
또한, 디스플레이 패턴의 광방출 루미넌스가 변경될 경우, 루미넌스가 증가(감소)된다면 단자 Dy1 내지 Dy6에 인가되는 변조 신호의 펄스폭이 10 msec보다 넓도록(좁도록) 설정되거나, 펄스 전압의 정점값이 14V보다 높게(좁게) 설정되어 조정이 가능해진다.
이상에서 6×6 다중 전자빔원에 대하여 디스플레이 패널(901)의 구동 방법을 설명하였다. 이하에서는 제32(1)도 내지 제32(6)도의 타이밍 차트를 참조하여 제27도에 도시된 장치 전체의 작동을 설명한다.
제32(1)도는 외부에서 입력된 NTSC 신호로부터 동기화 신호 분리 회로(906)에 의해 분리된 루미넌스 신호 DATA의 타이밍을 도시한다. 제32(1)도에 도시된 바와 같이, 데이타는 제1라인, 제2라인, 제3라인,‥‥ 등의 순서로 순차적으로 공급되고, 이 데이타와 동기화하여 제어 회로(903)는 제32(2)도에 도시된 바와 같이 시프트 클럭 Tsft를 시프트 레지스터(904)로 출력한다.
한 라인을 위한 데이타가 시프트 레지스터(904)에 저장될 때, 제어 회로(903)는 제32(3)도에 도시된 타이밍에서 메모리 기록 신호 Tmry를 라인 메모리(905)로 출력하고, 한 라인(N 소자)의 구동 데이타가 메모리에 기록된다. 그 결과, 라인 메모리(905)로부터의 출력 신호 I'd1 내지 I'dn의 내용은 제32(4)도에 도시된 타이밍에서 변화된다.
한편, 제32(5)도에는 스캐닝 회로(902)의 동작을 제어하기 위한 제어 신호 Tscan의 내용이 도시되었다. 보다 상세히 기술하자면, 스캐닝 회로(902)의 동작은 다음과 같이 제어된다. 제1라인을 구동하기 위해, 스캐닝 회로(902) 내의 스위칭 소자 S1에만 0V의 전압이 인가되고 나머지 스위칭 소자에는 7V의 전압이 인가되고; 제2라인을 구동하기 위해 스위칭 소자 S2에만 0V의 전압이 인가되고 나머지 스위칭 소자에는 7V의 전압이 인가되며; 다른 라인들도 이러한 방식으로 구동된다.
이 제어 동작과 동기화하여, 변조 신호 발생기(907)은 제32(6)도에 도시된 타이밍에서 디스플레이 패널(901)로 변조 신호를 출력한다.
상술한 동작을 통해, 디스플레이 패널(901)을 이용한 텔레비전 디스플레이가 실현될 수 있다.
이상에서 특별히 설명되지는 않았지만, 시프트 레지스터(904) 및 라인 메모리(905)는 예정된 속도로 직렬/병렬 변환 및 화상 신호의 저장을 실행할 수 있는 한 디지탈 신호형 또는 아날로그 신호형 어느 것도 사용될 수 있다. 디지탈 신호형 장치가 사용되는 경우, 동기화 신호 분리 회로(906)으로부터의 출력 신호 DATA는 디지탈 신호로 변환되어야 하며, 이러한 동작은 회로(906)의 출력부에 A/D 변환기를 연결함으로써 용이하게 이루어질 수 있다.
본 실시예의 설명에서, 텔레비전 디스플레이가 NTSC 텔레비전 신호를 기초로 하여 이루어졌다. 그러나 본 발명의 디스플레이 패널의 응용은 이 경우에만 제한되지 않는다. 예를 들어, 본 발명에 따른 디스플레이 패널은 컴퓨터, 화상 메모리, 통신 네트워크 등의 다양한 화상 신호원에 직접 또는 간접으로 연결된 다른 텔레비전 신호 시스템 또는 디스플레이 장치에 널리 응용될 수 있으며, 특히 대용량 화상을 디스플레이 하기 위한 대형 스크린 디스플레이에 적합하게 응용될 수 있다.
[실시예 8]
제33도 및 제34도는 실시예 7의 다이오드 소자 대신 MIM 소자가 연결된 전자원의 구동 장치를 개략적으로 도시하는 도면이다. 제34도의 행방향 배선 전극 EC1 내지 ECM, 열방향 배선 전극 ER1 내지 ERn, 및 구동 전압 인가 스위칭 소자(FETs)는 상술한 바와 동일하다. 제34도에서, MIM 소자는 각각의 전자 방출 소자와 직렬로 연결된다. MIM 소자는 제35도에 도시된 바와 같이 임계치 전압 Vmin으로부터 전압이 급격히 변화하는 전압/전류 특성을 가진다.
따라서 MIM 소자 동작시에 전자방출 소자에 인가되는 전압의 파형은 제36도의 참조 번호(26A도 내지 36)에서 도시된 바와 같다(이 그래프들은 제46도의 각각 참조 번호(46J 내지 46L의 전압 파형에 대응한다).
보다 상세히 기술하자면, MIM 소자는 스캐닝 신호 또는 변조 신호에 중첩된 임계 전압 Vmin과 같거나 낮은 노이즈 성분이 각 전자 방출 소자에 인가되는 것을 방지할 수 있다.
이하에서 본 실시예의 전자원을 상세히 설명하기로 한다.
제37도는 전자원의 부분 단면도이다. 제38(1)도 내지 제38(7)도는 본 실시예에 따른 전자원의 제조 방법을 도시한다. 제37도 내지 제38(7)도에서 동일한 참조 번호는 동일한 부분을 나타낸다.
제37도는 전자방출 소자로서 표면 도전형 전자 방출 소자와 MIM 소자가 유리 기판(721) 상에 형성된 전자원 기판의 예를 도시하는 단면도이다.
제37도를 참조하면, 참조 번호참조 번호(721)은 유리 기판을 나타내고, 참조번호(721)은 행방향 배선전극, 참조 번호(723)은 열방향 배선 전극을 나타낸다. 참조 번호(724a)는 전자 방출부 형성 박막을 나타낸다. 이 박막에 대해 포밍 처리할 때, 전자 방출부를 포함하는 박막이 형성되고 표면 도전형 전자방출 소자(724)가 얻어진다.
제38(1)도 내지 제38(7)도는 제37도에 도시된 구조를 가지는 실시예에 따라 MIM 소자를 가지는 전자원을 제조하는 공정을 도시하는 도면이다.
제38(2)도에서, 진공 증착법에 의해 금/크롬 층을 유리 기판(721) 상에 순차로 적층하고, 그후에 스피너에 의해 포토레지스트(훽스트사의 AZ1370)를 스핀 코팅하여 베이킹시킨다. 그 다음에 포토마스크 이미지를 노출하고 현상함으로써 열방향 배선 전극을 위한 레지스트 패턴이 형성된다. 그리고 금/크롬 피착막을 습식 에칭하여 열방향 전극(723)을 형성한다. 제38(3)의 공정에서, 실리콘 산화물막으로 이루어진 절연 중간층(806)을 RF 스퍼터링법에 의해 피착하고 포토레지스트를 사용한 에칭(RIE법)에 의해 콘택트 구멍을 형성한다. 제38(4)도의 공정에서, 열방향 배선 전극(723)과 표면 도전형 방출 소자의 전극(817)을 전기적으로 접속시키기 위한 알루미늄 배선(812), 및 MIM 소자(800)와 표면 도전형 방출 소자의 전극(816)을 전기적으로 접속시키기 위한 알루미늄 배선(813)이 진공 피착법 및 포토리소그래피 기법을 사용하여 형성된다.
제(5) 공정에서, 스퍼터링에 의해 탄탈륨 박막(801)을 형성하고, Ta2O2열 산화막(802)을 형성하도록 양극 산화처리한다(anodize). 또한 크롬 박막과 ITO 박막을 연속적으로 스퍼터링하여 Cr/ITO 전극(803)을 형성함으로써 MIM 소자를 형성한다. 제38(6)도의 공정에서, MIM 소자(800)의 전극(803)과 행방향 배선 전극(722)을 연결하기 위한 알루미늄 배선 전극(814)이 진공 증착법 및 포토리소그래피 기법에 의해 형성하고, 그 후에 행방향 배선 전극(722)을 형성한다. 제38(7)도의 공정에서, 표면 도전형 방출 소자가 형성된다. 그 형성 방법은 실시예 1의 경우와 동일하다.
본 발명의 원리 및 범위를 벗어나지 아니하고 본 발명을 널리 상이한 방법으로 실시할 수 있음이 명백하며, 본 발명은 특정한 실시예에 의해 제한되지 않음을 이해하여야 한다.

Claims (37)

  1. 기판 상에 행방향 및 열방향 배선에 연결된 다수의 표면 도전형 전자 방출 소자들(surface conduction type electron emitting elements)을 행렬 형태로 배열시킨 전자원(electron source)을 제조하는 방법에 있어서, 상기 행방향 및 열방향 배선을 통해 다수의 전자 방출부 형성 박막에 포밍 전압(forming volages)을 인가하는 단계를 포함하고, 상기 인가 단계에서, 상기 전자 방출부 형성 박막 각각으로의 상기 포밍 전압은 상기 전자 방출부 형성 박막과 직렬 접속되고 비선형 전압/전류 특성을 갖는 비선형 소자(nonlinear element)를 통해 인가되는 것을 특징으로 하는 전자원 제조방법.
  2. 제1항에 있어서, 상기 비선형 소자는 역 전류 흐름(reverse-flow) 방지 소자인 것을 특징으로 하는 전자원 제조 방법.
  3. 제1항에 있어서, 상기 비선형 소자는 정류 소자인 것을 특징으로 하는 전자원 제조 방법.
  4. 제1항에 있어서, 상기 비선형 소자는 다이오드 특성을 가지는 소자인 것을 특징으로 하는 전자원 제조 방법.
  5. 제4항에 있어서, 상기 다이오드 특성을 가지는 상기 소자는 비정질 실리콘 다이오드인 것을 특징으로 하는 전자원 제조 방법.
  6. 제4항에 있어서, 상기 다이오드 특성을 가지는 상기 소자는 폴리 실리콘 다이오드인 것을 특징으로 하는 전자원 제조 방법.
  7. 제4항에 있어서, 상기 다이오드 극성을 가지는 상기 소자는 단결정 실리콘 다이오드인 것을 특징으로 하는 전자원 제조 방법.
  8. 제1항에 있어서, 상기 비선형 소자는 MIM 소자인 것을 특징으로 하는 전자원 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 각각의 표면 도전형 전자 방출 소자는 전극 간에 배치된 도전막 내에 국부적인 고저항부를 가지는 것을 특징으로 하는 전자원 제조 방법.
  10. 제9항에 있어서, 상기 포밍 전압 인가 단계는 상기 도전막 내에 상기 국부적인 고저항부를 형성하는 단계를 포함하는 것을 특징으로 하는 전자원 제조 방법.
  11. 기판 상에 행방향 및 열방향 배선에 연결된 다수의 표면 도전형 전자 방출 소자를 행렬 형태로 배열시킨 전자원과, 상기 전자원으로부터 방출된 전자빔의 조사에 의해 화상을 형성하는 화상 형성 부재를 포함하는 화상 형성 장치를 제조하는 방법에 있어서, 상기 전자원은 제1항 내지 제8항 중 어느 한 항에 따른 방법에 의해 제조되는 것을 특징으로 하는 화상 형성 장치의 제조 방법.
  12. 제11항에 있어서, 상기 각각의 표면 도전형 전자 방출 소자는 전극 사이에 배치된 도전막 내에 국부적인 고저항부를 가지는 것을 특징으로 하는 화상 형성 장치의 방법.
  13. 제12항에 있어서, 상기 포밍 전압 인가 단계는 상기 도전막 내에 상기 국부적인 고저항부를 형성하는 단계를 포함하는 것을 특징으로 하는 화상 형성 장치의 방법.
  14. 행렬 형태로 배열된 다수의 표면 도전형 전자 방출 소자를 포함하고, 입력 신호에 따라 전자빔을 방출하는 전자원에 있어서, 상기 입력 신호에 중첩된 노이즈 성분을 제거시키기 위해 상기 다수의 표면 도전형 전자 방출 소자 각각에 직렬로 접속된 소자와, 상기 다수의 표면 전자 방출 소자와, 상기 다수의 표면 도전형 전자 방출 소자에 직렬로 접속된 다수의 상기 노이즈 성분 제거-소자를 포함하되, 상기 다수의 노이즈 성분 제거 소자와 직렬로 접속된 상기 다수의 상기 표면 도전형 전자 방출 소자는 행방향 및 열방향 배선에 연결되고, 기판 상에 행렬 형태로 배열되는 것을 특징으로 하는 전자원.
  15. 행렬 형태로 배열된 다수의 표면 도전형 전자 방출 소자를 포함하고, 입력 신호에 따라 전자빔을 방출하는 전자원에 있어서, 상기 입력 신호에 중첩된 노이즈 성분을 제거시키기 위해 상기 다수의 표면 도전형 전자 방출 소자 각각에 직렬로 접속된 소자를 포함하되, 상기 노이즈 성분 제거 소자는 비선형 전압/전류 특성을 가지는 비선형 소자이고, 상기 비선형 소자는 역 전류 흐름 방지 소자인 것을 특징으로 하는 전자원.
  16. 행렬 형태로 배열된 다수의 표면 도전형 전자 방출 소자를 포함하고, 입력 신호에 따라 전자빔을 방출하는 전자원에 있어서, 상기 입력 신호에 중첩된 노이즈 성분을 제거시키기 위해 상기 다수의 표면 도전형 전자 방출 소자 각각에 직렬로 접속된 소자를 포함하되, 상기 노이즈 성분 제거 소자는 비선형 전압/전류 특성을 가지는 비선형 소자이고, 상기 비선형 소자는 다이오드 특성을 가지는 소자인 것을 특징으로 하는 전자원.
  17. 제16항에 있어서, 상기 다이오드 특성을 가지는 상기 소자는 비정질 실리콘 다이오드인 것을 특징으로 하는 전자원.
  18. 제16항에 있어서, 상기 다이오드 특성을 가지는 상기 소자는 폴리 실리콘 다이오드인 것을 특징으로 하는 전자원.
  19. 제16항에 있어서, 상기 다이오드 특성을 가지는 상기 소자는 단결정 실리콘 다이오드인 것을 특징으로 하는 전자원.
  20. 행렬 형태로 배열된 다수의 표면 도전형 전자 방출 소자를 포함하고, 입력 신호에 따라 전자빔을 방출하는 전자원에 있어서, 상기 입력 신호에 중첩된 노이즈 성분을 제거시키기 위해 상기 다수의 표면 도전형 전자 방출 소자 각각에 직렬로 접속된 소자를 포함하되, 상기 노이즈 성분 제거 소자는 비선형 전압/전류 특성을 가지는 비선형 소자이고, 상기 비선형 소자는 MIM 소자인 것을 특징으로 하는 전자원.
  21. 제14항에 있어서, 상기 표면 도전형 전자 방출 소자는 전극 사이에 배치된 도전막 내에 국부적인 고저항부를 가지는 소자인 것을 특징으로 하는 전자원.
  22. 전자원 및 상기 전자원으로부터 방출되는 전자빔의 조사에 의해 화상을 형성하기 위한 화상 형성 부재를 가지는 화상 형성 장치에 있어서, 상기 전자원은 제14항에 따른 전자원인 것을 특징으로 하는 화상 형성 장치.
  23. 제22항에 있어서, 상기 표면 도전형 전자 방출 소자는 전극 사이에 배치된 도전막 내에 국부적인 고저항부를 가지는 소자인 것을 특징으로 하는 화상 형성 장치.
  24. 행렬 형태로 배열된 다수의 표면 도전형 전자 방출 소자를 포함하는 전자원을 구동하는 방법에 있어서, 중첩되어 있는 노이즈 성분이 제거된 신호를 상기 다수의 표면 도전형 전자 방출 소자의 각각에 인가하는 단계를 포함하는 것을 특징으로 하는 전자원 구동 방법.
  25. 제24항에 있어서, 행방향 및 열방향 배선에 연결된 상기 다수의 표면 도전형 전자 방출 소자는 기판 상에 행렬 형태로 배열되고, 상기 행방향 배선에 스캐닝 신호를 인가하고 상기 열방향 배선에 변조 신호를 인가하는 단계와, 상기 스캐닝 신호 또는 상기 변조 신호 상에 중첩된 노이즈 성분이 제거된 신호를 상기 다수의 표면 도전형 전자 방출 소자에 인가하는 단계를 포함하는 것을 특징으로 하는 전자원 구동 방법.
  26. 전자원 및 상기 전자원으로부터 방출되는 전자빔의 조사에 의해 화상을 형성하기 위한 화상 형성 부재를 포함하는 화상 형성 장치를 구동하는 방법에 있어서, 상기 전자원은 제24항 또는 제25항에 따른 방법에 의해 구동되는 것을 특징으로 하는 화상 형성 장치의 구동 방법.
  27. 제1항에 있어서, 상기 행방향 배선 및 상기 열방향 배선이 상부에 형성되는 상기 기판과, 상기 기판 상에 행렬 형태로 배열된 상기 다수의 전자 방출부 형성 박막을 제공하는 단계를 더 포함하고, 상기 행렬 형태의 각 행에서의 각각의 박막은 각각의 열방향 배선과 공통의 각 행방향 배선 사이에 연결되고, 상기 행렬 형태의 각 열에서의 각각의 박막은 각각의 행방향 배선과 공통의 각 열방향 배선 사이에 연결되고, 상기 인가 단계에서, 상기 포밍 전압은 선택된 행방향 및 열방향 배선에 인가되고, 상기 선택된 배선 간에 연결된 박막 이외의 박막에 직렬로 접속된 상기 비선형 소자는 상기 포밍 전압이 상기 비선형 소자에 직렬로 접속된 상기 박막 양단간에 인가되는 것을 방지시키는 것을 특징으로 하는 전자원 제조 방법.
  28. 제15항에 있어서, 기판과, 행방향 배선과, 열방향 배선을 더 포함하고, 상기 다수의 표면 도전형 전자 방출 소자는 상기 기판 상에 행렬 형태로 배열되고, 상기 행렬 형태의 각 행에서의 각각의 전자 방출 소자는 각각의 열방향 배선과 공통의 각 행방향 배선 사이에 연결되고, 각 열에서의 각각의 전자 방출 소자는 각각의 행방향 배선과 공통의 각 열방향 배선 사이에 연결되고, 상기 노이즈 성분 제거 소자는 비선형 소자로서 상기 배선들에 인가된 신호에 노이즈 성분이 중첩되어 있을 경우 상기 비선형 소자에 직렬로 접속된 상기 전자 방출 소자 양단 간에 역극성의 전압이 인가되는 것을 방지시키는 것을 특징으로 하는 전자원.
  29. 제28항에 있어서, 상기 비선형 소자는 역 전류 흐름 방지 소자인 것을 특징으로 하는 전자원.
  30. 제24항에 있어서, 상기 전자원은 기판과, 행방향 배선과, 열방향 배선과, 비선형 소자들로서, 상기 배선들에 인가된 신호에 노이즈 성분이 중첩되어 있는 경우, 각각의 행방향 배선과 열방향 배선 사이의 각각의 전자 방출 소자의 접속점에 각각의 전자 방출 소자와 직렬로 제공되어 상기 비선형 소자에 직렬로 접속된 상기 전자 방출 소자 양단 간에 역극성의 전압이 인가되는 것을 방지시키는 상기 비선형 소자를 각각 포함하고, 상기 다수의 표면 도전형 전자 방출 소자는 상기 기판 상에 행렬 형태로 배열되고, 상기 행렬 형태의 각 행에서의 각각의 전자 방출 소자는 각각의 열방향 배선과 공통의 각 행방향 배선 사이에 연결되고, 각 열에서의 각각의 전자 방출 소자는 각각의 행방향 배선과 공통의 각 열방향 배선 사이에 연결되고, 선택된 행방향 배선에 스캐닝 신호를 인가하는 단계와, 선택된 열방향 배선에 각각의 변조 신호를 인가하는 단계를 더 포함하고, 상기 스캐닝 신호 및 상기 변조 신호에 노이즈 성분이 중첩되어 있을 시 선택된 배선들 간에 연결된 전자 방출 소자인 전자 방출 소자 양단 간에 인가될 수 있는 역극성의 전압은, 상기 선택된 배선 간에 연결된 전자 방출 소자와 직렬로 접속된 상기 비선형 소자에 의해 방지되는 것을 특징으로 하는 전자원 구동 방법.
  31. 제30항에 있어서, 상기 비선형 소자는 역 전류 흐름 방지 소자인 것을 특징으로 하는 전자원 구동 방법.
  32. 제15항에 있어서, 상기 표면 도전형 전자 방출 소자는 전극 사이에 배치된 도전막 내에 국부적인 고저항부를 가지는 소자인 것을 특징으로 하는 전자원.
  33. 제16항에 있어서, 상기 표면 도전형 전자 방출 소자는 전극 사이에 배치된 도전막 내에 국부적인 고저항부를 가지는 소자인 것을 특징으로 하는 전자원.
  34. 제20항에 있어서, 상기 표면 도전형 전자 방출 소자는 전극 사이에 배치된 도전막 내에 국부적인 고저항부를 가지는 소자인 것을 특징으로 하는 전자원.
  35. 전자원 및 상기 전자원으로부터 방출되는 전자빔의 조사에 의해 화상을 형성하기 위한 화상 형성 부재를 가지는 화상 형성 장치에 있어서, 상기 전자원은 제15항에 따른 전자원인 것을 특징으로하는 화상 형성 장치.
  36. 전자원 및 상기 전자원으로부터 방출되는 전자빔의 조사에 의해 화상을 형성하기 위한 화상 형성 부재를 가지는 화상 형성 장치에 있어서, 상기 전자원은 제16항에 따른 전자원인 것을 특징으로 하는 화상 형성 장치.
  37. 전자원 및 상기 전자원으로부터 방출되는 전자빔의 조사에 의해 화상을 형성하기 위한 화상 형성 부재를 가지는 화상 형성 장치에 있어서, 상기 전자원은 제20항에 따른 전자원인 것을 특징으로 하는 화상 형성 장치.
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