KR100207904B1 - 정전기 방지를 개선한 반도체 소자 구조 - Google Patents

Abstract

본 발명은 반도체 제품에 있어서 회로 변경을 가하지 않고 정전기 수준을 향상하는 것에 관한 것으로서, 각 소자들이 형성될 제1액티브 영역, 제2액티브 영역, 제3액티브 영역들과 그 액티브 영역들을 전기적으로 분리하기 위하여 형성된 필드 산화막(field oxide)을 포함하고 N형 반도체 기판; 제1액티브(active) 영역 및 제2액티브 영역 하면과 N형 반도체 기판 사이에 형성된 플로팅(floating) P영역; 제1액티브 영역과 플로팅 P영역 사이에 형성된 N^-영역; N^-영역 상면에 국부 형성된 N⁺저항; N⁺저항 상면에 형성된 입력단자; 플로팅 P영역과 제2액티브 영역에 이온주입 되어 형성된 P⁺영역; P⁺영역에 전기를 인가하기 위해 형성된 플로팅 전극; N형 반도체 기판과 제3액티브 영역에 형성된 N⁺영역; N⁺영역 상면에 형성된 출력단자; 들을 포함하고 있는 것을 특징으로 하는 반도체 소자에 있어서, N^-영역의 두께가 2㎛ 이상인 것을 특징으로 하는 정전기 방지 구조를 갖는 반도체 소자를 제공하여 제품의 신뢰성을 높이는데 그 목적이 있다.

Description

정전기 방지를 개선한 반도체 소자 구조

본 발명은 직접회로 반도체 소자에서 발생하는 정전기를 방지하기 위한 것으로서, 더욱 상세하게는 CMOS(상보성 금속 산화 반도체) 반도체에서 회로 수정이 불가능한 경우 구조적 변경을 통하여 정전기 특성이 가능하도록 개선한 것이다.

일반적으로 반도체 직접회로(IC) 소자 내부에 정전기(electrostatic discharge; EDS) 스트레스(stress)가 인가 되었을 때, 그 직접회로 소자 내부로 높은 전류가 유입된다.

현재의 CMOS 반도체 경향은 소규모화와 특수한 입·출력 전압(special input / output voltage) 회로를 가지고 있으며, 고품질을 요구하는 제품일수록 정전기 특성은 더욱 강화되고 있는 추세이다.

대부분의 CMOS 반도체 제품은 회로 개선을 통하여 정전기 특성 개선을 기대할 수 있으나, 회로 설계상 그 회로의 보호 회로 사용이 불가한 제품이 설계되는 경우가 흔히 발생한다.

이렇게 회로 수정이 불가능할 경우, 공정을 변경하여 구조를 달리 함으로서 정전기 방전 경로를 유도하고, 방전 특성을 향상시켜 구조 변경만으로도 정전기 특성이 가능하여 품질 향상에 기여 할 수 있는 제조 방법들이 소개되고 있다.

이하, 도면을 참조하여 기존의 입력단 회로도를 살펴보기로 한다.

제1도는 기존의 일반적인 입력단 회로도이다.

먼저, 전기 신호가 인가되는 입력단자(10)와 저항들(30) 그리고 다이오드(40) 및 트랜지스터(50)를 포함하고 있는 일반적인 입력단 회로이며, 입력단자(10)로 전기적인 신호 및 전류가 인가되어 작동하는 구조를 가지고 있다.

또한, 제1도는 전기 신호가 입력단자(10)로 인가되고, 저항(30)기 바로 앞 지점에서 정전기 파괴 지점(20)이 나타나는 것을 보여주고 있다.

위와 같은 입력단 회로도를 갖고 있는 경우, 입력단에 전류를 가할 때 발생하는 정전기 스트레스(stress)로 인하여 회로가 파괴되어 제품의 불량을 일으키는 원인이 되고 있다.

제2도는 종래 기술에 의한 반도체 소자의 수직 구조 단면도이다. 제2도를 참조하여 설명하면 다음과 같다. 대부분의 반도체 회로에서 정전기 스트레스(EDS) 인가시 N⁺저항(140)과 플로팅 P영역(110) 사이에 도핑(dopping) 농도가 낮은 N^-영역(150)에 인가되므로, 깊이가 적은 N⁺영역(190)과 N^-영역(150)에 의해 반도체 실리콘 격자에 알루미늄이 침투하여 N⁺영역(190)과 N^-영역(150)이 더 작아져 정전기 누설이 증가한다. 누설된 정전기는 플로팅 P영역(110)을 통해 N⁺영역(190)으로 전달되어 반도체 회로를 손상시킬 수 있다.

즉 제1액티브 영역(A) 표면으로부터 N^-영역(150)의 깊이(D)가 약 1㎛에 불과하기 때문에, 입력단자(130)를 통해 N^-영역(150)에 인가되 전기 신호가 약 5.5㎛ 두께의 플로팅 P영역(110) - N형 반도체 기판(100) 하부로 유지되지 못할 수 있으며, 정전기 스트레스는 결국 출력단자(180)로 전달되어 반도체 회로를 손상시킬 수 있다.

특히, 플로팅(floating)된 입력(input)구조이거나, 오픈 드레인(open drain)인 출력(output)구조를 가지는 회로로 정전기 보호 회로를 구성하는 경우, 정전기 특성이 상대적으로 취약하여 제품의 신뢰성을 저하시키는 원인이 되고 있다.

따라서, 본 발명의 목적은 위와 같은 구조에서 회로 수정이 불가능할 경우, 상기 회로 소자들을 구성하고 있는 반도체 기판의 구조 변경을 통하여 정전기 방전 경로를 기판 하부 방향으로 유도하고, 방전 특성을 향상할 수 있는 방법을 제공하여 고신뢰성의 반도체 소자를 제공하는 데 있다.

제1도는 기존의 입력단 회로도.

제2도는 종래 기술에 의한 반도체 소자의 수직 구조 단면도.

제3도는 본 발명에 의한 정전기 방전을 제어한 소자의 수직 구조 평면도.

제4도는 본 발명에 의한 정전기 특성을 나타내는 그래프.

* 도면의 주요부분에 대한 부호의 설명

10 : 입력단 20 : 정전기 파괴 지점

30 : 저항 40 : 다이오드

50 : 트랜지스터 100, 200 : N형 반도체 기판

110, 210 : 플로팅 P영역 120, 220 : 필드 산화막

130, 230 : 입력단자 140, 240 : N⁺저항

150, 250 : N^-영역 160, 260 : 플로팅(floating)

170, 270 : P⁺영역 180, 280 : 출력단자

190, 290 : N⁺영역 A, A' : 제1액티브 영역

B, B' : 제2액티브 영역 C, C' : 제3액티브 영역

D, D' : N^-영역의 깊이

위와 같은 목적을 달성하기 위하여, 각 소자들이 형성될 제1액티브 영역, 제2액티브 영역, 제3액티브 영역들과 그 액티브 영역들을 전기적으로 분리하기 위하여 형성된 필드 산화막을 포함하고 있는 N형 반도체 기판; 제1액티브(active)영역 및 제2액티브 영역 하면과 N형 반도체 기판 사이에 형성된 플로팅(floating) P영역; 제1액티브 영역과 플로팅 P영역 사이에 형성된 N^-영역; N^-영역 상면에 국부 형성된 N⁺저항; N⁺저항 상면에 형성된 입력단자; 플로팅 P영역과 제2액티브 영역에 이온주입 되어 형성된 P⁺영역; P⁺영역에 전기를 인가하기 위해 형성된 플로팅 전극; N형 반도체 기판과 제3액티브 영역에 형성된 N⁺영역; N⁺영역 상면에 형성된 출력단자; 들을 포함하고 있는 반도체 소자에 있어서, 입력단자를 통하여 전기 신호가 인가될 때 발생되는 정전기 스트레스가 N^-영역에서 N형 반도체 기판 하부로 유도되도록 N^-영역의 두께가 약 2㎛ 이상인 것을 특징으로 하는 정전기 방지 구조를 갖는 반도체 소자를 제공하는데 있다.

이하, 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

제3도는 본 발명에 의한 정전기 방전을 제어한 반도체 소자의 수직 구조 단면도이고, 제4도는 본 발명에 의한 정전기 특성을 나타내는 그래프이다.

먼저, 제3도를 살펴보면, N형 반도체 기판(200) 위에 각 소자들이 형성될 제1액티브 영역(A'), 제2액티브 영역(B'), 제3액티브 영역(C')들과 그 액티브 영역들을 전기적으로 분리하기 위하여 형성된 필드 산화막(220)이 형성되어 있다.

제1액티브 영역(A') 및 제2액티브 영역(B') 하면과 N형 반도체 기판(200) 사이에 플로팅 P영역(210)이 형성되어 있다.

또한, 플로팅 P영역(210)은 이온 주입하는 방법에 의하여 P형 불순물이 제1액티브 영역(A')과 제2액티브 영역(B')의 표면 하면에 약 6.5㎛의 깊이로 형성되어 있다.

그리고, 제1액티브 영역(A')과 풀로팅 P영역(210) 사이에 형성된 N^-영역(250)은, 제1액티브 영역(A') 표면으로부터 약 3㎛의 깊이(D')로 N형 불순물을 주입하여 형성되어 있다.

^N-영역(250)의 깊이(D')는 종래의 깊이(D)보다 약 2㎛ 정도 깊게 형성된 것이며, 이는 정전기의 방향을 N형 반도체 기판(200)의 하면으로 유도 하기 위하여 이온주입 시간 및 확산 온도를 조절하여 형성한 것이다.

그리고, N-영역(250) 상면에 국부 형성된 N+저항(240)이 제1액티브 영역(A')의 표면으로부터 약 0.45㎛ 깊이로 형성되어 있으며, 그 N⁺저항(240) 상면에 전기를 인가할 수 있는 입력단자(230)가 형성되어 있다.

또한, 플로팅 P영역(210)과 제2액티브 영역에 이온주입 되어 P⁺영역(270)이 형성되어 있으며, P⁺영역(270)에 전기를 인가하기 위해 형성된 플로팅 전극(260)이 형성되어 있다.

그리고, N형 반도체 기판(200)과 제3액티브 영역(C')에 N+영역(290)이 형성되어 있으며, N⁺영역(290) 상면에 출력단자(280)가 형성되어 있다.

제3도에서 설명한 바와 같이, 본 발명에 의한 정전기를 제거하기 위한 구조를 갖는 반도체 회로 구조는 공정의 변화 없이 N^-영역(250)의 깊이를 기존보다 증가 시켜 정전기 경로를 반도체 기판 방향으로 유도한 것이다.

제4도를 살펴보면 정전기 수준과 N^-영역의 깊이에 관한 그래프로서, N^-영역의 영역의 깊이가 증가 할수로 정전기 수준이 높아지는 것을 나타내고 있다.

즉, N-영역의 깊이가 3.5㎛가 될 때, 정전기 수준이 최고 3,000 V를 나타내고 있다.

그러나, 생산성 및 제조 공정상 N-영역의 깊이가 약 3㎛의 깊이로 형성되는 것이 가정 효과적이다. 이때, N⁺저항의 두께 약 0.45㎛를 제외하면 실제 N^-영역의 두께는 약 2㎛를 약간 넘게 된다.

이하, 표 1을 참조하여 설명하기로 한다.

위에서 기술한 표 1은 N^-영역을 열확산에 의한 실험 값을 표현한 것이다. 여기서 실험 값은 확산 온도, 불순물 농도 및 확산 온도 등을 공정변수로 하는 N^-영역의 두께를 컴퓨터 시물레이션을 통하여 추정한 것이며, 공정은 실제 위와 같은 조건 하에서 공정을 진행시킬 때 얻어지는 N^-영역의 실제 두께를 나타낸다.

즉, 확산 시간, 확산 온도와 불순물 농도에 따라 N^-영역의 두께에 영향을 주고, 표 1에 나타낸 것처럼 N^-영역의 깊을수록 정전기 수준(예를 들어 입력단의 VDD, Vss 값)이 높아짐을 알수 있다.

또한, 각 공정의 특성상 알맞는 확산 온도와 확산 시간을 선택하여 N^-영역을 형성함으로써, 회로 변경을 통하지 않고도 정전기 수준을 낮출 수 있다.

본 발명은 정전기가 발생하는 회로에 있어서, 그 회로의 변경을 가하지 않고도 그 반도체 구조중 N^-영역의 두께만을 증가시켜 정전기 수준을 현격히 높일 수 있는 이점(利點)을 제공하는데 있다.

또한, CMOS반도체등 그 정전기 특성이 강조되는 고품질을 요구하는 반도체 제품에 있어서, 그 회로 변경을 통하지 않고, 기존 공정중 N^-영역을 확산에 의하여 형성하는 공정에 있어서, 단순히 N^-영역 확산 공정 변수 만을 변경하여 정전기 특성을 개선할 수 있는 이점을 제공하는데 있다.

Claims (3)

1. 각 소자들이 형성될 때 제1액티브 영역, 제2액티브 영역, 제3액티브 영역들과 그 액티브 영역들을 전기적으로 분리하기 위하여 형성된 필드 산화막을 포함하고 있는 N형 반도체 기판; 상기 제1액티브 영역 및 제2액티브 영역 하면과 상기 N형 반도체 기판 사이에 형성된 플로팅 P영역; 상기 제1액티브 영역과 상기 플로팅 P영역 사이에 형성된 N^-영역; 상기 N^-영역 상면에 국부 형성된 N⁺저항; 상기 N⁺저항 상면에 형성된 입력단자; 상기 플로팅 P영역과 제2액티브 영역에 이온주입 되어 형성된 P⁺영역; 상기 P²영역에 전기를 인가하기 위해 형성된 플로팅 전극; 상기 N형 반도체 기판과 제3액티브 영역에 형성된 N⁺영역; 상기 N⁺영역 상면에 형성된 출력단자; 들을 포함하고 있는 반도체 소자에 있어서, 상기 입력단자를 통하여 전기 신호가 인가될 때 발생되는 정전기 스트레스가 상기 N^-영역에서 상기 N형 반도체 기판 하부로 유도되도록 상기 N^-영역의 두께가 약 2㎛ 이상인 것을 특징으로 하는 정전기 방지 구조를 갖는 반도체 소자.
2. 제1항에 있어서, 상기 N^-영역이 약 3㎛의 깊이로 형성되는 것을 특징으로 하는 정전기 방지 구조를 갖는 반도체 소자.
3. 제1항에 있어서, 상기 N^-영역의 분순물의 농도가 약 6 × 10¹³개 인 것을 특징으로 하는 정전기 방지 구조를 갖는 반도체 소자.