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KR100200507B1 - 클럭신호를 위한 동기멀티플렉서 - Google Patents

클럭신호를 위한 동기멀티플렉서 Download PDF

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KR100200507B1
KR100200507B1 KR1019970016965A KR19970016965A KR100200507B1 KR 100200507 B1 KR100200507 B1 KR 100200507B1 KR 1019970016965 A KR1019970016965 A KR 1019970016965A KR 19970016965 A KR19970016965 A KR 19970016965A KR 100200507 B1 KR100200507 B1 KR 100200507B1
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KR
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clock signal
signal
input
output
control signal
Prior art date
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KR1019970016965A
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Inventor
디. 트루옹 호
에이취. 유 에드워드
잉 첸 캐시
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
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Abstract

한쌍의 테스트클럭신호와 한쌍의 시스템클럭신호를 한쌍의 출력클럭신호로 멀티플렉싱하기 위한 장치는, 상기 테스트모드 제어신호가 활성상태이면 제1테스트클럭신호를 제 1 출력클럭신호로 연결하고, 상기 테스트모드 제어신호가 비활성상태로 천이되면 상기 제 1 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 제 1 시스템클럭신호를 상기 테스트모드 제어신호가 상기 비활성상태로 천이된 후 발생되는 상기 제 1 시스템클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 1 출력클럭신호로 연결하는 제 1 수단과; 상기 테스트모드 제어신호가 활성상태이면 제 2 테스트클럭신호를 제 2 출력클럭신호로 연결하고, 상기 테스트모드 제어신호가 비활성상태로 천이되면 상기 제 2 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 상기 제 2 시스템클럭신호를 상기 제 1 시스템클럭신호의 상기 제 1 전클럭펄스 다음에 발생되는 상기 제 2 시스템클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 2 출력클럭신호로 연결하는 제 2 수단을 포함하여 구성된다. 테스트모드가 종료되면, 상기 장치는 제 1 및 제 2 출력클럭신호가 비활성 클럭신호레벨로 되도록 하고, 시스템이 제 1 시스템클럭신호로 시작되게 된다.

Description

클럭신호를 위한 동기멀티플렉서
본 발명은 집적회로등과 같은 디지털시스템에서의 클럭신호의 제어에 관한 것으로, 특히 이러한 디지털시스템내에서의 회로요소들을 제어하기 위한 클럭신호를 동기적으로 멀티플럭싱하는(synchronously multiplexing) 기술에 관한 것이다.
대부분의 디지털시스템 (즉, 마이크로프로세서 칩)은 동기적인 연속된 시스템들의 제어에 의해 동작한다. 이것은 이러한 디지털시스템에서의 일련의 동작들이 마스터 클럭신호(일반적으로 외부클럭)에 의해 동기되는 것을 의미한다. 이러한 클럭신호는 대개 도 1 에 나타낸 형태중의 하나이다. 도 1 은 50%의 듀티주기(duty cycle)를 갖는 사각파(square wave)를 도시한 것이다.
마스터 클럭신호는 시스템의 동작들이 규칙적인 간격으로 일어나도록 한다. 특히, 클럭신호가 로우(low)에서 하이(high)로 또는 하이(high)에서 로우(low)로 천이할때, 즉, 상승엣지(102) 또는 하강엣지(104)에서 시스템의 동작들이 이루어진다.
대다수의 마이크로프로세서 칩들은 마스터 클럭신호를 기초로 한 온칩(on-chip) 클럭발생기에 의해 생성되는 2개 이상의 관련된 클럭신호에 의해 제어되는 타이밍을 갖는다. 도 2A 에 Φ1과 Φ2로 나타낸 2개의 클럭신호를 사용하는 타이밍의 조합을 도시하였다. 이러한 클럭킹(clocking)의 배열은 도 1 에 도시된 단일 클럭신호에 의해 제공되는 주기당 2개의 엣지와 2개의 상태와는 달리, 주기당 4개의 다른 엣지들과 3개의 다른 상태들을 제공한다. 도 2B는 클럭신호(Φ1,Φ2)에 대해 가능한 3개의 상태의 예를 나타낸 것이다. 칩상의 소자들이 적절하게 기능하기 위해서는 클럭신호(Φ1,Φ2)의 엣지들이 오버랩되지 않는 것이 중요하다. 엣지들이 오버랩되면, 데이타 전송과 신호의 조합(hand shaking)에 더욱 제한이 따르게 된다.
도 2A 에 도시된 오버랩되지 않는 클럭신호(Φ1,Φ2)에 있어서, 클럭신호(Φ1)의 상승엣지(202)는 신호(Φ1)의 클럭펄스의 시작을 의미하고, 하강엣지(204)는 신호(Φ1)의 클럭펄스의 끝을 의미한다. 이와 마찬가지로, 클럭신호(Φ2)의 상승엣지(206)는 신호(Φ2)의 클럭펄스의 시작을 의미하고, 하강엣지(208)는 신호(Φ2)의 클럭펄스의 끝을 의미한다. 도 2B 의 STATE1에 있어서, 클럭신호(Φ1,Φ2)는 비활성 클럭신호레벨, 이 경우에는 논리0에 머무른다. 한번에 한 클럭만이 활성 클럭신호레벨(즉, 로직 1)로 된다. 한번에 한 위상만 논리0에 머무는 컴플리먼트(complement)클럭신호들도 가능하다.
또한, 오버랩되지 않는 클럭펄스들이 전달되어야 하는 거리가 있음에도 불구하고 칩의 모든 부분으로 공평하게 분배되는 것도 중요하다. 칩의 크기가 증가함에 따라 클럭신호(Φ1,Φ2)는 칩 전체에 걸쳐 더욱 먼 거리를 이동해야 한다. 이에 따라 클럭신호(Φ1,Φ2)의 품질이 저하되게 된다. 신호의 전달거리가 증가하면, 상승엣지(202,206)와 하강엣지(204,208)가 불분명해질 수 있으며(위상 천이가 일어나고 천이시간(transition time)이 증가한다) 오버랩될 수 있다. 클럭스큐(clock skew)라고도 하는 이러한 현상은 로딩(loading), 원치않는 잡음, 커플링, 정전용량, 저항, 인덕턴스 및 기타 신호를 약하게 하는 효과등과 같은 다수의 요소들에 의해 초래된다.
이러한 요소들을 설명하기 위하여 회로설계자들은 클럭스큐를 참작하기 위해 충분한 시간여유를 가진 서로 다른 클럭신호들(즉, Φ1과 Φ2)의 상승엣지와 하강엣지(202,204,206,208)를 분리시켜야 한다. 예를 들면, 하강엣지(204)와 상승엣지(206)는 오버랩되는 상태를 피하기 위해, 특히 MOS기술에 있어서의 레벨트리거링(level-triggering)동작에 대해 일시적인 최소거리 또는 시간(T)에 의해 분리되어야 한다. 시간(T)가 클수록 스큐잉으로 인해 오버랩되는 신호들에 의해 칩이 불량이 될 확률이 적어진다. 칩이 사용되는 넓은 범위의 동작환경이 시간(T)의 선택에 있어서 고려되어야 한다. 그러므로 적절한 시간여유를 제공하기 위해 시스템제작자는 최악의 동작환경에서의 동작이 가능하도록 하기 위해 시간(T)을 선택해야 한다. 그러나 시간T가 크면 주기시간(cycle time)을 심각하게 제한하게 된다.
이러한 이유로 2-위상의 오버랩되지 않는 클럭신호들을 온칩에 빈번하게 생성함으로써 칩-대-칩(chip-to-chip) I/O지연 및 스큐가 클럭위상들간의 클럭스큐에 부가되지 않도록 한다. 클럭주파수는 보다 용이하게 증가될 수 있고 시간T는 집적회로자체내의 단일위상의 외부적으로 생성된 클럭신호를 제공하는 2-위상 클럭발생기를 사용함으로써 감소시킬 수 있다.
마이크로프로세서 집적회로를 테스트하는데 있어서는 테스트하는 동안 테스트벡터와 같은 외부적으로 인가되는 자극에 의해 내부동작을 동기화시켜햐 하는등 많은 문제가 있다. 따라서, 테스트조건하에서 통상적으로 사용되는 내부적으로 생성된 클럭신호보다는 외부적으로 제공되는 테스트 클럭신호로 마이크로프로세서를 클럭킹하는 것이 바람직하다. 그러나 많은 동작들이 전속도(full speed)로 테스트되어야 하고, 내부 클럭신호로 클럭킹하는 것만큼 빠르게 외부적으로 집적회로를 클럭킹하는 것이 어렵기 때문에 집적회로를 내부적으로 생성된 시스템클럭을 이용하여 테스트해야 한다. 더우기, 테스트할 집적회로의 부분을 사전에 결정하거나 일정한 요인들을 제공하거나 테스트할 집적회로의 부분들로 일정한 조건을 부여하기 위해 테스트 클럭과 외부 자극으로 집적회로를 클럭킹할 것이 요구된다. 이러한 사전결정후에 집적회로는 시스템클럭으로 클럭킹되어 해당 테스트가 수행된다.
집적회로내의 클럭신호가 테스트 클럭신호로부터 시스템 클럭신호로 전송될때 어떠한 클럭이 잘못되거나 클럭들이 좁아지면, 집적회로가 제대로 작동하지 않을 수 있으며 테스트의 정당성을 훼손시킬 수 있다. 이에 따라, 예컨대 한쌍의 오버랩되지 않는 테스트 클럭신호로부터 한쌍의 오버랩되지 않는 시스템 클럭신호로 클럭신호를 동기 전송시킬 수 있는 클럭신호 멀티플렉서가 필요하게 된다. 이 클럭신호 멀티플렉서는 집적회로에 내부적으로 제공된다.
본 발명의 일실시예에 따른 2-위상의 오버랩되지 않는 클럭신호들을 위한 동기멀티플렉서(synchronous multiplexer)는 테스트모드 제어신호가 비활성상태이면 내부 클럭신호가 비활성 클럭신호레벨에서 시작되도록 한다. 또한, 정상적인 시스템 클럭킹이 제 1 위상과 같은 클럭신호의 특정위상에서 시작되도록 한다.
본 발명의 일실시예에 있어서, 제 1 제어신호에 응답하여 제 1 입력클럭신호와 제 2 입력클럭신호를 제 1 출력클럭신호로 멀티플렉싱하는 장치는, 상기 제 1 제어신호가 제 1 논리값으로 세트되면 상기 제 1 입력클럭신호를 따르고 그렇지 않으면 비활성 클럭신호레벨로 세트되는 제 1 중간신호를 생성하는 제 1 블로킹회로와; 제 2 제어신호가 제 2 논리값으로 세트되면 상기 제 2 입력클럭신호를 상기 제 1 출력클럭신호로 연결하고, 그렇지 않으면 상기 제 1 중간신호를 상기 제 1 출력클럭신호로 연결하는 제 1 선택회로; 및 상기 제 2 입력클럭신호와 관련된 소정의 제 1 시간에 상기 제 2 논리값으로 세트되는 상기 제 2 제어신호를 생성하는 제어회로를 포함한다.
상기 멀티플렉싱장치가 상기 제 1 제어신호에 응답하여 제 3 입력클럭신호와 제 4 입력클럭신호를 제 2 출력클럭신호로 멀티플럭싱하기 위해 상기 제 1 제어신호가 제 1 논리값으로 세트되면 상기 제 3 입력클럭신호를 따르고 그렇지 않으면 비활성 클럭신호레벨로 세트되는 제 2 중간신호를 생성하는 제 2 블로킹회로와; 상기 제 2 제어신호가 제 2 논리값으로 세트되면 상기 제 4 입력클럭신호를 상기 제 2 출력클럭신호로 연결하고, 그렇지 않으면 상기 제 2 중간신호를 상기 제 2 출력클럭신호로 연결하는 제 2 선택회로를 더 포함할 수도 있다.
본 발명의 다른 실시예에 있어서, 제 1 제어신호에 응답하여 한쌍의 제 1 클럭신호들(제 1 및 제 2 입력클럭신호들)과 한쌍의 제 2 클럭신호(제 3 및 제 4 입력클럭신호들)를 한쌍의 출력클럭신호(제 1 및 제 2 출력클럭신호들)로 동시에 멀티플렉싱하는 장치는 상기 제 1 제어신호가 제 1 논리값으로 세트되면 상기 제 1 입력클럭신호를 상기 제 1 출력클럭신호로 연결하고, 상기 제 1 제어신호가 상기 제 1 논리값으로부터 천이되면 상기 제 1 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 상기 제 3 입력클럭신호를 제 1 제어신호가 상기 제 1 논리값으로부터 천이된 후 발생하는 상기 제 3 입력클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 1 출력클럭신호로 연결하는 제 1 수단과; 상기 제 1 제어신호가 상기 제 1 논리값으로 세트되면 상기 제 2 입력클럭신호를 상기 제 2 출력클럭신호로 연결하고, 상기 제 1 제어신호가 상기 제 1 논리값으로부터 천이되면 상기 제 2 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 상기 제 4 입력클럭신호를 상기 제 1 제어신호가 상기 제 1 논리값으로부터 천이된 후 발생하는 상기 제 3 입력클럭신호의 상기 제 1 전클럭펄스와 함께 시작되는 상기 제 2 출력클럭신호로 연결하는 제 2 수단을 포함한다.
본 발명의 또 다른 실시예에 있어서, 테스트모드 제어신호에 응답하여 한쌍의 테스트클럭신호와 한쌍의 시스템클럭신호를 한쌍의 출력클럭신호로 멀티플렉싱하는 장치는 상기 테스트모드 제어신호가 활성상태이면 제 1 테스트클럭신호를 제 1 출력클럭신호로 연결하고, 상기 테스트모드 제어신호가 비활성상태로 천이되면 상기 제 1 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 제 1 시스템클럭신호를 상기 테스트모드 제어신호가 상기 비활성상태로 천이된 후 발생되는 상기 제 1 시스템클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 1 출력클럭신호로 연결하는 제 1 수단과; 상기 테스트모드 제어신호가 활성상태이면 제 2 테스트클럭신호를 제 2 출력클럭신호로 연결하고, 상기 테스트모드 제어신호가 비활성상태로 천이되면 상기 제 2 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 상기 제 2 시스템클럭신호를 상기 제 1 시스템클럭신호의 상기 제 1 전클럭펄스 다음에 발생되는 상기 제 2 시스템클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 2 출력클럭신호로 연결하는 제 2 수단을 포함한다.
본 발명의 또 다른 실시예 있어서, 제 1 입력클럭신호와 제 2 입력클럭신호를 제 1 출력클럭신호로 멀티플렉싱하는 방법은 제 1 제어신호가 활성상태일때 상기 제 1 입력클럭신호를 제 1 출력클럭신호로 연결하는 단계와; 상기 제 1 제어신호가 비활성상태로 천이되면 상기 제 1 출력클럭신호가 비활성 클럭신호레벨로 되도록 하는 단계; 및 상기 제 2 입력클럭신호를 상기 제 1 제어신호가 비활성상태로 천이된 후 발생하는 상기 제 2 입력클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 1 출력클럭신호로 연결하는 단계를 포함한다.
도 1 은 종래의 50%의 듀티주기를 갖는 사각파를 나타낸 도면.
도 2A 는 종래 기술에 있어서의 2개의 오버랩되지 않는 클럭신호들(Φ1,Φ2)을 나타낸 도면.
도 2B 는 도 2A 의 오버랩되지 않는 클럭신호들(Φ1,Φ1)에 대한 3개의 가능한 상태를 나타낸 도면.
도 3 은 본 발명이 동작하는 환경을 도시한 블럭도.
도 4 는 본 발명의 일실시예에 따른 동기멀티플렉서의 구성도.
도 5 는 도 4 의 동기멀티플렉서의 동작 타이밍도.
이하, 첨부한 도면을 참조로 하여 본 발명의 바람직한 실시예를 상술하며, 도면전체를 통하여 동일한 부분에는 동일한 도면부호를 사용하기로 한다.
도 3 은 본 발명에 따른 바람직한 실시예의 하이레벨 블럭도이다. 디지털시스템(300)은 제조/테스팅단계에 있거나 사용자 환경내에 있는 집적회로, 컴퓨터시스템 또는 다른 디지털시스템일 수 있다. 도시된 바와 같이 디지털시스템(300)은 클럭라인(320)을 통해 2위상의 오버랩되지 않는(non-overlappling) 클럭발생기(302)로 전송되는 외부클럭신호(EXTCLK)를 포함한다. 상기 클럭발생기(302)는 각각 클럭라인들(322, 324)을 통해 동기멀티플렉서(304)로 전송되는 한쌍의 오버랩되지 않는 시스템 클럭신호들(SYSCLK1,SYSCLK2)을 생성한다. 한쌍의 외부적으로 제공되는 오버랩되지 않는 테스트 클럭신호들(TCLK1,TCLK2)은 각각 클럭라인들(312,314)을 통해 동기멀티플렉서(304)로 전송된다. 테스트모드 신호(TESTMODE)는 제어라인(310)을 통해 동기멀티플렉서(304)로 전송된다.
본 발명의 바람직한 실시예에 있어서, 시스템 클럭신호들(SYSCLK1,SYSCLK2)과 테스트 클럭신호들(TCLK1,TCLK2)은 도 2 에 나타낸 신호와 유사하다. 동기멀티플렉서(304)는 상기 2개의 시스템 클럭신호들(SYSCLK1,SYSCLK2), 또는 2개의 테스트 클럭신호들(TCLK1,TCLK2)을 2개의 출력 클럭신호들(OUTCLK1,OUTCLK2)로 각각 연결한다. 테스트모드 제어신호(TESTMODE)가 활성상태가 되면(활성화 논리레벨로 되면), 시스템 클럭신호들(SYSCLK1, SYSCLK2)은 각각 출력 클럭신호들(OUTCLK1, OUTCLK2)로 전송된다. 반대로, 테스트모드 제어신호(TESTMODE)가 비활성상태가 되면(비활성 논리레벨로 되면), 테스트 클럭신호들(TCLK1,TCLK2)이 각각 출력 클럭신호들(OUTCLK1,OUTCLK2)로 전송된다. 하나의 논리상태에서 다른 논리상태로 테스트모드 제어신호가 천이되는 동안과 천이된 바로 직후의 동기멀티플렉서(304)의 특정 동작을 도 4 를 참조하여 보다 상세히 설명한다.
동기멀티플렉서(304)를 도 4 에 보다 상세하게 도시하였다. 논리블럭(402)은 2개의 멀티플렉서(410,414)와 지연회로(412)를 구비하고 있다. 클럭라인(312)상으로 전송되는 테스트 클럭신호(TCLK1)는 멀티플렉서(410)의 제 1 입력단으로 연결되고, 본 실시예의 경우에는 논리0인 비활성 클럭신호레벨이 라인(416)을 통해 멀티플렉서(410)의 제 2 입력단으로 연결된다. 멀티플렉서(410)의 출력은 신호라인(417)을 통해 멀티플렉서(414)의 제 1 입력단으로 전달되는 중간신호이다. 클럭라인(322)을 통해 전달되는 시스템 클럭신호(SYSCLK1)는 지연회로(412)로 연결되며, 지연회로(412)의 출력부(라인418)는 멀티플렉서(414)의 제 2 입력단으로 연결된다. 멀티플렉서(414)의 출력부는 라인(332)을 통해 출력 클럭신호(OUTCLK1)로 연결된다.
논리블럭(404)은 2개의 멀티플렉서(420,424)와 지연회로(422)를 구비한다. 클럭라인(314)을 통해 전달되는 테스트 클럭신호(TCLK2)는 멀티플렉서(420)의 제 1 입력단으로 연결되고, 본 실시예의 경우에는 논리0인 비활성 클럭신호레벨이 라인(426)을 통해 멀티플렉서(420)의 제 2 입력단으로 전송된다. 멀티플렉서(420)의 출력은 신호라인(427)을 통해 멀티플렉서(424)의 제 1 입력단으로 연결되는 중간신호이다. 클럭라인(324)을 통해 전송되는 시스템 클럭신호(SYSCLK2)는 지연회로(422)로 연결되며, 지연회로(422)의 출력부(라인428)는 멀티플렉서(424)의 제 2 입력단으로 연결된다. 멀티플렉서(424)의 출력은 라인(334)을 통해 출력 클럭신호(OUTCLK2)로 연결된다.
D플립플롭(430)은 D입력단으로 제어라인(310)을 통해 전달되는 테스트모드 제어신호(TESTMODE)를 입력받는다. 테스트모드 제어신호(TESTMODE)는 멀티플렉서(410,420)의 제어입력단으로 연결된다. D플립플롭(430)은 또한 클럭입력단으로 시스템 클럭신호(SYSCLK1)를 입력받고, 신호라인(432)을 통해 멀티플렉서(414,424)의 제어입력단으로 전달되는 제 2 제어신호(TM2)를 Q출력단에서 생성한다. 제 2 제어신호(TM2)는 테스트모드 제어신호(TESTMODE)의 지연된 신호이다.
도 4 에 도시된 본 발명의 일실시예에 의한 동기멀티플렉서의 동작은 도 5 에 도시한 타이밍도를 참조함으로써 보다 쉽게 이해될 수 있다. 우선, 테스트모드 제어신호(TESTMODE)가 로우(low)(즉, 비활성상태)이면, 동기멀티플렉서(304)가 시스템 클럭신호(SYSCLK1,SYSCLK2)를 출력 클럭신호(OUTCLK1,OUTCLK2)로 각각 연결한다. 도 5 의 구간들(506,508)에 도시된 바와 같이 출력 클럭신호들(OUTCLK1, OUTCLK2)은 시스템 클럭신호들(SYSCLK1,SYSCLK2)을 따른다(명확성을 위해 멀티플렉서(410,414,420,424)를 통한 전달지연(propagation delay)은 도 5 에 도시안됨). 테스트모드 제어신호(TESTMODE)가 구간(508)의 앞부분에서 하이(high)레벨(즉, 논리1)로 천이되면, 라인(417)상으로 전달되는 제 1 중간신호(도 5 에는 도시안됨)가 테스트 클럭신호(TCLK1)을 따르기 시작하고, 라인(427)상으로 전달되는 제 2 중간신호(도 5 에는 도시안됨)가 테스트 클럭신호(TCLK2)를 따르기 시작한다. 그러나, 제어신호(TM2)가 여전히 로우상태이므로 멀티플렉서(414,424)는 (각각의 중간신호들보다) 지연된 시스템 클럭신호(SYSCLK1)와 지연된 시스템 클럭신호(SYSCLK2)를 각각의 출력신호들(OUTCLK1,OUTCLK2)로 연결하는 상태에 있게 된다.
테스트모드 제어신호(TESTMODE)가 활성화된 후 시스템 클럭신호(SYSCLK1)의 제 1 상승엣지가 도착되면, 제어신호(TM2)는 플립플롭(430)에 의해 하이상태로 된다. 이에 따라 멀티플렉서(414,424)는 라인(417,427)상으로 전달되는 각각의 중간신호들을 각각의 출력 클럭신호들(OUTCLK1,OUTCLK2)로 연결시킨다. 그런 다음, 출력신호들(OUTCLK1,OUTCLK2)은 구간(510)에 도시된 바와 같이 테스트모드 제어신호(TESTMODE)가 활성상태로 있는 동안 테스트 클럭신호(TCLK1,TCLK2)를 따른다.
테스트모드 제어신호(TESTMODE)가 비활성상태가 되면 (구간(512)의 끝부분에 나타난 바와 같이) 멀티플렉서(410,420)는 즉시(즉, 비동기적으로) 비활성 클럭신호레벨(예컨대, 접지전위)을 각각의 출력으로 연결하며, 이에 따라 출력 클럭신호들(OUTCLK1,OUTCLK2)은 각각의 멀티플렉서(414,424)에 의해 접지전위가 된다. 이 접지전위는 비활성 클럭신호레벨을 나타낸다. 멀티플렉서(410,420)는 테스트 클럭신호들이 출력 클럭신호들(OUTCLK1,OUTCLK2)에 도달하지 못하도록 하는 블로킹회로로서 동작한다. 시스템 클럭신호(SYSCLK1)의 제 1 전클럭펄스(full clock pulse)가 시작되면(시간512로 나타냄), 구간(514)에 도시된 바와 같이 플립플롭(430)은 제어신호(TM2)를 비활성화시키고, 멀티플렉서(414,424)는 지연된 시스템 클럭신호(SYSCLK1)와 지연된 시스템 클럭신호(SYSCLK2)를 각각의 출력 클럭신호들(OUTCLK1,OUTCLK2)로 연결한다.
지연회로(412)는 플립플롭(430)에 의한 클럭 투 Q전달지연(clock-to-Q propagation delay)을 보상하기 위해 제공된다. 상기 지연은 시스템 클럭신호(SYSCLK1)에서 플립플롭(430)에 의해 전달되는 제어신호(TM2)간에 측정되는 것이다. 결과적으로, 멀티플렉서(414)는 시스템클럭신호(SYSCLK1)의 제 1 전클럭펄스의 상승엣지 바로전에 지연된 시스템 클럭신호(SYSCLK1)가 라인(418)상에 도착하도록 하게 한다. 예를 들면, 시간(512)에서 지연회로(412)는 충분한 지연을 제공함으로써 멀티플렉서(414)가 제시간내에 입력을 스위칭하여 시스템 클럭신호(SYSCLK1)의 제 1 전클럭펄스가 출력 클럭신호(OUTCLK1)로 연결되게 된다(이것은 테스트모드 제어신호(TESTMODE)가 비활성상태로 천이된 후에 일어한다). 이러한 보상없이는 출력 클럭신호(OUTCLK1)의 제 1 클럭펄스가 이어지는 클럭펄스보다 좁아지게 되어 멀티플렉서(414)를 통해 통상적으로 연결되는 전폭(full-width) 클럭펄스와 비교할때, 회로의 오동작이 일어날 확률이 높아진다.
지연회로(422)는 지연회로(412)에서 발생되는 지연을 조정하기 위해 제공되어 시스템 클럭신호들(SYSCLK1,SYSCLK2)간의 클럭스큐를 맞춘다. 지연회로(412,422)는 여러가지 다양한 게이트 지연회로로 구성될 수 있으며, 플립플롭(430)에 의한 클럭 투 Q전달지연에 맞도록(또는 초과하도록) 설계하는 것이 바람직하다.
동기멀티플렉서(304)의 동작을 설명하기 위해, 도 5 의 타이밍도는 출력 클럭신호(OUTCLK2)상에 짧거나 좁은 클럭펄스(516)를 포함한다. 이는 테스트모드 제어신호(TESTMODE)가 비활성상태가 되면 비활성 클럭신호레벨이 되도록 하는 비동기적인 성질로부터 초래되는 것이다. 그러나, 바람직한 동작모드에 있어서, 테스트 클럭신호(TCLK1,TCLK2)는 테스트모드 제어신호(TESTMODE)와 통합됨으로써 (세신호가 모두 예컨대 외부 테스트장비에 의해 생성되므로) 테스트 클럭신호들(TCLK1,TCLK2)은 테스트모드 제어신호(TESTMODE)가 비활성상태일때 비활성 클럭신호레벨로 이미 되어 있게 된다. 예를 들면, 테스트모드 제어신호(TESTMODE)가 시간(504)에서 비활성상태가 되면, 테스트 클럭신호(TCLK1,TCLK2)는 이미 논리0레벨에 있게 되고, 멀티플렉서(410,420)가 인에이블되어 접지레벨(멀티플렉서(414,424)를 이용한)을 출력 클럭신호(OUTCLK1,OUTCLK2)로 연결할때 좁은 클럭펄스가 출력 클럭신호(OUTCLK1) 또는 출력 클럭신호(OUTCLK2)상에 나타나지 않게 된다.
또한, 바람직한 동작모드에 있어서, 테스트 클럭신호(TCLK1,TCLK2)는 활성화된 테스트모드 제어신호(TESTMODE)와 통합됨으로써 테스트모드 제어신호가 활성화되면 테스트 클럭신호(TCLK1,TCLK2)는 비활성클럭신호레벨로 안정화되어, 어느 정도 유지되고(즉, 시스템 클럭신호(SYSCLK1)의 1,2 클럭펄스동안) 그뒤에 테스트 클럭신호(TCLK1)의 초기 클럭펄스가 오고, 그뒤에 테스트 클럭신호(TCLK2)의 클럭펄스가 오게 된다(도 5 에 도시된 것과 반대로). 이런 식으로 적절한 회로동작이 테스트클럭신호(TCLK2)전의 테스트클럭신호(TCLK1)의 펄싱(pulsing)에 의해, 그리고 시스템 클럭신호(SYSCLK2)전의 시스템 클럭신호(SYSCLK1)의 펄싱에 의해 유지된다. (정상적인 시스템동작으로 되돌아갈때) 외부적으로 제공되는 테스트모드 제어신호(TESTMODE)에 비해 내부적으로 생성되는 시스템 클럭신호들(SYSCLK1,SYSCLK2)이 속도가 빠르고 자유롭기 때문에 동기멀티플렉서(304)는 테스트모드 동작을 종료할때 출력 클럭신호들(OUTCLK1,OUTCLK2)이 모두 비활성 클럭신호레벨로부터 시작되고 제 1 클럭펄스가 출력 클럭신호(OUTCLK1)(시스템 클럭신호(SYSCLK1)를 따르는)상에서 발생하도록 하는 제어된 클럭킹 신호를 제공한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 예를 들면, 공지된 여러가지 다양한 회로들이 멀티플렉서(410,414, 420,424)를 형성하기 위해 사용될 수 있다. 다양한 신호들의 극성은 자유롭게 보완될 수 있다. 예를 들면, 활성화 로우 클럭펄스(즉, 논리1인 비활성 클럭신호 레벨)는 플립플롭(430)의 반전 클럭입력을 이용하여 논리1레벨(즉, VDD전압)을 노드(416,426)로 전달함으로써 제공될 수 있다. 2위상이외의 갯수의 클럭위상이 제공될 수도 있다. 또한, 클럭신호들은 꼭 오버랩되지 않을 필요가 없다. 멀티플렉서(410,420)외에 입력신호가 제 1 논리상태로 되면 클럭신호를 선택적으로 통과시키고, 다른 논리상태로 되면 출력신호를 접지시키는 단순한 NAND 또는 NOR논리게이트가 다른 형태의 블로킹회로로 사용될 수 있다. D플립플롭이외의 다른 형태의 플립플롭이 TM2제어신호를 제공하기 위해 용이하게 구성될 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
본 발명에 의하면, 집적회로내의 클럭신호가 테스트 클럭신호로부터 시스템 클럭신호로 전송될때 어떠한 클럭이 잘못되거나 클럭들이 좁아짐에 따라 발생할 수 있는 집적회로가 제대로 작동하지 않는 문제를 동기 멀티플렉서를 이용하여 클럭신호를 동기전송시킴으로써 해결할 수 있게 된다.

Claims (36)

  1. 제 1 제어신호에 응답하여 제 1 입력클럭신호와 제 2 입력클럭신호를 제 1 출력클럭신호로 멀티플렉싱하는 장치에 있어서,
    상기 제 1 제어신호가 제 1 논리값으로 세트되면 상기 제 1 입력클럭신호를 따르고 그렇지 않으면 비활성 클럭신호레벨로 세트되는 제 1 중간신호를 생성하는 제 1 블로킹회로와;
    제 2 제어신호가 제 2 논리값으로 세트되면 상기 제 2 입력클럭신호를 상기 제 1 출력클럭신호로 연결하고, 그렇지 않으면 상기 제 1 중간신호를 상기 제 1 출력클럭신호로 연결하는 제 1 선택회로; 및
    상기 제 2 입력클럭신호와 관련된 소정의 제 1 시간에 상기 제 2 논리값으로 세트되는 상기 제 2 제어신호를 생성하는 제어회로를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  2. 제 1 항에 있어서,
    상기 제 1 제어신호에 응답하여 제 3 입력클럭신호와 제 4 입력클럭신호를 제 2 출력클럭신호로 멀티플럭싱하기 위해 상기 제 1 제어신호가 제 1 논리값으로 세트되면 상기 제 3 입력클럭신호를 따르고 그렇지 않으면 비활성 클럭신호레벨로 세트되는 제 2 중간신호를 생성하는 제 2 블로킹회로와;
    상기 제 2 제어신호가 제 2 논리값으로 세트되면 상기 제 4 입력클럭신호를 상기 제 2 출력클럭신호로 연결하고, 그렇지 않으면 상기 제 2 중간신호를 상기 제 2 출력클럭신호로 연결하는 제 2 선택회로를 더 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  3. 제 1 항에 있어서,
    상기 제 2 입력클럭신호와 관련된 소정의 제 1 시간이 상기 제 1 제어신호가 제 2 논리값으로부터 천이된후 나타나는 상기 제 2 입력클럭신호의 제 1 전클럭펄스가 시작되는 시간을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  4. 제 3 항에 있어서,
    상기 제 2 제어신호가 상기 제 2 입력클럭신호와 관련된 소정의 제 2 시간에 상기 제 2 논리값과 반대의 논리값으로 세트되는 것을 특징으로 하는 멀티플렉싱 장치.
  5. 제 4 항에 있어서,
    상기 제 2 입력클럭신호와 관련된 상기 소정의 제 2 시간이 상기 제 1 제어신호가 제 1 논리값으로 천이된후 나타나는 상기 제 2 입력클럭신호의 제 1 전클럭펄스가 시작되는 시간을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  6. 제 1 항에 있어서,
    상기 제 1 블로킹회로가 상기 비활성 클럭신호레벨이 인가되는 제 1 입력단과, 상기 제 1 입력클럭신호가 인가되는 제 2 입력단, 상기 제 1 제어신호가 인가되는 제어단, 및 상기 제 1 중간신호를 연결하는 출력단을 구비한 제 1 멀티플렉서를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  7. 제 1 항에 있어서,
    상기 제 1 선택회로가 상기 제 2 입력클럭신호가 인가되는 제 1 입력단과, 상기 제 1 중간신호가 인가되는 제 2 입력단, 상기 제 2 제어신호가 인가되는 제어단, 및 상기 제 1 출력클럭신호를 연결하는 출력단을 구비한 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  8. 제 7 항에 있어서,
    상기 제 1 선택회로가 상기 제 2 멀티플렉서에 연결되는 제 2 입력클럭신호를 지연시키는 지연회로를 더 포함하는바, 상기 지연회로는 상기 제 2 입력클럭신호가 인가되는 제 1 입력단과, 상기 제 2 멀티플렉서의 제 1 입력단에 연결되는 출력단을 구비한 것을 특징으로 하는 멀티플렉싱 장치.
  9. 제 1 항에 있어서,
    상기 제어회로가 상기 제 1 제어신호와 제 2 입력클럭신호에 응답하여 상기 제 2 제어신호를 생성하는 플립플롭을 포함하는바, 상기 플립플롭은 상기 제 1 제어신호가 인가되는 제 1 입력단과, 상기 제 2 입력클럭신호가 인가되는 클럭입력단, 및 상기 제 2 제어신호를 연결하는 출력단을 구비한 것을 특징으로 하는 멀티플렉싱 장치.
  10. 제 9 항에 있어서,
    상기 플립플롭이 D플립플롭을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  11. 제 2 항에 있어서,
    상기 제 2 및 제 4 입력클럭신호가 한쌍의 오버랩되지 않는 클럭신호를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 3 입력신호가 한쌍의 오버랩되지 않는 클럭신호를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  13. 제 12 항에 있어서,
    상기 비활성 클럭신호레벨이 논리0레벨을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  14. 제 2 항에 있어서,
    상기 제 2 입력클럭신호와 관련된 소정의 제 1 시간이 상기 제 1 제어신호가 제 2 논리값으로부터 천이된후 나타나는 상기 제 2 입력클럭신호의 제 1 전클럭펄스가 시작되는 시간을 포함하고, 상기 제 2 제어신호가 상기 제 2 입력클럭신호와 관련된 소정의 제 2 시간에 상기 제 2 논리값과 반대의 논리값으로 세트되며, 상기 제 2 입력클럭신호와 관련된 상기 소정의 제 2 시간이 상기 제 1 제어신호가 제 1 논리값으로 천이된후 나타나는 상기 제 2 입력클럭신호의 제 1 전클럭펄스가 시작되는 시간을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  15. 제 14 항에 있어서,
    상기 제 1 블로킹회로가 상기 비활성 클럭신호레벨이 인가되는 제 1 입력단과, 상기 제 1 입력클럭신호가 인가되는 제 2 입력단, 상기 제 1 제어신호가 인가되는 제어단, 및 상기 제 1 중간신호를 연결하는 출력단을 구비한 제 1 멀티플렉서를 포함하고,
    상기 제 1 선택회로가 상기 제 2 입력클럭신호가 인가되는 제 1 입력단과, 상기 제 1 중간신호가 인가되는 제 2 입력단, 상기 제 2 제어신호가 인가되는 제어단, 및 상기 제 1 출력클럭신호를 연결하는 출력단을 구비한 제 2 멀티플렉서를 포함하며,
    상기 제 1 선택회로가 상기 제 2 멀티플렉서에 연결되는 제 2 입력클럭신호를 지연시키는 제 1 지연회로를 더 포함하는바, 상기 제 1 지연회로는 상기 제 2 입력클럭신호가 인가되는 제 1 입력단과, 상기 제 2 멀티플렉서의 제 1 입력단에 연결되는 출력단을 구비한 것을 특징으로 하는 멀티플렉싱 장치.
  16. 제 15 항에 있어서,
    상기 제어회로가 상기 제 1 제어신호와 제 2 입력클럭신호에 응답하여 상기 제 2 제어신호를 생성하는 플립플롭을 포함하는바, 상기 플립플롭은 상기 제 1 제어신호가 인가되는 제 1 입력단과, 상기 제 2 입력클럭신호가 인가되는 클럭입력단, 및 상기 제 2 제어신호를 연결하는 출력단을 구비한 것을 특징으로 하는 멀티플렉싱 장치.
  17. 제 15 항에 있어서,
    상기 제 2 블로킹회로가 상기 비활성 클럭신호레벨이 인가되는 제 1 입력단과, 상기 제 3 입력클럭신호가 인가되는 제 2 입력단, 상기 제 1 제어신호가 인가되는 제어단, 및 상기 제 2 중간신호를 연결하는 출력단을 구비한 제 3 멀티플렉서를 포함하고,
    상기 제 2 선택회로가 상기 제 4 입력클럭신호가 인가되는 제 1 입력단과, 상기 제 2 중간신호가 인가되는 제 2 입력단, 상기 제 2 제어신호가 인가되는 제어단, 및 상기 제 2 출력클럭신호를 연결하는 출력단을 구비한 제 4 멀티플렉서를 포함하며,
    상기 제 2 선택회로가 상기 제 4 멀티플렉서에 연결되는 제 4 입력클럭신호를 지연시키는 제 2 지연회로를 더 포함하는바, 상기 제 2 지연회로는 상기 제 4 입력클럭신호가 인가되는 제 1 입력단과, 상기 제 4 멀티플렉서의 제 1 입력단에 연결되는 출력단을 구비한 것을 특징으로 하는 멀티플렉싱 장치.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 3 입력클럭신호가 한쌍의 오버랩되지 않는 테스트 클럭신호를 포함하고,
    상기 제 2 및 제 4 입력클럭신호가 한쌍의 오버랩되지 않는 시스템 클럭신호를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  19. 제 1 제어신호에 응답하여 제 1 및 제 2 입력클럭신호로 이루어진 한쌍의 제 1 클럭신호들과 제 3 및 제 4 입력클럭신호들로 이루어진 한쌍의 제 2 클럭신호를 제 1 및 제 2 출력클럭신호들로 이루어진 한쌍의 출력클럭신호로 동시에 멀티플렉싱하는 장치에 있어서,
    상기 제 1 제어신호가 제 1 논리값으로 세트되면 상기 제 1 입력클럭신호를 상기 제 1 출력클럭신호로 연결하고, 상기 제 1 제어신호가 상기 제 1 논리값으로부터 천이되면 상기 제 1 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 상기 제 3 입력클럭신호를 제 1 제어신호가 상기 제 1 논리값으로부터 천이된 후 발생하는 상기 제 3 입력클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 1 출력클럭신호로 연결하는 제 1 수단과;
    상기 제 1 제어신호가 상기 제 1 논리값으로 세트되면 상기 제 2 입력클럭신호를 상기 제 2 출력클럭신호로 연결하고, 상기 제 1 제어신호가 상기 제 1 논리값으로부터 천이되면 상기 제 2 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 상기 제 4 입력클럭신호를 상기 제 1 제어신호가 상기 제 1 논리값으로부터 천이된 후 발생하는 상기 제 3 입력클럭신호의 상기 제 1 전클럭펄스와 함께 시작되는 상기 제 2 출력클럭신호로 연결하는 제 2 수단을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  20. 제 19 항에 있어서,
    상기 제 1 수단이,
    상기 제 1 제어신호에 응답하여 상기 제 1 입력클럭신호와 비활성 클럭신호레벨중에서 선택된 하나의 신호를 출력부에서 발생시키는 제 1 선택수단과;
    제 2 제어신호로서 제공되는 상기 제 1 제어신호의 동기적 지연신호에 응답하여 상기 제 3 입력클럭신호와 상기 제 1 선택수단으로부터의 출력신호중에서 한 신호를 선택하는 제 2 선택수단을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  21. 제 20 항에 있어서,
    상기 제 1 선택수단이,
    상기 비활성 클럭신호레벨이 인가되는 제 1 입력단과, 상기 제 1 입력클럭신호가 인가되는 제 2 입력단, 상기 제 1 제어신호가 인가되는 제어단, 및 상기 제 1 선택수단의 출력신호를 연결하는 출력단을 구비한 제 1 멀티플렉서를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  22. 테스트모드 제어신호에 응답하여 한쌍의 테스트클럭신호와 한쌍의 시스템클럭신호를 한쌍의 출력클럭신호로 멀티플렉싱하는 장치에 있어서,
    상기 테스트모드 제어신호가 활성상태이면 제 1 테스트클럭신호를 제 1 출력클럭신호로 연결하고, 상기 테스트모드 제어신호가 비활성상태로 천이되면 상기 제 1 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 제 1 시스템클럭신호를 상기 테스트모드 제어신호가 상기 비활성상태로 천이된 후 발생되는 상기 제 1 시스템클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 1 출력클럭신호로 연결하는 제 1 수단과;
    상기 테스트모드 제어신호가 활성상태이면 제 2 테스트클럭신호를 제 2 출력클럭신호로 연결하고, 상기 테스트모드 제어신호가 비활성상태로 천이되면 상기 제 2 출력클럭신호가 비활성 클럭신호레벨이 되도록 하며, 상기 제 2 시스템클럭신호를 상기 제 1 시스템클럭신호의 상기 제 1 전클럭펄스 다음에 발생되는 상기 제 2 시스템클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 2 출력클럭신호로 연결하는 제 2 수단을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  23. 제 22 항에 있어서,
    상기 제 1 수단이,
    상기 테스트모드 제어신호에 응답하여 상기 제 1 테스트클럭신호와 비활성 클럭신호레벨중에서 선택된 하나의 신호를 출력부에서 발생시키는 제 1 선택수단과;
    제 2 제어신호로서 제공되는 상기 테스트모드 제어신호의 동기적 지연신호에 응답하여 상기 제 1 시스템클럭신호와 상기 제 1 선택수단으로부터의 출력신호중에서 한 신호를 선택하는 제 2 선택수단을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  24. 제 23 항에 있어서,
    상기 제 1 선택수단이,
    상기 비활성 클럭신호레벨이 인가되는 제 1 입력단과, 상기 제 1 테스트클럭신호가 인가되는 제 2 입력단, 상기 테스트모드 제어신호가 인가되는 제어단, 및 상기 제 1 선택수단의 출력신호를 연결하는 출력단을 구비한 제 1 멀티플렉서를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  25. 제 24 항에 있어서,
    상기 제 2 선택수단이,
    상기 제 2 테스트클럭신호가 인가되는 제 1 입력단과, 상기 제 1 멀티플렉서의 출력에 연결되는 제 2 입력단, 상기 제 2 제어신호가 인가되는 제어단, 및 상기 제 1 출력클럭신호를 연결하는 출력단을 구비한 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  26. 제 25 항에 있어서,
    상기 제 2 수단이,
    상기 테스트모드 제어신호와 제 1 시스템클럭신호에 응답하여 상기 제 2 제어신호를 생성하는 플립플롭을 더 포함하는바, 상기 플립플롭은 상기 테스트모드 제어신호가 인가되는 제 1 입력단과, 상기 제 1 시스템클럭신호가 인가되는 클럭입력단, 및 상기 제 2 제어신호를 연결하는 출력단을 구비한 것을 특징으로 하는 멀티플렉싱 장치.
  27. 제 26 항에 있어서,
    상기 제 2 선택수단이,
    상기 제 2 멀티플렉서에 연결된 상기 제 1 시스템클럭신호를 지연시키는 지연회로를 더 포함하는바, 상기 지연회로는 상기 제 1 시스템클럭신호가 인가되는 제 1 입력단과, 상기 제 2 멀티플렉서의 제 1 입력단에 연결된 출력단을 구비한 것을 특징으로 하는 멀티플렉싱 장치.
  28. 제 26 항에 있어서,
    상기 플립플롭이 D플립플롭을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  29. 제 22 항에 있어서,
    상기 제 1 및 제 2 시스템클럭신호가 오버랩되지 않는 클럭신호들을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  30. 제 29 항에 있어서,
    상기 제 1 및 제 2 테스트클럭신호가 오버랩되지 않는 클럭신호들을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  31. 제 30 항에 있어서,
    상기 비활성 클럭신호레벨이 논리0레벨을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  32. 제 31 항에 있어서,
    상기 비활성상태가 논리0레벨을 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  33. 제 1 입력클럭신호와 제 2 입력클럭신호를 제 1 출력클럭신호로 멀티플렉싱하는 방법에 있어서,
    제 1 제어신호가 활성상태일때 상기 제 1 입력클럭신호를 제 1 출력클럭신호로 연결하는 단계와;
    상기 제 1 제어신호가 비활성상태로 천이되면 상기 제 1 출력클럭신호가 비활성 클럭신호레벨로 되도록 하는 단계; 및
    상기 제 2 입력클럭신호를 상기 제 1 제어신호가 비활성상태로 천이된 후 발생하는 상기 제 2 입력클럭신호의 제 1 전클럭펄스와 함께 시작되는 상기 제 1 출력클럭신호로 연결하는 단계를 포함하는 멀티플렉싱 방법.
  34. 제 33 항에 있어서,
    제 3 입력클럭신호와 제 4 입력클럭신호를 제 2 출력클럭신호로 멀티플럭싱하기 위해 상기 제 1 제어신호가 활성상태일때 상기 제 3 입력클럭신호를 제 2 출력클럭신호로 연결하는 단계와;
    상기 제 1 제어신호가 비활성상태로 천이되면 상기 제 2 출력클럭신호가 비활성 클럭신호레벨로 되도록 하는 단계; 및
    상기 제 4 입력클럭신호를 상기 제 1 제어신호가 비활성상태로 천이된 후 발생하는 상기 제 2 입력클럭신호의 제 1 전클럭펄스후에 나타나는 상기 제 2 출력클럭신호로 연결하는 단계를 더 포함하는 것을 특징으로 하는 멀티플렉싱 방법.
  35. 제 34 항에 있어서,
    상기 제 1 제어신호가 활성상태로 천이된 후, 상기 제 2 입력클럭신호의 제 1 클럭펄스가 시작되면 상기 제 1 입력클럭신호를 상기 제 1 출력클럭신호로 연결하는 단계를 더 포함하는 멀티플렉싱 방법.
  36. 제 35 항의 멀티플렉싱 방법을 수행하기 위한 집적회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2321051C (en) * 1997-07-09 2003-11-25 Usar Systems Inc. Clock stretcher and level shifter with small component count and low power consumption
US6111446A (en) 1998-03-20 2000-08-29 Micron Technology, Inc. Integrated circuit data latch driver circuit
US6094727A (en) 1998-06-23 2000-07-25 Micron Technology, Inc. Method and apparatus for controlling the data rate of a clocking circuit
KR100689724B1 (ko) * 2000-01-28 2007-03-09 후지쯔 가부시끼가이샤 핫 플러그에 대응한 클록 전환 회로
TW529247B (en) * 2001-09-06 2003-04-21 Via Tech Inc Digital wave generation device and method
US6693477B2 (en) * 2001-10-22 2004-02-17 Research In Motion Limited Clock circuit for a microprocessor
US7190754B1 (en) 2001-12-24 2007-03-13 Rambus Inc. Transceiver with selectable data rate
US7038506B2 (en) * 2004-03-23 2006-05-02 Stmicroelectronics Pvt. Ltd. Automatic selection of an on-chip ancillary internal clock generator upon resetting a digital system
EP1584939B1 (en) * 2004-04-07 2013-02-13 STMicroelectronics (Research & Development) Limited An integrated circuit with boundary scan test circuitry
KR100812225B1 (ko) * 2005-12-07 2008-03-13 한국전자통신연구원 멀티프로세서 ＳｏＣ 플랫폼에 적합한 크로스바 스위치구조
KR100728986B1 (ko) * 2006-06-02 2007-06-15 주식회사 하이닉스반도체 내부 클럭 듀티 체크 회로
US7911239B2 (en) * 2006-06-14 2011-03-22 Qualcomm Incorporated Glitch-free clock signal multiplexer circuit and method of operation
US8975921B1 (en) 2013-12-09 2015-03-10 Freescale Semiconductor, Inc. Synchronous clock multiplexer
US10110232B2 (en) 2015-06-30 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiplexer and latch system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4644568A (en) * 1985-03-28 1987-02-17 At&T Bell Laboratories Timing signal distribution arrangement
US4965524A (en) * 1988-06-09 1990-10-23 National Semiconductor Corp. Glitch free clock select
JP2739964B2 (ja) * 1988-09-28 1998-04-15 株式会社東芝 クロック切替回路
FR2697703B1 (fr) * 1992-10-30 1995-01-13 Sgs Thomson Microelectronics Multiplexeur recevant en entrée une pluralité de signaux identiques mais déphasés.
US5357146A (en) * 1992-12-31 1994-10-18 At&T Bell Laboratories Glitch-free clock multiplexer
US5652536A (en) * 1995-09-25 1997-07-29 Cirrus Logic, Inc. Non-glitch clock switching circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101798910B1 (ko) 2012-02-08 2017-11-17 에스케이하이닉스 주식회사 고속 통신용 멀티플렉서

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