KR100689724B1

KR100689724B1 - 핫 플러그에 대응한 클록 전환 회로

Info

Publication number: KR100689724B1
Application number: KR1020000065196A
Authority: KR
Inventors: 미쯔하시마사토; 시라이요시유키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-01-28
Filing date: 2000-11-03
Publication date: 2007-03-09
Anticipated expiration: 2020-11-03
Also published as: KR20010077915A; US7237053B1; DE10066341B4

Abstract

본 발명은 클록 전환을 해져드의 발생을 수반하지 않고서 행하는 클록 전환 회로를 제공한다.

비동기의 제1 클록과 제2 클록을 핫 플러그 기능을 갖는 인터페이스 케이블(20)의 절단과 접속에 따라서 전환하는 클록 전환 회로(36)에 있어서, 인터페이스 케이블의 절단과 접속에 대응하는 절단 신호(CLKSEL)를 제1 클록에 응답하여 수신하는 제1 플립플롭군(43)과, 제2 클록에 응답하여 수신하는 제2 플립플롭군(45)을 갖는다. 제1 플립플롭군은 인터페이스 케이블이 절단될 때는 단수회의 클록 에지로 최종단의 플립플롭이 제1 선택 신호를 출력하고, 인터페이스 케이블이 접속될 때는 1회의 클록 에지로 최종단의 플립플롭이 제1 비선택 신호를 출력한다. 그리고, 제1 선택 신호에 응답하여 제1 클록이 선택되어 출력되고, 제1 비선택 신호에 응답하여 제1 클록의 출력이 금지된다. 또한, 제2 플립플롭군은 인터페이스 케이블이 접속될 때는 단수회의 클록 에지로 최종단의 플립플롭이 제2 선택 신호를 출력하고, 인터페이스 케이블이 절단될 때는 1회의 클록 에지로 최종단의 플립플롭이 제2 비선택 신호를 출력한다. 제2 선택 신호에 응답하여 제2 클록이 선택되어 출력되고, 제2 비선택 신호에 응답하여 제2 클록의 출력이 금지된다. 제1 및 제2 클록의 주파수의 관계에 따른 만큼, 제1 플립플롭군보다 제2 플립플롭군의 단수가 많은 것을 특징으로 한다.

Description

핫 플러그에 대응한 클록 전환 회로{CLOCK SWITCHING CIRCUIT FOR A HOT PLUG}

도 1은 종래의 클록 전환 회로의 회로도.

도 2는 도 1의 클록 전환 회로의 동작 타이밍도.

도 3은 도 1의 클록 전환 회로의 다른 동작 타이밍도.

도 4는 본 실시 형태예가 적용되는 인터페이스 케이블과 피접속 기기를 나타내는 도면.

도 5는 본 실시 형태예에 있어서의 클록 전환 회로의 회로도.

도 6은 인터페이스 케이블이 접속에서 절단으로 변화되었을 때의 도 5의 동작 타이밍도.

도 7은 인터페이스 케이블이 절단에서 접속으로 변화되었을 때의 도 5의 동작 타이밍도.

도 8은 제2 실시 형태예에 있어서의 클록 전환 회로의 회로도.

도 9는 제2 실시 형태예에 있어서의 인터페이스 케이블과 피접속 기기와의 관계를 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

20 : 인터페이스 케이블

30 : 피접속 기기

33 : 수정 발진기

36 : 클록 전환 회로

38 : PLL 회로

43 : 제1 플립플롭군

44 : 카운터

45 : 제2 플립플롭군

본 발명은 IEEE1394 또는 USB 등의 핫 플러그 기능을 갖는 인터페이스에 대응하여 내부 클록을 전환하는 클록 전환 회로에 관한 것으로서, 특히 전환시의 해져드(hazard) 발생을 방지하여 안정된 클록의 발생을 가능하게 함으로써 내부 회로의 오동작을 방지한 클록 전환 회로에 관한 것이다.

최근의 퍼스널 컴퓨터는 주변 기기와의 접속을 핫 플러그 기능을 갖는 인터페이스로 행한다. 핫 플러그 기능이란, 컴퓨터나 주변 기기를 파워온한 후에 인터페이스의 케이블을 접속하더라도, 그 접속이 활성화되는 기능이다. 예컨대, 퍼스널 컴퓨터를 작동시킨 후에, 그것에 접속되는 피접속 기기에 대하여 이 핫 플러그 기능을 갖는 인터페이스 케이블이 접속되면 피접속 기기와의 접속이 활성화되고, 인터페이스 케이블이 절단되면 피접속 기기와의 접속이 비활성화된다.

이 접속의 활성화에 따라서 피접속 기기의 내부 회로도 활성화되어, 동기 클록에 제어된 소정의 고속 처리가 실행된다. 또한, 케이블이 절단된 후에는 접속이 비활성화되어, 피접속 기기의 내부 회로도 비활성화된다. 단, 그 후의 케이블접속에 대비하여 내부 회로는 최저한의 동작을 계속한다.

전술한 핫 플러그 기능을 갖는 인터페이스인 IEEE1394는 전송 레이트가 400 Mbps로서 고속이며, 화상 데이터의 전송 등에 알맞은 인터페이스이다. 이 인터페이스에 대응하기 위해서, 피접속 기기는 내부에 수정 발진기의 발진 클록을 고속화하는 PLL 회로를 갖는다. 그리고, 피접속 기기가 활성화되어 있는 동안에, 내부 회로는 PLL 회로의 고속 클록에 동기하여 일정한 처리를 실행하고, 피접속 기기가 비활성인 동안에, 내부 회로는 저속의 수정 발진기의 발진 클록에 동기하여 최저한의 동작을 유지하는 것이 요구된다.

이 때문에, 피접속 기기의 내부 회로는 인터페이스 케이블의 접속과 절단에 응답하여, 고속 클록과 저속 클록 사이의 전환을 행할 필요가 있다. 그 경우, 비동기로 위상이 일치하지 않는 2개의 클록을 전환할 필요가 있어, 종래의 일반적인 클록의 전환 회로에서는 전환시의 해져드의 발생을 충분히 방지할 수는 없다.

도 1은 종래의 클록 전환 회로의 회로도이다. 이 클록 전환 회로는 예컨대, 일본국 특허 공개 평6-209309호에 기재되어 있는 바와 같이, 통신 장치 등에 있어서의 비동기의 클록의 전환에 이용된다. 도 1의 전환 회로에 따르면, 수정 발진기의 출력 클록(X'tal)과 PLL 회로의 출력 클록(PLL)이 선택 신호(Select)에 의해 전 환된다. 비동기의 클록 X'tal과 PLL 사이의 전환시에, 오동작의 원인이 되는 해져드의 발생을 방지하기 위해서, 수정 발진 클록(X'tal)측은 플립플롭[F/F(1), F/F(2)]과 AND 게이트(AND1)를 포함하고 클록(X'tal)에 동기하여 전환이 행해지며, PLL측도 플립플롭[F/F(3), F/F(4)]과 AND 게이트(AND2)를 포함하고 클록(PLL)에 동기하여 전환이 행해진다.

도 2는 도 1의 클록 전환 회로의 동작 타이밍도이다. 선택 신호(Select)는 인터페이스 케이블이 절단된 상태에서는 H 레벨, 접속된 상태에서는 L 레벨이 되는 신호이다. 도 2는 인터페이스 케이블이 접속된 상태에서 절단 상태로 변화되고, 또한 접속 상태로 되돌아가는 경우의 동작을 나타낸다.

도 2에 나타내는 바와 같이, 선택 신호(Select)가 L 레벨의 접속 상태에서는 전환 회로의 클록 출력(COUT)은 PLL 회로의 고속 클록(PLL)을 출력한다. 그래서, 케이블이 절단되어 선택 신호(Select)가 H 레벨이 되면, 시간 t1에서 클록(X'tal)의 하강에 응답하여, 플립플롭[F/F(1)]이 선택 신호(Select)의 H 레벨을 수신한다. 그 후, 시간 t2에서 클록(PLL)의 하강에 응답하여, 플립플롭[F/F(3), (4)]이 선택 신호(Select)의 반전 신호(L 레벨)를 수신한다. 이에 따라, AND 게이트(AND2)가 클록(PLL)의 출력을 금지하여, 클록 출력(COUT)은 정지한다. 또한, 시간 t3에서 클록(X'tal)의 하강에 응답하여, 플립플롭[F/F(2)]이 선택 신호(Select)를 전송하고, AND 게이트(AND1)가 클록(X'tal)을 통과시킨다. 그 결과, 클록 출력(COUT)은 수정 발진기의 클록(X'tal)으로 전환된다.

전술한 바와 같이, 선택 신호(Select)의 전환에 응답하여, 무효화되는 클록 의 절단은 1 클록 동작으로 행해지고, 유효화되는 클록의 유효화는 2 클록 동작으로 행해짐으로써, 전환시의 해져드의 발생을 방지한다. 더욱이, 유효화되는 클록은 그 클록의 위상에 동기하여 유효화되기 때문에, 오동작의 원인이 되는 해져드의 발생은 없다.

도 3은 도 1의 클록 전환 회로의 다른 동작 타이밍도이다. 이 경우는 클록(PLL)이 클록(X'tal)과 비교하여 매우 고속인 경우이다. 이 예에서는 클록(PLL)의 주파수가 수정 클록(X'tal)의 주파수의 2배보다 큰 경우이다. 시간 t11에서 선택 신호(Select)의 H 레벨이 플립플롭[F/F(3),(4)]에 수신되어 고속 클록(PLL)의 출력이 금지되고, 시간 t12에서 선택 신호(Select)의 H 레벨이 플립플롭[F/F(1)]에 수신되고, 시간 t13에서의 수정 클록(X'tal)의 하강 에지에서 플립플롭[F/F(1)]의 출력이 다음 단의 플립플롭[F/F(2)]에 수신되고, 게이트(AND1)가 열려 출력 클록(COUT)에 저속의 수정 클록(X'tal)이 출력된다.

인터페이스 케이블이 접속되면, 선택 신호(Select)가 L 레벨이 된다. 이 상태가 시간 t14에서 플립플롭[F/F(3)]에 수신되고, 다음 하강 에지의 시간 t15에서 다음 단의 플립플롭[F/F(4)]에 수신된다. 그러나, 전술한 바와 같이, 수정 클록(X'tal)이 고속 플립플롭(PLL)의 주파수의 1/2 미만이기 때문에, 시간 t15 뒤의 시간 t16에 있어서, 비로소 클록(X'tal)이 하강하고, 플립플롭[F/F(1), (2)]이 L 레벨의 셀렉트 신호를 수신하여, 저속의 수정 클록(X'tal)의 출력이 금지된다. 따라서, 도면에서 둥글게 둘러싸인 전환에서는, 출력 클록(COUT)에 해져드가 발생하는 경우가 있다.

IEEE1394 인터페이스는 400 Mpbs로서 매우 고속이기 때문에, PLL 회로의 클록과 수정 클록 사이의 관계가 도 3같은 상황이 될 가능성이 있다. 그 경우는, 도 1의 종래의 클록 변환 회로에서는 출력 클록(COUT)이 공급되는 후단의 논리 회로에 오동작이 발생할 가능성이 있다.

더욱이, 인터페이스 케이블의 접속에 따라서 저속의 수정 클록에서 고속의 PLL의 클록으로 전환되지만, 전환에 따라서 동작하기 시작하는 PLL 회로가 불안정한 채로 전환하면, 후단의 회로에 불안정한 클록이 공급되어, 오동작의 원인이 된다.

그래서, 본 발명의 목적은 핫 플러그 기능을 갖는 인터페이스 케이블을 절단 또는 접속했을 때에, 비동기로 주파수가 크게 다른 클록을 정상적으로 전환할 수 있는 클록 변환 회로를 제공하는 데에 있다.

더욱이, 본 발명의 다른 목적은 핫 플러그 기능을 갖는 인터페이스 케이블을 접속했을 때에, 동작하기 시작한 PLL 회로의 클록을 안정 상태까지 기다려 정상적으로 전환할 수 있는 클록 전환 회로를 제공하는 데에 있다.

상기한 목적을 달성하기 위해서, 본 발명의 하나의 측면은, 비동기의 제1 클록과 제2 클록을 핫 플러그 기능을 갖는 인터페이스 케이블의 절단과 접속에 따라서 전환하는 클록 전환 회로에 있어서, 인터페이스 케이블의 절단과 접속에 대응하는 인터페이스 절단 신호를 제1 클록에 응답하여 수신하는 제1 플립플롭군과, 제2 클록에 응답하여 수신하는 제2 플립플롭군을 포함한다. 더욱이, 본 발명에서, 제1 플립플롭군은 상기 인터페이스 케이블이 절단될 때는 단수회의 클록 에지로 최종단의 플립플롭이 제1 선택 신호를 출력하고, 상기 인터페이스 케이블이 접속될 때는 1회의 클록 에지로 최종단의 플립플롭이 제1 비선택 신호를 출력한다. 그리고, 상기 제1 선택 신호에 응답하여 제1 클록이 선택되어 출력되고, 상기 제1 비선택 신호에 응답하여 제1 클록의 출력이 금지된다. 또한, 제2 플립플롭군은 상기 인터페이스 케이블이 접속될 때는 단수회의 클록 에지로 최종단의 플립플롭이 제2 선택 신호를 출력하고, 상기 인터페이스 케이블이 절단될 때는 1회의 클록 에지로 최종단의 플립플롭이 제2 비선택 신호를 출력한다. 상기 제2 선택 신호에 응답하여 제2 클록이 선택되어 출력되고, 상기 제2 비선택 신호에 응답하여 제2 클록의 출력이 금지된다. 본 발명에서는 상기 제1 및 제2 클록의 주파수의 관계에 따른 만큼, 제1 플립플롭군보다 제2 플립플롭군의 단수가 많은 것을 특징으로 한다.

전술한 발명에 따르면, 고속의 제2 클록에의 전환은 보다 단수가 많은 제2 플립플롭군을 통해 행해지기 때문에, 종래예와 같은 해져드 발생을 방지할 수 있다.

본 발명의 다른 측면은 인터페이스 케이블이 접속되었을 때는 인터페이스 절단 신호에 응답하여 PLL 회로의 동작을 시작하고, 일정 시간후에 그 인터페이스 절단 신호가 제2 플립플롭군에 수신되는 것을 특징으로 한다. 또, 인터페이스 케이블이 절단되었을 때는 인터페이스 절단 신호에 응답하여 PLL 회로의 동작이 정지되는 것을 특징으로 한다.

본 발명에 따르면, 고속의 제2 클록에의 전환시에, 일정 시간 경과후에 안정 된 PLL 출력 클록을 제2 클록으로서 출력할 수 있다. 또한, 인터페이스 케이블이 절단되면, PLL 회로가 동작 정지되기 때문에, 쓸데없는 전류 소비를 방지할 수 있다.

본 발명의 다른 측면은, 제2 플립플롭군의 단수가 외부로부터의 주파수 설정 신호에 따라서 가변 설정되는 것을 특징으로 한다. 이에 따라, 복수 타입의 인터페이스 케이블에 대응한 클록 전환 회로를 제공할 수 있다.

이하, 도면을 참조하여 본 발명의 실시 형태예를 설명한다. 그러나, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 4는 본 실시 형태예가 적용되는 인터페이스 케이블과 피접속 기기를 나타낸 도면이다. 인터페이스 케이블(20)은 예컨대, IEEE1394 또는 USB 등의 핫 플러그 기능을 갖는 인터페이스이다. 인터페이스 케이블(20)이 접속 또는 절단되는 피접속 기기(30)는 케이블이 접속되는 커넥터(32)를 갖는다. 그리고, 피접속 기기(30) 내에는 인터페이스 케이블(20)로부터 공급되는 데이터 신호를 처리하는 LSI 디바이스(34)가 설치된다.

이 LSI 디바이스(34)는 인터페이스 케이블(20)의 접속과 절단을 나타내는 절단 신호(Select)를 생성하는 풀업 저항(R)을 갖는다. 풀업 저항(R)은 일단이 전원(Vcc)에 접속되고, 타단이 케이블의 1개의 핀에 접속된다. 그것에 대응하는 케이블측의 신호선이 접지(GND)에 접속되어, 인터페이스 케이블(20)이 접속되었을 때는 절단 신호(Select)가 L 레벨이 되고, 인터페이스 케이블(20)이 절단되었을 때는 절단 신호(Select)가 H 레벨이 된다. 이 절단 신호(Select)는 클록 전환 회로(36) 에 공급된다.

피접속 기기(30) 내에는 저속의 수정 클록(제1 클록)(X'tal)을 생성하는 수정 발진기(33)가 설치되고, 그 제1 클록(X'tal)은 클록 전환 회로(36)와 PLL 회로(38)에 공급된다. PLL 회로(38)는 활성 상태일 때, 제1 클록(X'tal)에 기초하여 보다 고속의 제2 클록(PLL)을 생성한다.

클록 전환 회로(36)는 인터페이스 케이블의 절단 신호(Select)에 따라서, 수정 클록(X'tal)이나 PLL 회로의 클록(PLL) 중 어느 것을 선택하여, 출력 클록(COUT)으로서 후단의 회로(40, 42)에 공급한다. 후단의 회로는 예컨대, 인터페이스 케이블(20)로부터 공급되는 데이터를 일단 저장하여 후단에 공급하는 FIFO 버퍼(40)와, 그곳에서 공급되는 데이터를 처리하는 논리 회로(42)이며, 이들 회로는 클록 전환 회로(36)로부터 공급되는 클록(COUT)을 동작 클록으로서 이용하여 동작한다.

도 5는 본 실시 형태예에 있어서의 클록 전환 회로의 회로도이다. 도 6 및 도 7은 인터페이스 케이블이 접속에서 절단으로 변화되었을 때 및 절단에서 접속으로 변화되었을 때의 동작 타이밍도이다.

도 5에 나타낸 클록 전환 회로(36)는 저속의 수정 클록(X'tal)의 선택, 비선택을 행하는 제1 플립플롭군(43)과, 고속의 클록(PLL)의 선택, 비선택을 행하는 제2 플립플롭군(45)과, 인터페이스 케이블(20)이 접속되었을 때에 PLL 회로가 안정될 때까지의 일정 시간을 카운트하는 카운터(44)를 갖는다. 도 5에는 편의상, PLL 회로(38)도 나타낸다.

제1 플립플롭군(43)은 종래예와 같이, 2단의 플립플롭[F/F(1), (2)]을 가지며, 플립플롭 사이에 AND 게이트(12)가 설치된다. 또한, 제1 플립플롭군(43)은 최종단의 플립플롭[F/F(2)]의 출력에 따라서 제1 클록(X'tal)을 통과 또는 정지시키는 AND 게이트(AND1)를 갖는다. 2단의 플립플롭[F/F(1), (2)]은 인터페이스 케이블이 절단되었을 때는 H 레벨의 내부 절단 신호(CLKSEL)를 제1 클록(X'tal)의 하강 에지에 응답하여 수신하고, 다음 하강 에지에 응답하여 최종단의 플립플롭[F/F(2)]이 제1 선택 신호(H 레벨)(S1)를 출력한다. 이 제1 선택 신호(S1)에 응답하여, AND 게이트(AND1)가 제1 클록(X'tal)을 통과시킨다.

또한, 인터페이스 케이블이 접속되었을 때는 L 레벨의 내부 절단 신호(CLKSEL)를 AND 게이트(12)를 통해 최종단의 플립플롭[F/F(2)]이 수신하여, 제1 비선택 신호(L 레벨)(S1)를 출력한다. 이 제1 비선택 신호(S1)에 응답하여, AND 게이트(AND1)가 제1 클록(X'tal)의 통과를 금지한다.

이상과 같이, 제1 플립플롭군(43)은 인터페이스 케이블이 절단될 때는 보다 많은 2회의 클록 에지로 제1 선택 신호(S1)를 생성하고, 인터페이스 케이블이 접속될 때는, 보다 적은 1회의 클록 에지로 제1 비선택 신호(S1)를 생성한다. 따라서, 제1 플립플롭군(43)은 반드시 2개의 플립플롭에 한정되지 않는다.

제2 플립플롭군(45)은 제1 플립플롭군(43)보다도 많은 단수의 플립플롭(F/F)을 갖는다. 이 단수의 차이는 제1 클록(X'tal)과 제2 클록(PLL) 사이의 주파수의 차이에 따라서 설정된다. 도 5의 예에서는 제2 플립플롭군(45)은 2N단의 플립플롭[F/F(1a)(1b)∼F/F(Na)(Nb)]을 갖는다. 그리고, 플립플롭 사이에는 AND 게 이트(181∼18N)를 가지며, 최종단의 플립플롭[F/F(Nb)]의 출력에 따라서 AND 게이트(AND2)가 제2 클록(PLL)을 통과 또는 정지한다.

내부 절단 신호(CLKSEL)가 인버터(15)를 통해 플립플롭[F/F(1a)]에 수신된다. 따라서, 인터페이스 케이블이 절단될 때는 내부 절단 신호(CLKSEL)의 반전 신호(L 레벨)가 AND 게이트(18N)를 통해 최종단의 플립플롭[F/F(Nb)]에 수신되고, 제2 비선택 신호(S2)(L 레벨)에 의해 AND 게이트(AND2)가 제2 클록(PLL)의 통과를 금지한다. 한편, 인터페이스 케이블이 접속될 때는 내부 절단 신호(CLKSEL)의 반전 신호(H 레벨)가 초단의 플립플롭[F/F(1a)]에 수신되고, 클록(PLL)의 하강 에지에 응답하여 다음 단에 전송된다. 그리고, 2N회의 클록(PLL)의 하강 에지후에, 최종단의 플립플롭[F/F(Nb)]이 제2 선택 신호(S2)(H 레벨)를 출력하여, AND 게이트(AND2)가 제2 클록(PLL)을 통과시킨다.

또한, 인터페이스 케이블이 접속되면, 절단 신호(Select)가 L 레벨이 되어, PLL 회로(38)가 활성화되는 동시에, 카운터(44)가 수정 클록(X'tal)의 상승 에지를 카운트하여, 소정 횟수후에 출력(CO)을 H 레벨로 하고, 내부 접속 신호(CLKSEL)를 H 레벨로 한다. 그 때에는, PLL 회로(38)는 안정된 고속의 제2 클록(PLL)을 출력한다. 한편, 인터페이스가 절단되면, 절단 신호(Select)가 H 레벨이 되고, PLL 회로(38)가 비활성이 되어 제2클록(PLL)의 생성이 정지한다. 그리고, NOR 게이트(46)를 통해 카운터(44)가 프리셋트되며, 출력(CO)은 H 레벨이 되고, 내부 절단 신호도 H 레벨이 된다.

이상과 같이, 인터페이스 케이블이 접속되는 경우는 PLL 회로(38)가 활성화 되는 동시에, PLL 회로가 안정하게 될 때까지 카운터(44)가 카운트업하여, 안정하게 된 후에, 내부 절단 신호(CLKSEL)가 접속 상태의 L 레벨이 된다. 인터페이스 케이블이 절단되는 경우는 곧바로 내부 절단 신호(CLKSEL)가 절단 상태의 H 레벨이 되고, 제1 클록(X'tal)의 하강에 응답하여, PLL 회로가 비활성화된다.

도 6에 따라서 인터페이스 케이블이 접속 상태에서 절단으로 변화될 때의 동작을 설명한다. 시간(t21)에서, 인터페이스 케이블이 접속 상태에서 절단 상태로 변화된다. 그것에 따라, 접속 신호(Select)가 H 레벨로 변한다. 이것에 응답하여, 내부 절단 신호(CLKSEL)가 H 레벨이 된다. 이 변화에 따라, 시간 t22에서 제2 클록(PLL)의 하강 에지에 응답하여, 최종단의 플립플롭[F/F(Nb)]이 L 레벨의 제2 비선택 신호(S2)를 출력하고, AND 게이트(AND2)가 제2 클록(PLL)의 출력을 금지한다.

시간 t23에서의 제1 클록(X'tal)의 하강에 응답하여, 초단의 플립플롭 [F/F(1)]이 H 레벨의 내부 절단 신호(CLKSEL)를 수신하고, 시간 t24에서 제1 클록의 하강 에지에 응답하여, 최종단의 플립플롭[F/F(2)]이 내부 절단 신호(CLKSEL)를 수신하고, 제1 선택 신호(S1)를 H 레벨로 한다. 그것에 따라, AND 게이트(AND1)를 통해 제1 클록(X'tal)이 통과되어, 출력 클록(COUT)은 제1 클록을 출력한다. 또한, 제1 선택 신호(S1)의 H 레벨에 응답하여, AND 게이트(50)의 출력이 H 레벨이 되고, PLL 회로(38)가 비활성 상태가 되어 정지한다.

다음에, 도 7을 참조하여, 인터페이스 케이블이 절단에서 접속으로 변화될 때의 동작을 설명한다. 시간 t31에서 인터페이스 케이블이 접속 상태로 변화되면, 절단 신호(Select)가 L 레벨이 된다. 이 L 레벨에 의해 카운터(44)가 프리셋트 상태에서 카운트 상태가 되고, 그 후의 제1 클록(X'tal)을 카운트하기 시작한다. 그리고, 제1 클록(X'tal)의 상승 에지가 카운트되어, 시간 t32에서 카운터(44)는 L 레벨의 출력(CO)을 출력한다. 그에 따라, 내부 절단 신호(CLKSEL)가 접속 상태의 L 레벨이 된다. 또한, 절단 신호(Select)의 L 레벨에 의해 PLL 회로(38)가 활성화되어[비(非)파워다운 상태], 제2 클록(PLL)의 생성을 시작한다. 즉, 수정 클록(X'tal)을 기초로 보다 고속의 제2 클록(PLL)이 생성된다.

내부 접속 신호(CLKSEL)가 L 레벨이 되면, 그 반전 신호가 시간 t33에서 제2 클록(PLL)의 하강 에지에 응답하여, 초단의 플립플롭[F/F(1a)]에 수신된다. 또한, 시간 t34에서 하강 에지에 응답하여, 2단번째의 플립플롭[F/F(1b)]에 전송되고, 시간 t36에서 하강 에지에 응답하여, 최종단의 플립플롭[F/F(Nb)]에 전송되어, 제2 선택 신호(S2)(H 레벨)가 출력된다.

최종단의 플립플롭이 제2 선택 신호(S2)를 출력하기 전에, 제1 클록(X'tal)의 하강 에지에 응답하여, 초단, 2단째의 플립플롭[F/F(1)(2)]이 내부 접속 신호(CLKSEL)를 수신하여, 제1 비선택 신호(S1)(L 레벨)를 출력하고, 제1 클록(X'tal)의 출력이 금지된다. 그리고, 소정의 데드존 후에, 시간 t36에서 제2 클록(PLL)이 AND 게이트(AND2)로 통과하여, 출력 클록(COUT)으로서 출력된다.

이상과 같이, 인터페이스 케이블이 접속되면, 비활성 상태에 있었던 PLL 회로가 활성화되어, 소정 시간후에 안정된 제2 클록(PLL)이 출력되면, 내부 절단 신호(CLKSEL)가 접속 상태(H 레벨)가 된다. 이 내부 절단 신호(CLKSEL)에 응답하여, 먼저 제1 플립플롭군(43)이 제1 클록(X'tal)의 출력을 정지하고, 그 후, 단수가 많은 제2 플립플롭군(45)이 고속의 제2 클록(PLL)의 출력을 시작한다. 따라서, 안정된 제2 클록에의 전환을 해져드를 발생하지 않고서 확실하게 행할 수 있다.

도 8은 제2 실시 형태예에 있어서의 클록 전환 회로의 회로도이다. 도 5와 동일한 인용 번호를 붙이고 있다. 도 8의 클록 전환 회로(36)는 제2 플립플롭군(45)의 단수가 주파수 선택 신호(Freq1, 2)에 따라서 전환 가능하게 되어 있는 점에서, 도 5의 회로와 다르다. 그에 따라, 도 8의 클록 전환 회로에는 단수 선택 회로(52)가 설치되어 있다.

도 9는 제2 실시 형태예에 있어서의 인터페이스 케이블과 피접속 기기 사이의 관계를 나타낸 도면이다. 이 예에서는 인터페이스 케이블(20)에는 그 인터페이스의 동작 주파수에 따라서, 스위치(21)가 설치된다. 도 9의 예에서는 상측에 스위치가 설치되어 있기 때문에, 주파수 선택 신호(Freq1)가 선택된다. 따라서, 선택 회로(52)는 보다 많은 단수후의 신호를 선택하여, AND 게이트(18N)에 공급한다. 따라서, 그 때의 동작은 제1 실시예의 경우와 동일하다.

한편, 인터페이스 케이블(20)이 아래쪽에 스위치를 갖는 경우는 주파수 선택 신호(Freq2)가 선택되고, 선택 회로(52)는 2단째의 플립플롭[F/F(1b)]의 출력을 선택하여, AND 게이트(18N)에 공급한다. 따라서, 제2 플립플롭군(45)은 3단의 플립플롭이 되어, 종래예와 같은 동작이 된다.

따라서, 제2 실시 형태예에서는 제1 클록(X'tal)과 제2 클록(PLL) 사이의 주파수 차에 따라서 제2 플립플롭군의 단수를 선택할 수 있으므로, 클록 전환시의 데 드존을 최적의 길이로 할 수 있다.

이상, 본 발명의 보호 범위는 상기한 실시 형태예에 한정되는 것은 아니며, 특허 청구 범위에 기재된 발명과 그 균등물에까지 미치는 것이다.

이상, 본 발명에 따르면, 인터페이스 케이블의 절단과 접속에 응답하여, 해져드를 발생하지 않고 저속 클록과 고속 클록과의 전환을 확실히 행할 수 있다. 또한, 인터페이스 케이블이 접속되는 경우는 안정된 고속 클록이 생성될 때까지 기다려 전환되기 때문에, 클록을 공급받는 회로의 오동작은 방지된다.

Claims

비동기의 제1 클록과 제2 클록 사이를 핫 플러그 기능을 갖는 인터페이스 케이블의 절단과 접속에 따라서 전환하는 클록 전환 회로에 있어서,

인터페이스 케이블의 절단과 접속에 대응하는 인터페이스 절단 신호를 상기 제1 클록에 응답하여 수신하며, 상기 인터페이스 케이블이 절단될 때는 단수회(段數回)의 클록 에지로 최종단의 플립플롭이 제1 선택 신호를 출력하고, 상기 인터페이스 케이블이 접속될 때는 1회의 클록 에지로 최종단의 플립플롭이 제1 비선택 신호를 출력하며, 상기 제1 선택 신호에 응답하여 상기 제1 클록을 출력하고, 상기 제1 비선택 신호에 응답하여 상기 제1 클록의 출력을 금지하는 제1 플립플롭군과,

상기 인터페이스 절단 신호를 상기 제2 클록에 응답하여 수신하며, 상기 인터페이스 케이블이 접속될 때는 단수회(段數回)의 클록 에지로 최종단의 플립플롭이 제2 선택 신호를 출력하고, 상기 인터페이스 케이블이 절단될 때는 1회의 클록 에지로 최종단의 플립플롭이 제2 비선택 신호를 출력하며, 상기 제2 선택 신호에 응답하여 상기 제2 클록을 출력하고, 상기 제2 비선택 신호에 응답하여 상기 제2 클록의 출력을 금지하는 제2 플립플롭군

을 포함하며,

상기 제1 및 제2 클록의 주파수의 관계에 따라서 상기 제1 플립플롭군보다 상기 제2 플립플롭군의 단수가 많은 것인 클록 전환 회로.
제1항에 있어서, 상기 제2 클록은 상기 제1 클록으로부터 상기 제2 클록을 생성하는 PLL 회로로부터 공급되고,

상기 인터페이스 케이블이 접속되었을 때는 상기 인터페이스 절단 신호에 응답하여 상기 PLL 회로의 동작을 시작하고, 일정 시간 후에 상기 인터페이스 절단 신호가 상기 제2 플립플롭군에 의해서 수신되는 것인 클록 전환 회로.
제2항에 있어서, 상기 인터페이스 케이블이 절단되었을 때는 상기 인터페이스 절단 신호에 응답하여 상기 PLL 회로의 동작을 정지하는 것인 클록 전환 회로.
제1항에 있어서, 상기 제2 플립플롭군의 단수는 접속되는 상기 인터페이스 케이블의 동작 클록 주파수에 따라서 변경 설정되는 것인 클록 전환 회로.
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기본 클록 신호와 PLL 회로에 의해서 생성되고 상기 기본 클록 신호보다 빠른 PLL 클록 신호 사이를 전환하는 클록 전환 회로에 있어서,

상기 기본 클록 신호를 수신하여 출력 기본 클록 신호를 출력하는 제1 수의 플립플립 회로를 갖는 제1 플립플롭군과,

상기 PLL 클록 신호를 수신하여 출력 PLL 클록 신호를 출력하는 제2 수의 플립플롭 회로를 갖는 제2 플립플롭군과,

상기 출력 기본 클록 신호와 상기 출력 PLL 클록 신호 중 하나를 선택하는 선택 회로

를 포함하며,

상기 제2 수를 상기 제1 수보다 크게 하여, 상기 클록 전환 회로의 해져드 발생을 방지하는 것인 클록 전환 회로.
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