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KR100200299B1 - 반도체 소자 캐패시터 형성방법 - Google Patents

반도체 소자 캐패시터 형성방법 Download PDF

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KR100200299B1
KR100200299B1 KR1019950045483A KR19950045483A KR100200299B1 KR 100200299 B1 KR100200299 B1 KR 100200299B1 KR 1019950045483 A KR1019950045483 A KR 1019950045483A KR 19950045483 A KR19950045483 A KR 19950045483A KR 100200299 B1 KR100200299 B1 KR 100200299B1
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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 하부절연층이 형성된 반도체기판의 예정된 부분에 접속되는 콘택플러그를 형성하고 전체표면상부에 티타늄막/티타늄질화막을 일정두께 형성한 다음, 그 상부에 백금-루테늄막을 일정두께 형성하고 상기 백금-루테늄막 표면을 산화시켜 백금-루테늄산화막을 형성한 다음, 저장전극마스크를 이용한 식각공정으로 상기 백금-루테늄산화막, 백금-루테늄막, 티타늄질화막 및 티타늄막을 순차적으로 식각하여 하부전극, 즉 저장전극을 형성하고 전체표면상부에 고유전율을 갖는 유전체막을 형성한 다음, 상기 유전체막 상부에 공지의 기술로 플레이트전극을 형성함으로써 공정을 단순화시키면서 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법
제1a도 내지 제1g도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 명칭
11 : 반도체기판 13 : 하부절연층
15 : 콘택홀 17 : 다결정실리콘막
19 : 티타늄막 21 : 티타늄질화막
23 : 백금-루테늄막 25 : 백금-루테늄산화막
27 : 감광막패턴 29 : 유전체막
31 : 플레이트전극
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 초고집적화된 반도체소자에 충분한 정전용량을 확보할 수 있도록 하부전극, 유전체막 및 상부전극의 캐패시터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, (Eo X Er X A)/ T (단, 상기 Eo는 진공유전율, 상기 Er은 유전막의 유전율, 상기 A는 캐패시터의 면적 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량 C를 증가시키기 위하여, 유전상수 Er이 높은 BST(Ba,Sr)TiO3) 막 또는 PZT(Pb(ZrYTiX)O3) (단, X,Y는 조성비) 막으로 상기 T를 얇게 하여 고유전율을 갖는 유전체막을 형성함으로써 반도체소자의 고집적화를 가능하게 하였다. 그러나, 종래기술에서 캐패시터를 형성하는 하부전극 표면에 발생되는 힐록(hillock) 및 핀홀(pin hole)로 인해 전기적 소자인 경우에 있어서, 전기적 특성의 불안정성 및 재현성의 부족한 단점을 갖고 있다.
그래서, 상기 단점을 해결하기 위하여, 상기 하부전극 및 상부전극을 루테늄산화막(RuO2) 또는 백금(Pt)으로 형성하여 캐패시터를 형성하고 이를 열공정으로 안정화시켜 사용하였다.
그러나, 상기 루테늄산화막을 사용하는 경우는, 상기 열공정으로 인하여 상기 유전체막과 상부전극 사이의 응력이 발생되고 상부 또는 하부전극에서 유전체막으로의 산소 확산 및 실리콘 확산으로 인하여 유전체막의 특성이 저하되며 상기 루테늄산화막의 형성속도가 늦은 단점이 있다. 그리고, 상기 하부 및 상부전극으로 상기 백금을 사용하는 경우는, 열공정시 200 내지 300℃의 낮은 온도에서 실리콘과 실리사이드가 상기 백금의 표면에 발생되어 누설전류를 다량 발생시켜 전극의 특성이 저하되고 절연막과의 접착특성이 나쁘며 상기 백금은 응력에 의하여 힐록이 발생되기 쉬우며 시간이 지날수록 박막의 특성이 저하되는 단점이 있다.
상기한 단점들을 해결하기 위하여 상기 루테늄산화막과 백금의 장점을 이용한다는 원칙하에 이들을 조합하여 전극을 형성하였다.(참고문헌 : H.N.Al-Shareef, Integrated Ferroelectrics, 1995, Vol.8, PP.151-163) 그러나, 공정이 복잡하고 공정단가가 상승하여 반도체소자의 신뢰성 및 생산성이 저하되고 그에 따른 반도체소자의 고집적화가 어려운 문제점이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 적은 단가의 간단한 공정으로 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성함으로써 반도체소자의 신뢰성 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법의 특징은, 콘택플러그가 구비된 하부절연층을 반도체기판 상부에 형성하는 공정과, 전체표면상부에 티타늄과 티타늄질화막의 적층구조를 형성하는 공정과, 상기 적층구조 상부에 백금-루테늄의 합금박막을 형성하는 공정과, 상기 백금-루테늄의 합금박막을 열처리하여 표면에 백금-루테늄산화막을 형성하는 공정과, 상기 백금-루템늄산화막, 백금-루테늄 합금박막, 티타늄질화막 및 티타늄막을 순차적으로 식각하여 저장전극을 형성하는 공정과, 전체표면상부에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이상의 목적을 달성하기 위한 본 발명의 원리는, 루테늄산화막과 백금의 장점을 이용하되, 루테늄과 백금을 타겟으로하여 형성된 루테륨과 백금의 합금을 산화시켜 루테늄산화막과 백금으로 하부전극을 형성함으로써 공정을 간단히하며 반도체소자의 고집적화를 가능하게 함으로써 반도체소자의 신뢰성 및 생산성을 향상시키는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1g도는 본 발명의 실시예에 따른 반도체소자의 캐피시터 형성공정을 도시한 단면도이다.
제1a도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다. 이때 상기 하부절연층(13)은 소자분리절연막(도시안됨), 게이트산화막(도시안됨) 그리고 게이트전극(도시안됨)을 형성하고 상부를 평탄화시키는 절연막이 형성된 것이다. 이때, 상기 게이트전극 형성후에 비트라인(도시안됨)을 형성할 수도 있다. 그리고, 상기 절연막은 비.피.에스.지.(BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG라 함)와 같이 유동성이 우수한 절연물질로 형성된 것이다. 그 다음에, 콘택마스크(도시안됨)을 이용한 식각공정으로 상기 하부절연층(13)을 부분식각하여 상기 반도체기판(11)의 예정된 부분, 즉 불순물 접합영역(도시안됨)을 노출시키는 콘택홀(17)을 형성한다. 그리고, 상기 예정된 부분에 접속되며 상기 콘택홀(17)이 매립되도록 다결정실리콘막(17)으로 콘택플러그를 형성한다.
제1b도를 참조하면, 제1a도의 공정후에 전체표면상부에 티타늄막(19)과 티타늄질화막(21)을 순차적으로 각각 일정두께 형성한다. 이때, 상기 티타늄막(19)은 100 내지 300Å 두께로 형성된 것이다. 그리고, 상기 티타늄질화막(21)은 200 내지 400Å 두께로 증착된 것이다. 그 다음에, 스퍼터링방법으로 루테늄-백금막(23)을 일정두께 증착한다. 이때, 상기 루테늄-백금막(23)은 200 내지 5000Å 두께로 형성된 것이다. 그리고, 상기 루테늄-백금막(23)은 루테늄과 백금을 타겟으로하여 동시에 스퍼터링을 실시함으로써 형성된 것이다.
여기서, 상기 루테늄-백금막(23)의 증착공정은 DC나 RF 마그네틱 소오스를 이용하는 스퍼터(sputter)로 기판온도 상온 내지 700℃, 증착압력 1 mTorr 내지 100 Torr 그리고 전력 50 내지 5000 와트(watt)로 하여 1 내지 10분 동안 실시된 것이다. 그리고, 상기 시퍼터 공정시 기체는 질소, 아르곤 또는 산소가스 등이 사용된 것이다.
제1c도를 참조하면, 제1b도의 공정후에 산소가스분위기에서 30분 내지 2 시간 정도 열공정을 실시하여 상기 루테늄-백금막(23)의 표면에 백금-루테늄산화막(25), 즉 RuXOYPtZ(단, X,Y,Z는 조성비이고, X+Y+Z = 1임)를 형성한다. 이때, 상기 열 공정은 500 내지 850℃ 온도에서 실시된 것이다.
제1d도를 참조하면, 상기 제1c도의 공정후에 감광막패턴(27)을 형성한다. 이때, 상기 감광막패턴(27)은 저장전극마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.
제1e도를 참조하면, 상기 제1d도의 공정후에 상기 백금-루테늄산화막(25), 백금-루테늄막(23), 티타늄질화막(21) 및 티타늄막(19)을 순차적으로 식각한다.
제1f도를 참조하면, 상기 제1e도의 공정후에 전체표면상부에 고유전율을 갖는 유전체막(29)을 일정두께 형성한다. 이때, 상기 유전체막(29)은 BST 또는 PZT 등의 절연막이 300 내지 600Å 두께 형성된 것이다. 그리고, 상기 유전체막(29)은 공지의 기술로 형성된 것이다.
제1g도를 참조하면, 상기 제1f도의 공정후에 전체표면상부에 공지의 기술로 플레이트전극(31)을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 백금과 루테늄을 타겟으로하는 증착공정을 이용하여 백금-루테늄산화막을 하부전극, 즉 저장전극으로 하고 고유전율을 갖는 유전체막을 형성한 다음, 상부전극을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (26)

  1. 콘택플러그가 구비된 하부절연층을 반도체기판 상부에 형성하는 공정과, 전체표면상부에 티타늄막과 티타늄질화막의 적층구조를 형성하는 공정과, 상기 적층구조 상부에 백금-루테늄의 합금박막을 형성하는 공정과, 상기 백금-루테늄의 합금박막을 열처리하여 표면에 백금-루테늄산화막을 형성하는 공정과, 상기 백금-루테늄산화막, 백금-루테늄 합금박막, 티타늄질화막 및 티타늄막을 순차적으로 식각하여 저장전극을 형성하는 공정과, 전체표면상부에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 하부절연층은 유동성이 우수한 BPSG로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제1항에 있어서, 상기 콘택플러그는 다결정실리콘으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제1항에 있어서, 상기 티타늄막은 100 내지 300Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  5. 제1항에 있어서, 상기 티타늄질화막은 200 내지 400Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제1항에 있어서, 상기 백금-루테늄막은 백금과 루테늄을 타겟으로한 스퍼터링공정으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  7. 제1항 또는 제6항에 있어서, 상기 백금-루테늄막은 일정조건하의 DC 스퍼터링으로 일정시간 실시되어 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  8. 제7항에 있어서, 상기 일정조건은 기판온도가 상온 내지 700℃ 인 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  9. 제7항에 있어서, 상기 일정조건은 증착압력이 1 mTorr 내지 100 Torr인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 제7항에 있어서, 상기 일정조건은 전력이 50 내지 5000 와트인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 제7항에 있어서, 상기 일정조건은 스퍼터 기체로 질소가스가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  12. 제7항에 있어서, 상기 일정조건은 스퍼터 기체로 아르곤가스가 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  13. 제7항에 있어서, 상기 일정조건은 스퍼터 기체로 산소가스가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  14. 제7항에 있어서, 상기 일정시간은 1 내지 10분인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  15. 제1항 또는 제6항에 있어서, 상기 백금-루테늄막은 일정조건하의 RF 스퍼터링으로 실시되어 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  16. 제15항에 있어서, 상기 일정조건은 기판온도가 상온 내지 700℃인 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  17. 제15항에 있어서, 상기 일정조건은 증착압력이 1 mTorr 내지 100 Torr인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  18. 제15항에 있어서, 상기 일정조건은 전력이 50 내지 5000 와트인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  19. 제15항에 있어서, 상기 일정조건은 스퍼터 기체로 질소가스가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  20. 제15항에 있어서, 상기 일정조건은 스퍼터 기체로 아르곤가스가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  21. 제15항에 있어서, 상기 일정조건은 스퍼터 기체로 산소가스가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  22. 제1항에 있어서, 상기 열처리공정은 500 내지 850℃에서 일정시간 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  23. 제22항에 있어서, 상기 일정시간은 30분 내지 2 시간인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  24. 제1항에 있어서, 상기 유전체막은 BST로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  25. 제1항에 있어서, 상기 유전체막은 PZT로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  26. 제1항에 있어서, 상기 유전체막은 300 내지 600Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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