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KR100195216B1 - 반도체 메모리 장치의 커패시터 및 그 제조 방법 - Google Patents

반도체 메모리 장치의 커패시터 및 그 제조 방법 Download PDF

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KR100195216B1
KR100195216B1 KR1019960018524A KR19960018524A KR100195216B1 KR 100195216 B1 KR100195216 B1 KR 100195216B1 KR 1019960018524 A KR1019960018524 A KR 1019960018524A KR 19960018524 A KR19960018524 A KR 19960018524A KR 100195216 B1 KR100195216 B1 KR 100195216B1
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South Korea
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conductive layer
lower electrode
forming
silicon containing
capacitor
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남승희
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심세진
유차영
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윤종용
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Abstract

본 발명은 반도체 메모리 장치의 커패시터 및 그 제조 방법에 관한 것이다. 본 발명에 의한 커패시터의 하부 전극은 제1 도전층 및 제2 도전층이 차례로 적층된 구조를 가지고, 표면에 선택적으로 HSG가 형성된다. 상기 제1 도전층은 저농도 불순물을 함유하는 비정질 또는 결정질 실리콘으로 구성되고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 구성된다. 본 발명에 의하며, HSG 실리콘층 구조를 적용한 커패시터를 갖춘 반도체 메모리 장치에서 소자의 특성 저하를 방지하면서 양호한 Cmin/Cmax 비율을 얻을 수 있다.

Description

반도체 메모리 장치의 커패시터 및 그 제조 방법
제1도 내지 제3도는 종래 기술에 따른 반도체 메모리 장치의 커패시터를 제조하는 방법을 설명하기 위한 도면이다.
제4도는 커패시터의 하부 전극에 HSG를 형성한 경우와 형성하지 않은 보통의 경우에 대하여 불순물 도핑 농도에 따른 Cmin/Cmax 변화를 나타낸 그래프이다.
제5도는 종래 기술에 따른 하부 전극과 본 발명에 따른 하부 전극에서의 Cmin/Cmax 비를 비교한 그래프이다.
제6도는 종래 기술에 따른 하부 전극과 본 발명에 따른 하부 전극에서의 불순물 농도에 따른 소자 분리 영역에서의 파괴 전압 분포를 나타낸 그래프이다.
제7도 내지 제9도는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위한 도면이다.
제10도 내지 제12도는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위한 도면이다.
제13도 내지 제15도는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10,100,200 : 반도체기판 12,112,212 : 절연층 패턴
14,114,214 : 제1 도전층 16,116,216 : 제2 도전층
18,118,218 : 제1 도전층 패턴 20,120,220 : 제2 도전층 패턴
22,122,222 : HSG 실리콘층
본 발명은 반도체 메모리 장치의 커패시터 및 그 제조 방법에 관한 것으로, 특히 선택적 HSG(Hemispherical Grained Silicon layer)를 이용한 원통형 커패시터 및 그 제조 방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 되는데, 셀 커패시턴스의 감소 문제는 메모리 셀의 독출 능력을 저하시키고 소프트에러율을 증가시킬 뿐만 아니라 저전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 한다. 따라서, 이는 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 하는 문제이다.
한편, 셀 커패시턴스를 증가시키는 방법으로는 고유전율을 가지는 물질로 유전막을 형성하는 방법, 유전막을 박막화하는 방법 등이 있다. 그러나, 고유전 물질로 유전막을 형성하는 방법은 박막 상태에서의 누설 전류가 크고 파괴 전압이 작다는 문제점이 있으며, 유전막을 박막화하는 방법은 박막화에 따른 유전막의 전기적 특성 저하 및 반도체 소자의 신뢰성이 감소되는 문제점이 있다.
따라서, 커패시터 전극의 면적을 증가시켜 커패시턴스를 확보하는 방법이 제안되어 있다. 대표적인 예로서, 하부 전극 표면에 반구 모양의 그레인들을 갖는 실리콘층으로서 소위 HSG 실리콘층을 선택적으로 형성하면 하부 전극의 표면적을 용이하게 증가시킬 수 있으며, 커패시턴스를 향상시킬 수 있다.
제1도 내지 제3도는 종래 기술에 따라서 반도체 메모리 장치의 커패시터 하부 전극 부위에만 HSG 실리콘층을 선택적으로 형성시키는 방법을 설명하기 위한 단면도들이다.
제1도를 참조하면, 반도체 기판(1) 상에 절연막, 예컨대 산화막(3)을 형성한 다음 패터닝하여 콘택홀(h1)을 형성한다.
제2도를 참조하면, 상기 결과물 상에, 예컨대 비정질 실리콘을 중착하여 상기 콘택홀(h1)을 매립하는 도전층(5)을 형성한다.
제3도를 참조하면, 상기 도전층(5)을 패터닝하여 하부 전극(7)을 형성한 다음, 상기 하부 전극(7) 상에 HSG 실리콘층(9)을 형성한다. 이 경우, 상기 하부 전극(7)은 비정질 상태이어야만 하고, 안정된 전기적 특성을 얻기 위해서는 하부 전극의 농도를 증가시켜야 한다.
이와 같이 하부 전극의 농도를 증가시키게 되면, 하부 전극에서 고농도의 도펀트가 하부 전극과 접촉되는 실리콘 기판으로 외향 확산(out-diffusion)되는 현상이 발생하게 된다. 이로 인해, 실리콘 기판에 형성되어 있는 트랜지스터의 도우핑 농도가 변화되고, 트랜지스터의 특성이 저하되는 문제가 발생된다.
또한, 상기한 바와 같이 반도체 메모리 장치의 커패시터 하부 전극에 HSG를 형성하기 위하여는 하부 전극 형성 물질로서 비정질 실리콘을 사용하여야 한다. 따라서, 통상적으로는 하부 전극에 HSG를 형성하는 공정에서는 하부 전극 물질로서 결정질 실리콘을 사용할 수 없다. 이와 같이, 하부 전극에 HSG를 형성하기 위하여 하부 전극 물질로서 비정질 실리콘을 사용하는 경우에는, 기존의 경우와 같이 하부 전극에 HSG를 형성시키지 않고 결정질 실리콘을 하부 전극 물질로서 사용하는 일반적인 경우와는 달리, 커패시턴스의 최대치와 최소치의 비율(이하, Cmin/Cmax라 함)이 하부 전극의 불순물 도핑 농도에 따라 크게 영향을 받게 된다.
제4도는 커패시터의 하부 전극에 HSG를 형성한 경우와 형성하지 않은 보통의 경우에 대하여, 불순물 도핑 농도에 따른 Cmin/Cmax 변화를 나타낸 그래프이다.
제4도에 나타낸 결과는 실제의 하부 전극 형성 공정시에 하부 전극에 도핑되는 불순물로서 인(P)을 사용한 경우에 대하여 도시한 것이다. 여기서, 인 소스 가스로서 PH3를 사용하고, PH3의 입력 유량을 각각 5, 7 및 10 sccm으로 변화시킨 경우에 대하여, 하부 전극 표면에 HSG를 형성하지 않은 경우(■)와, HSG를 형성한 경우(●)에 Cmin/Cmax를 비교하였다. 그 결과, 하부 전극 표면에 HSG를 형성한 경우에는 PH3의 유량을 감소시킴에 따라 Cmin/Cmax가 급격하게 저하되는 결과를 나타내는 반면, 하부 전극 표면에 HSG를 형성하지 않은 경우에는 PH3의 유량이 변화되어도 Cmin/Cmax가 급격하게 저하되는 현상은 나타나지 않았다.
상기 결과로부터 알 수 있는 바와 같이, 하부 전극 표면에 HSG를 형성시키는 경우에는 Cmin/Cmax를 저하시키지 않는 새로운 구조의 하부 전극을 형성할 필요가 있다.
따라서, 본 발명의 목적은 HSG 실리콘층 구조를 적용한 커패시터에 있어서 커패시터의 불순물이 외향 확산되거나 Cmin/Cmax가 저하됨으로써 소자의 특성이 저하되는 현상을 방지할 수 있는 반도체 메모리 장치의 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 반도체 메모리 장치의 커패시터를 제조하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은,
제1 도전층 및 제2 도전층이 차례로 적층된 구조를 가지고, 표면에 선택적으로 HSG가 형성된 하부 전극을 포함하는 반도체 메모리 장치의 커패시터에 있어서,
상기 제1 도전층은 저농도 불순물을 함유하는 비정질 실리콘으로 구성되고,
상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터를 제공한다.
바람직하게는, 상기 불순물은 인(P) 또는 비소(As)이다.
또한 본 발명은,
제1 도전층 및 제2 도전층이 차례로 적층된 구조를 가지고, 표면에 선택적으로 HSG가 형성된 하부 전극을 포함하는 반도체 메모리 장치의 커패시터에 있어서,
상기 제1 도전층은 저농도 불순물을 함유하는 결정질 실리콘으로 구성되고,
상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터를 제공한다.
바람직하게는, 상기 제1 도전층과 제2 도전층 사이에 형성된 결정화 차단막을 더 포함한다. 상기 결정화 차단막은 산화막인 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명은,
반도체 기판상에 형성된 절연층을 부분적으로 식각하여 상기 반도체 기판을 노출시키는 하부 전극 콘택홀을 형성하는 단계와,
상기 결과물상에 제1 도전층 및 제2 도전층을 차례로 형성하는 단계와,
상기 제2 도전층 및 제1 도전층을 패터닝하여 제1 도전층 패턴 및 제2 도전층 패턴이 차례로 적층된 하부 전극 패턴을 형성하는 단계와,
선택적 HSG 형성 공정에 의해 상기 하부 전극 패턴의 표면에 HSG 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법을 제공한다.
바람직하게는, 상기 제1 도전층은 저농도 불순물을 함유하는 비정질 실리콘으로 형성하고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 형성한다. 또는, 상기 제1 도전층은 저농도 불순물을 함유하는 결정질 실리콘으로 형성하고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 형성할 수 있다.
또한 본 발명은,
반도체 기판상에 형성된 절연층을 부분적으로 식각하여 상기 반도체 기판을 노출시키는 하부 전극 콘택홀을 형성하는 단계와,
상기 결과물상에 제1 도전층, 결정화 차단막, 제2 도전층을 차례로 형성하는 단계와,
상기 제2 도전층, 결정화 차단막, 제1 도전층을 패터닝하에 제1 도전층 패턴, 결정화 차단막, 제2 도전층 패턴이 차례로 적층된 하부 전극 패턴을 형성하는 단계와,
상기 제1 도전층 패턴과 제2 도전층 패턴이 연결될 수 있도록 상기 하부 전극 패턴의 측벽으로부터 상기 결정화 차단막을 습식 식각에 의해 소정의 폭 만큼 제거하는 단계와,
선택적 HSG 형성 공정에 의해 상기 제2 도전층의 표면에 HSG 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법을 제공한다.
바람직하게는, 상기 제1 도전층은 저농도 불순물을 함유하는 결정질 실리콘으로 형성하고, 상기 결정화 차단막은 산화막으로 형성하고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 형성한다. 상기 산화막은 CVD(Chemical Vapor Deposition) 또는 열산화에 의해 형성할 수 있다.
또한 바람직하게는, 상기 제1 도전층을 형성하는 단계는
저농도 불순물을 함유하는 비정질 실리콘을 적충하는 단계와,
상기 저농도 불순물을 함유하는 비정질 실리콘을 열처리에 의해 결정화시키는 단계를 포함한다.
본 발명에 의하면, HSG 실리콘층 구조를 적용한 커패시터를 갖춘 반도체 메모리 장치에서 소자의 특성 저하를 방지하면서 양호한 Cmin/Cmax 비율을 얻을 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명에서는 HSG 실리콘층 구조를 적용한 커패시터에 있어서 커패시터의 불순물이 외향 확산되는 것을 방지하고 안정된 Cmin/Cmax를 얻을 수 있도록 하기 위하여, 하부 전극을 형성하는 데 있어서 실리콘 기판과 접하는 부분에는 불순물 농도를 낮게 함으로써 후속 공정에서 불순물의 확산에 의한 소자의 누설 전류 특성이 열화되는 것을 보완하고, 그 위에 불순물 농도가 높은 실리콘층을 형성한다.
제5도 및 제6도는 본 발명에 따라서 하부 전극의 하부 및 상부에서 불순물 농도를 각각 저농도 및 고농도로서 다르게 하는 경우에, 향상된 소자 특성을 확인한 결과를 나타낸 것으로서, 제5도는 종래 기술에 따른 하부 전극과 본 발명에 따른 하부 전극에서의 Cmin/Cmax 비를 비교한 그래프이고, 제6도는 종래 기술에 따른 하부 전극과 본 발명에 따른 하부 전극에서의 불순물 농도에 따른 소자 분리 영역에서의 파괴 전압 분포를 나타낸 그래프이다.
제5도 및 제6도의 결과를 얻는 데 있어서, 시험용 샘플로서 하부 및 상부가 서로 다른 불순물 농도를 가지는 실리콘층을 형성하기 위하여, 하부 전극에 도핑되는 불순물로서 인(P)을 사용하고, 인 소스 가스로서 PH3를 사용하였다. 먼저, PH3의 1차 입력 유량을 3.5 sccm으로 하여 하부 전극중 불순물 농도가 낮은 실리콘층을 하부 전극의 전체 두께의 약 8%정도의 두께로 형성하고, 그 후에 PH3의 2차 입력 유량을 10 sccm으로 하여 하부 전극중 불순물 농도가 높은 실리콘층을 형성함으로써 커패시터의 하부 전극을 형성하여 그 특성을 평가하였다. 대조용으로서, 종래의 경우와 같이 PH3의 입력 유량을 10 sccm으로 일정하게 함으로써, 커패시터의 하부 전극을 일정한 불순물 농도를 가지는 단일층으로 형성하였다.
제5도로부터 알 수 있는 바와 같이, Cmin/Cmax이 있어서 본 발명에 따라서 하부 전극을 하부 및 상부의 불순물 농도가 각각 저농도 및 고농도로서 다르게 되도록 형성한 경우(□)에는 종래의 경우(○)에 비하여 Cmin/Cmax가 약 5% 감소되었다.
또한, 제6도로부터 알 수 있는 바와 같이, 소자의 동작에 중요한 역할을 하는 소자 분리 영역에서의 파괴 전압에 있어서, 본 발명에 따라서 하부 전극을 하부 및 상부의 불순물 농도가 각각 저농도 및 고농도로서 다르게 되도록 형성한 경우(□)에는 종래의 경우(○)에 비하여 파괴 전압이 약 15% 이상 증가되었다. 이와 같은 파괴 전압 특성의 향상은 소자의 신뢰성을 향상시킨다.
상기 제5도 및 제6도의 결과로부터, 반도체 메모리 장치의 커패시커 표면적을 증가시키기 위하여 하부 전극에 HSG를 형성하는 공정을 사용하는 경우에, 본 발명에 따라서 하부 전극을 하부 및 상부의 불순물 농도가 각각 저농도 및 고농도로서 다르게 되도록 형성하면, 소자의 특성 저하를 방지할 수 있음을 확인하였다.
다음에, 상기한 바와 같은 원리를 이용한 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 구체적으로 설명한다.
[실시예 1]
제7도 내지 제9도는 본 발명의 제1 실시예에 따라서 하부 전극에만 선택적으로 HSG 형성함으로써 반도체 메모리 장치의 커패시터를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
제7도를 참조하면, 트랜지스터 등과 같은 하부 구조물이 형성된 반도체 기판(10)상에 상기 하부 구조물을 절연시킬 목적으로 절연층을 형성한다. 그 후, 상기 절연층상에 사진 식각 공정에 의해 포토레지스트 패턴(도시 생략)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 전연층을 식각하여 절연층 패턴(12)을 형성함으로써, 상기 반도체 기판(10)의 일부를 노출시키는 콘택홀(h2)을 형성한다.
제8도를 참조하면, 상기 포토레지스트 패턴을 제거한 후, 하부 전극의 불순물이 상기 반도체 기판(10)의 소자 분리층으로 확산되는 것을 억제하기 위하여, 상기 콘택홀(h2)이 형성된 결과물상에 저농도 불순물을 함유하는 비정질 실리콘을 증착하여 제1 도전층(14)을 형성한다. 그리고, 상기 제1 도전층(14) 위에 고농도 불순물을 함유하는 비정질 실리콘을 증착하여 제2 도전층(16)을 형성한다. 상기 불순물로서 인(P) 또는 비소(As)를 사용할 수 있다.
제9도를 참조하면, 상기 제2 도전층(16)상에 포토레지스트를 도포한 다음, 커패시터의 하부 전극 형성을 위한 포토레지스트 패턴(도시 생략)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 도전층(16) 및 제1 도전층(14)을 차례로 식각하여 제1 도전층 패턴(18) 및 제2 도전층 패턴(20)을 갖는 하부전극을 형성한다.
계속해서, 선택적 HSG 공정을 적용하여 상기 제1 도전층 패턴(18) 및 제2 도전층 패턴(20)으로 이루어진 하부 전극 표면에 HSG 실리콘층(22)을 형성하여 표면적이 증가된 하부 전극을 완성한다. 그 후, 유전막을 형성하고 일반적인 CMOS 공정을 완성한다.
[실시예 2]
제10도 내지 제12도는 본 발명의 제2 실시예에 따라 선택적 HSG 공정을 이용하여 반도체 메모리 장치의 커패시터를 제조하는 방법을 설명하기 위한 단면도이다.
제10도를 참조하면, 트랜지스터 등과 같은 하부 구조물이 형성된 반도체 기판(100)상에 상기 하부 구조물을 절연시키기 위하여 절연층을 형성한다. 그 후, 상기 절연층상에 포토레지스트 패턴(도시 생략)을 이용한 사진 식각 공정에 의해 상기 절연층을 식각하여 절연층 패턴(112)을 형성함으로써, 상기 반도체 기판(100)의 일부를 노출시키는 콘택홀(h3)을 형성한다.
제11도를 참조하면, 상기 식각 마스크로 사용한 포토레지스트 패턴을 제거한 다음, 콘택홀(h3)이 형성된 상기 결과물상에 하부 전극을 형성하기 위하여 도전층, 예를 들면 저농도 불순물을 함유하는 결정질 실리콘으로 구성되는 제1 도전층(114)과, 고농도 불순물을 함유하는 비정질 실리콘으로 구성되는 제2 도전층(116)을 차례로 증착한다. 다른 방법으로서, 상기 제1 도전층(116)을 결정질 실리콘으로 형성하지 않고, 저농도 불순물을 함유하는 비정질 실리콘으로 형성한 후, 열처리, 플라즈마 처리, 전자 빔 또는 레이저 빔 등의 조사에 의해 결정화시킴으로써, 후속의 HSG 실리콘층 형성 공정에서 상기 제1 도전층(116) 부분에서는 HSG 실리콘층의 형성이 방지되도록 할 수도 있다.
제12도를 참조하면, 상기 제2 도전층(116)상에 포토레지스트 패턴(도시 생략)을 이용한 사진 식각 공정에 의해 상기 제2 도전층(116) 및 제1 도전층(114)을 차례로 식각하여 제1 도전층 패턴(118) 및 제2 도전층 패턴(120)을 갖는 하부 전극을 형성한다.
계속해서, 상기 하부 전극에 대하여 선택적 HSG 형성 공정을 진행한다. 이 때, 하부 전극중 상기 제2 도전층 패턴(120)을 HSG 실리콘을 형성시키기 위한 하지막으로 이용하여 상기 제2 도전층 패턴(120)의 표면에만 HSG 실리콘층(122)을 형성한다. 여기서, 상기 제1 도전층 패턴(118)은 상기한 바와 같이 저농도 불순물을 함유하는 결정질 실리콘으로 구성되었으므로, 하부 전극으로부터 반도체 기판으로의 불순물 확산을 억제할 뿐만 아니라, HSG 실리콘층이 형성되지 않게 된다.
[실시예 3]
제13도 내지 제15도는 본 발명의 제3 실시예에 따라 선택적 HSG 공정을 이용하여 반도체 메모리 장치의 커패시터를 제조하는 방법을 설명하기 위한 단면도이다.
제13도를 참조하면, 상기 제2 실시예에서 상기 제10도를 참조하여 설명한 바와 같은 방법에 의해 반도체 기판(200)상에 상기 하부 구조물을 절연시키기 위한 절연층 패턴(212)을 형성한다.
그 후, 상기 결과물상에 하부전극을 형성하기 위하여 도전층, 예를 들면 저농도 불순물을 함유하는 결정질 실리콘으로 구성되는 제1 도전층(214)과, 결정화 차단막(215)과, 고농도 불순물을 함유하는 비정질 실리콘으로 구성되는 제2 도전층(216)을 차례로 증착한다. 여기서, 상기 제1 도전층(214)은 상기 제1 실시예에서와 마찬가지로 결정질 실리콘으로 형성하지 않고, 저농도 불순물을 함유하는 비정질 실리콘으로 형성한 후, 열처리, 플라즈마 처리, 전자 빔 또는 레이저 빔 등의 조사에 의해 결정화시킬 수도 있다. 또한, 상기 결정화 차단막(215)은 예를 들면 CVD(Chemical Vapor Deposition)에 의해 형성된 산화막, 또는 열산화에 의한 산화막을 100Å 이하의 두께로 형성함으로써 구성할 수 있다.
제14도를 참조하면, 상기 제2 도전층(216)상에 포토레지스트 패턴(도시 생략)을 이용한 사진 식각 공정에 의해 상기 제2 도전층(216), 결정화 차단막(215) 및 제1 도전층(214)을 차례로 식각하여, 사이에 결정화 차단막(215)이 형성된 상태로 제1 도전층 패턴(218)과 제2 도전층 패턴(220)이 형성된 하부 전극 패턴을 형성한다. 그 후, 상기 제1 도전층 패턴(218)과 제2 도전층 패턴(220)을 연결시키기 위하여, 습식 식각에 의해 상기 하부 전극 패턴의 측벽으로부터 상기 결정화 차단막(215)을 일정 폭 만큼 제거함으로써, 제1 도전층 패턴(218), 결정화 차단막 패턴(219) 및 제2 도전층 패턴(220)이 순차로 적층된 구조의 하부 전극을 형성한다.
제15도를 참조하면, 상기 하부 전극에 대하여 선택적 HSG 형성 공정을 진행한다. 이 때, 하부 전극중 상기 제2 도전층 패턴(220)을 HSG 실리콘을 형성시키기 위한 하지막으로 이용하여 상기 제2 도전층 패턴(220)의 표면에만 HSG 실리콘층(222)을 형성한다. 여기서, 상기 제1 도전층 패턴(218)과 제2 도전층 패턴(220) 사이의 연결은 상기 HSG 실리콘층(222) 형성시 실리콘의 증착에 의해 충분히 가능하게 된다. 그리고, 상기 제1 도전층 패턴(218)은 상기 제1 실시예에서와 마찬가지로 저농도 불순물을 함유하는 결정질 실리콘으로 구성되었으므로, 하부 전극으로부터 반도체 기판으로의 불순물 확산을 억제할 뿐 만 아니라, HSG 실리콘층이 형성되지 않게 된다.
일반적으로, 반도체 메모리 장치의 하부 전극을 형성하는 도전층에서 저농도 불순물을 함유하는 결정질 실리콘을 하지막으로 하여 그 상부에 고통도 불순물을 함유하는 비정질 실리콘을 증착할 때, 하부의 결정질 실리콘에 의해 상부에 증착되는 비정질 실리콘의 결정화가 촉진되는 경우가 발생할 수도 있으나, 제3 실시예에 따르면 결정질 실리콘으로 구성되는 제1 도전층과 비정질 실리콘으로 구성되는 제2 도전층 사이에 결정화 차단막을 형성하였으므로, 제2 도전층의 비정질 실리콘이 제1 도전층의 결정질 실리콘에 의해 결정화되는 것을 방지할 수 있다.
상기한 바와 같이 본 발명의 바람직한 실시예에 따른 공정을 이용하여 반도체 메모리 장치의 케피시터를 제조하면, 소자의 특성 저하를 방지하는 동시에 양호한 Cmin/Cmax 비율을 얻을 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (12)

  1. 제1 도전층 및 제2 도전층이 차례로 적층된 구조를 가지고, 표면에 선택적으로 HSG가 형성된 하부 전극을 포함하는 반도체 메모리 장치의 커패시터에 있어서, 상기 제1 도전층은 저농도 불순물을 함유하는 비정질 실리콘으로 구성되고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
  2. 제1항에 있어서, 상기 불순물인 인(P) 또는 비소(As)인 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
  3. 제1 도전층 및 제2 도전층이 차례로 적층된 구조를 가지고, 표면에 선택적으로 HSG가 형성된 하부 전극을 포함하는 반도체 메모리 장치의 커패시터에 있어서, 상기 제1 도전층은 저농도 불순물을 함유하는 결정질 실리콘으로 구성되고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
  4. 제3항에 있어서, 상기 제1 도전층과 제2 도전층 사이에 형성된 결정화 차단막을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
  5. 제4항에 있어서, 상기 결정화 차단막은 산화막인 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
  6. 반도체 기판상에 형성된 절연층을 부분적으로 식각하여 상기 반도체 기판을 노출시키는 하부 전극 콘택홀을 형성하는 단계와, 상기 결과물상에 제1 도전층 및 제2 도전층을 차례로 형성하는 단계와, 상기 제2 도전층 및 제1 도전층을 패터닝하여 제1 도전층 패턴 및 제2 도전층 패턴이 차례로 적층된 하부 전극 패턴을 형성하는 단계와, 선택적 HSG 형성 공정에 의해 상기 하부 전극 패턴의 표면에 HSG 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  7. 제6항에 있어서, 상기 제1 도전층은 저농도 불순물을 함유하는 비정질 실리콘으로 형성하고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  8. 제6항에 있어서, 상기 제1 도전층은 저농도 불순물을 함유하는 결정질 실리콘으로 형성하고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  9. 반도체 기판상에 형성된 절연층을 부분적으로 식각하여 상기 반도체 기판을 노출시키는 하부 전극 콘택홀을 형성하는 단계와, 상기 결과물상에 제1 도전층, 결정화 차단막, 제2 도전층을 차례로 형성하는 단계와, 상기 제2 도전층, 결정화 차단막, 제1 도전층을 패터닝하여 제1 도전층 패턴, 결정화 차단막, 제2 도전층 패턴이 차례로 적층된 하부 전극 패턴을 형성하는 단계와, 상기 제1 도전층 패턴과 제2 도전층 패턴이 연결될 수 있도록 상기 하부 전극 패턴의 측벽으로부터 상기 결정화 차단막을 습식 식각에 의해 소정의 폭 만큼 제거하는 단계와, 선택적 HSG 형성 공정에 의해 상기 제2 도전층의 표면에 HSG 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  10. 제9항에 있어서, 상기 제1 도전층은 저농도 불순물을 함유하는 결정질 실리콘으로 형성하고, 상기 결정화 차단막은 산화막으로 형성하고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  11. 제10항에 있어서, 상기 산화막은 CVD(Chemical Vapor Deposition) 또는 열산화에 의해 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  12. 제9항에 있어서, 상기 제1 도전층을 형성하는 단계는 저농도 불순물을 함유하는 비정질 실리콘을 적층하는 단계와, 상기 저농도 불순물을 함유하는 비정질 실리콘을 열처리에 의해 결정화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
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