KR0141950B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법Info
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 활성 영역상에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 식각된 제1도전층, 제1켑층 및 제2캡층을 마스크로 하여 반도체기판에 이온을 주입하여 소스/드레인 영역을 형성하는 공정과, 상기 식각된 제1도전층, 제1캡층 및 제2캡층의 측면에 측벽스페이서를 형성 후 결과물 전면에 보호막 및 콘택산화막을 순차적층시키는 공정과, 상기 보호막 및 콘택산화막을 선택적으로 식각하여 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 상기 소스/드레인 영역과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성되며, 상기와 같이 게이트 전극 상부에는 캡층을 형성하고, 상기 캡층 측면에는 측벽 스페이서를 형성하여 비트라인을 형성시 자기정렬적으로 형성함과 동시에 절연특성을 개선할 수 있는 효과가 있다.
Description
제1도는 종래의 기술에 의한 스택형 캐패시터의 레이아웃도.
제2도는 제1도의 단면(AA')도.
제3도는 제2도를 SEM으로 찍은 단면도.
제4도는 본 발명에 의한 제1실시예의 반도체소자의 제조방법을 도시한 단면도.
제5도는 본 발명에 의한 제2실시예의 반도체소자의 제조방법을 도시한 단면도.
제6도는 본 발명에 의한 제3실시예의 반도체소자의 제조방법을 도시한 단면도.
제7도는 본 발명에 의한 제4실시예의 반도체소자의 제조방법을 도시한 단면도.
제8도는 본 발명에 의한 제5실시예의 반도체소자의 제조방법을 도시한 단면도.
제9도는 본 발명에 의한 제6실시예의 반도체소자의 제조방법을 도시한 단면도.
제10도는 본 발명에 의한 제7실시예의 반도체소자의 제조방법을 도시한 단면도.
제11도는 본 발명에 의한 제8실시예의 반도체소자의 제조방법을 도시한 단면도.
제12도는 본 발명에 의한 제9실시예의 반도체소자의 제조방법을 도시한 단면도.
제13도는 본 발명에 의한 제10실시예의 반도체소자의 제조방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체기판22 : 소스/드레인 영역
23 : 제1도전층24 : 제2캡층
25 : 제2캡층26 : 측벽스페이서
27 : 보호막28 : 산화막
29 : 콘택산화막30 : 식각마스크
31 : 표면변화층32 : 제2도전층
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 인접하는 도전층 사이의 절연특성을 개선함으로써 집적도를 개선하기 위한 반도체소자의 제조방법에 관한 것이다.
반도체소자 중 디램(DRAM)은 주로 하나의 셀 선택트랜지스터와 하나의 캐패시터를 기본셀로 하는 메모리 소자로서, 상기 셀 선택 트랜지스터의 게이트는 워드라인에 연결되고 드레인은 비트라인에 연결되며, 소스는 일측이 접지된 상기 캐패시터와 연결되어 상기 캐패시터에 축척된 전하의 유무에 따라 정보의 기억이 이루어지며, 1970년대 개발된 이래 최근에는 256메가 디램의 개발에 이르기까지, 정보의 대용량화와 고속화에 적합하도록 고집적을 위한 연구가 활발히 이루어지고 있다.
그리고 이러한 연구는 주로 유전체막을 이루는 물질을 개발하거나 또는 캐패시터의 형태를 변형시키는 등 크게 두가지 방법이 사용되고 있는데, 상기 캐패시터의 형태를 변형시키는 방법으로는 대표적인 예로 트랜치형(trench type) 캐패시터와 스택형(stack type) 캐패시터를 들 수 있으며, 이를 개략적으로 설명하면 다음과 같다.
먼저 전자의 트랜치형은, 반도체기판상에 수직방향으로 홈을 형성하고 그 홈의 측면을 유효면적으로 사용함으로써 캐패시턴스를 증가시키는 것으로 작은 셀 면적에 비해 큰 캐패시턴스를 얻을 수 있는데, 어느 정도의 캐패시턴스 증가는 가능하나 상기 홈 면적이 제한적이므로 단순한 트렌치 구조만을 256메가 이상급에 적용하기에는 캐패시턴스가 충분하지 못하다.
반면 후자의 스택형의 경우, 제1도에 도시한 바와 같이 트랜지스터의 소스/드레인 영역에 연결되어 쓰거나 읽는 신호를 전달하는 비트라인(BL)이 워드라인(WL)과 교차되어 배열되며, 제2도를 참조하여 그 구조를 살펴보면 반도체기판(1)의 소정영역상에 활성영역과 비활성영역을 정의하기 위해 형성된 필드산화막(20)과, 상기 활성영역에 도전물질을 증착시키고 패터닝(patterning)하여 형성된 게이트 전극(4)과, 상기 게이트 전극(4)을 마스크(mask)로 하여 상기 반도체 기판상에 불순물을 주입시켜 형성된 소스/드레인(source/drain) 영역(2)과, 상기 게이트 전극(4)을 절연시키기 위한 게이트 산화막(5)과, 콘택홀을 통해 상기 소스/드레인 영역과 연결되도록 도전물질을 증착시킨 후 패터닝한 스토리지 전극(storage electrode)(6)와, 상기 스토리지 전극(6) 위에 형성된 유전체막과, 상기 유전체막 위에 도전물질을 증착시켜 형성된 플레이트 전극(plate electrode)(7)와, 상기 플레이트 전극(7) 위에 형성된 콘택산화막(8)과, 상기 콘택산화막(8) 위에 형성된 비트라인(9)과, 상기 비트라인(9)과 금속배선층(12)을 절연시키기 위한 층간절연막(10) 및 금속배선층(12)으로 구성된다.
이때 상기 소스/드레인 영역(2)과 비트라인(9)은 상기 콘택 산화막을 식각하여 콘택홀(contact hole)을 형성할 때 상기 비트라인(9)의 단차피복성을 개선하기 위하여 콘택홀의 상부를 하부보다 넓게 가공하는 경사콘택홀을 형성하므로, 제2도 및 제3도에 도시한 바와 같이 A부분에서 상기 게이트 전극과 비트라인 사이를 격리시키기 위한 절연막의 두께가 얇게되며, 콘택 마스크의 오정렬이나 집적도가 증가하여 소자가 축소화됨으로 인해 상기 게이트전극과 비트라인 사이의 합선(short)될 가능성이 크므로 소자의 신뢰성이 저하되는 문제점이 있다.
따라서 본 발명의 목적은, 상기와 같은 문제점을 해결하기 위하여 게이트 전극 상부에는 캡층을 형성하고, 상기 캡층 측면에는 측벽 스페이서를 형성하여 비트라인을 형성시 자기정렬적으로 형성함과 동시에 절연특성을 개선할 수 있는 반도체소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은, 반도체기판의 활성영역상에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 식각된 제1 도전층, 제1 및 제2캡층을 마스크로 하여 반도체기판에 이온을 주입하여 소스/드레인 영역을 형성하는 공정과, 상기 식각된 제1도전층, 제1캡층 및 제2캡층의 측면에 측벽스페이서를 형성 후 결과물 전면에 보호막 및 콘택산화막을 순차적층시키는 공정과, 상기 보호막 및 콘택산화막을 선택적으로 식각하여 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 상기 소스/드레인영역과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
제4도는 본 발명의 제1실시예로서, 이를 참조하여 설명하면 다음과 같다.
(a)도에서는 도시하지는 않았으나 먼저 반도체기판(21) 위에 활성영역과 비활성영역을 정의하기 위하여 필드산화막을 형성한 후 상기 활성영역상에 게이트 절연막과 게이트 전극용 제1도전층(22)과, 제1 및 제2캡층(24,25)을 순차적으로 적층시키고, 상기 제2캡층(25) 위에 포토레지스트를 도포한 후 노광 및 현상하여 식각 마스크를 형성하고 이를 적용하는 상기 게이트 절연막과 제1도전층(23), 제1 및 제2캡층(24,25)을 식각한다.
이때 상기 제1도전층(23)은 불순물이 도핑된 다결정실리콘으로 이루어지며, 상기 제1캡층(24)은 산화막으로, 제2캡층(25)은 질화물이나 실리콘 또는 폴리이미드로 이루어진다.
이어서, 상기 식각된 게이트 절연막과 제1도전층(23), 제1 및 제2캡층(24,25)을 마스크로 하여 반도체 기판(21) 상에 As 또는 p 등의 n형 불순물을 주입하여 저농도 불순물 영역(LDD : Lightly Doped Drain)을 형성한다.
(b)도 및 (c)도에서는 상기 저농도 불순물 영역 형성 후 결과물 위에 저압화학기상증착(LPCVD :Low Pressure Chemical Vapor Deposition)법으로 1000Å∼1500Å 정도 두께의 산화막을 형성한 후 반응성 이온식각(RIE:Reactive Ion Etching) 등의 이방건식식각법으로 에치백(etch back)하여 상기 식각된 게이트 절연막과 제1도전층(23), 제1 및 제2캡층(24,25)의 측면에 측벽스페이서(26)를 형성하며, (d)도에서는 상기 측벽스페이서(26)를 마스크로 하여 상기 반도체기판(21)상에 다시 n형 불순물을 이온주입하여 소스/드레인 영역(22)을 형성하는데, 이 공정은 생략가능하다.
(e)도 및 (f)도에서는 상기 소스/드레인 영역(22)형성 후 결과물 전면에 보호막(27)과 콘택산화막(29)을 순차 적층시킨다.
이때 상기 보호막(27)은 실리콘이나 질화물을 저압화학기상증착법으로 200Å∼1000Å 정도 두께로 증착시켜 이루어지며, 상기 콘택산화막(29)은 BPSG(Boro-Phospho Silicated Glass)나, 도핑되지 않은 산화막과 BPSG의 적층막을 화학기상증착법으로 500Å∼6000Å 정도 두께로 증착시킨 후 산소 또는 산소가 포함된 분위기에서 2900℃ 이상의 온도로 열처리에 의한 평탄화시켜 이루어진다.
(g)도에서는 상기 콘택 산화막(29) 위에 포토레지스트를 도포하고, 노광 및 현상하여 콘택홀을 형성하기 위한 식각마스크(30)를 형성하고, (h)도에서는 상기 식각마스크(30)를 적용하여 HF등이 포함된 식각에천트로 처리하여 상기 콘택 산화막(29)을 부분적으로 제거한다.
이때 상기 보호막(27)은 상기 콘택산화막(29)에 대해 식각선택성을 가지므로 식각저지층으로 작용한다.
(i)도 및 (j)도에서는 상기 식각마스크(30)를 제거하고 상기 식각된 콘택산화막(29)을 마스크로 하여 상기 보호막(27)을 선택적으로 식각한 후 결과물 전면에 다결정실리콘과 WSi2를 차례로 적층시켜 비트라인용 제2도전층을 형성한다.
이때 상기 비트라인용 제2도전층은 TiN이나 TiW 등의 물질과 W 등의 고융점 금속물질의 적층구조를 사용하기도 한다.
제5도는 본 발명의 제2실시예로서, (a)도의 제1도전층(23) 형성으로부터 (h)도의 콘택산화막(29)의 식각공정까지는 제1실시예와 동일하므로 제4도의 (a)도에서 (h)도의 설명을 참조하며, 후속공정은 다음과 같다.
(i)도 및 (j)도에서는 상기 식각마스크(30)를 제거한 후 상기 콘택산화막(29)과 보호막(27)을 차례로 에치백하여 상기 제2캡층(25) 및 상기 측벽스페이서(26)사이의 소스/드레인 영역(22)을 노출시킨 다음, 상기 제2캡층을 습식 또는 건식식각으로 제거한 후 다결정실리콘과 WSi2를 차례로 적층시켜 비트라인용 제2도전층(32)을 형성한다.
제6도 및 제7도는 본 발명의 제3 및 제4실시예로서, 상기 게이트 전극을 게이트 절연막이나 제1 및 제2캡층보다 안쪽으로 들어가도록 형성함으로써 격리특성을 더욱 개선한 것으로, 상기 게이트 전극을 형성하는 공정을 제외하고는 제6도의 (b)도로부터 (차)도의 공정은 제4도의 (b)도로부터 (j)도의 공정과 동일하며, 제7도의 (b)도로부터 (f)도의 공정은 제1도와 동일하고, (i)도 및 (j)도의 공정은 제5도의 (i)도 및 (j)도의 공정과 동일하므로 이를 참조하고, 상기 게이트 전극을 형성하는 공정은 제6도의 (a)도를 참조하여 설명하면 다음과 같다.
반도체기판 위에 활성영역과 비활성영역을 정의하기 위하여 필드산화막을 형성한 후 상기 활성영역상에 게이트 절연막과 게이트 전극용 제1도전층(23), 제1 및 제2캡층(24,25)을 순차적으로 적층시키고, 상기 제2캡층(25) 위에 포토레지스트를 도포한 후 노광 및 현상하여 식각마스크를 형성하고 이를 적용하여 상기 게이트 절연막과 제1도전층(23), 제1 및 제2캡층(24,25)을 식각한다.
이때 상기 제1도전층은 불순물이 도핑된 다결정실리콘을 다른 층들과 함께 식각한 후 H3Po4를 포함한 습식용액이나, CH3와 O2를 포함하는 화학적건식식각 방식을 이용하여 그 측면을 300Å∼1000Å 정도 등방성식각하여 이루어지며, 상기 제1캡층(24)은 1000Å∼3000Å 정도 두께의 산화막으로, 제2캡층(25)은 200Å∼1000Å 질화물이나 실리콘으로 이루어진다.
이어서, 상기 식각된 제1 및 제2캡층(24,25)을 마스크로 하여 반도체 기판(21)상에 As 또는 P 등의 n형 불순물을 주입하여 저농도 불순물 영역(LDD:Lightly Doped Drain)을 형성한다.
제8도는 본 발명의 제5실시예로서, 상기 제1 및 제2캡층 대신 단일 캡층을 사용하고, 제3실시예에서와 같이 게이트 전극이 상기 캡층보다 안쪽으로 들어가도록 하며, 상기 보호막을 에치백한 것으로 설명하면 다음과 같다.
먼저 (a)도에서는 반도체기판 위에 활성영역과 비활성영역을 정의하기 위하여 필드산화막을 형성한 후 상기 활성영역상에 절연물질을 소정의 두계로 도포하여 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 불순물이 도핑된 다결정실리콘을 도포하여 게이트 전극용 제1도전층 (23)을 형성한 후 상기 제1도전층(23) 위에 1000Å∼3000Å 정도의 두께로 산화막을 성장시켜 제1캡층(24)을 형성한 다음 동일한 식각마스크로 상기 게이트 절연막(3)과 제1도전층 및 제1캡층(24)을 식각한다.
그리고 상기 제1도전층은 제6도 및 제7도에서의 방법과 동일하게 H3Po4를 포함한 습식용액이나, CH3와 O2를 포함하는 화학적건식식각 방식을 이용하여 그 측면을 300Å∼1000Å 정도 등방성식각하며, 이후의 (b)도로부터 (h)도까지의 공정은 제1도의 (b)도로부터 (h)도까지의 공정과 동일하므로 이를 참조하며, 후속공정은 다음과 같다.
(i)도에서는 상기 식각마스크를 건식 및 습식식각으로 제거하고, 콘택 산화막(29)을 에치백하여 보호막(27)이 노출되도록 한 후 다시 (j)도에서 상기 보호막(27)도 에치백하여 상기 측벽스페이서(26) 사이의 소스/드레인 영역을 노출시킴으로써 콘택홀을 형성한다.
(k)도에서는 상기 콘택홀 형성 후 결과물 전면에 다결정실리콘과 WSi2를 차례로 적층시키거나 TiN이나 TiW 등의 접착물질과 W 등의 고융점 금속물질을 적층시키며, 이어서 상기 적층된 물질을 패터닝하여 상기 콘택홀을 통해 소스/드레인 영역과 접촉하는 비트라인용 제2도전층(32)을 형성한다.
제9도는 본 발명의 제6실시예로서, 상기 제5실시예와 동일하게 단일 캡층을 사용하나 산화막 대신 질화막이나 폴리이미드(polyimide)로 형성하며, 제3실시예에서와 같이 게이트 전극이 상기 캡층보다 안쪽으로 들어가도록 한 것으로, 설명하면 다음과 같다.
(a)도에서는 반도체기판 위에 활성영역과 비활성영역을 정의하기 위하여 필드산화막을 형성한 후 상기 활성영역상에 절연물질을 소정의 두께로 도포하여 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 불순물이 도핑된 다결정실리콘을 도포하여 게이트 전극용 제1도전층(23)을 형성한 후 그 위에 1000Å∼3000Å 정도의 두께로 질화막이나 폴리이미드를 증착시켜 제1캡층(24)을 형성한 다음 동일한 식각마스크를 적용하여 상기 게이트 절연막과 제1도전층(23) 및 제1캡층(24)을 식각한다.
그리고 상기 제1도전층(23)은 제6도 및 제7도에서의 방법과 동일하게 H3Po4를 포함한 습식용액이나, CH3와 O2를 포함하는 화학적건식식각 방식을 이용하여 그 측면을 300Å∼1000Å 정도 등방성식각하며, 이후의 (b)도로부터 (d)도의 공정은 제1도의 (b)도로부터 (d)도까지의 공정과 동일하므로 이를 참조하며, 후속공정은 다음과 같다.
(e)도 및 (f)도에서는 상기 소스/드레인 영역 형성후 결과물 전면에 소정의 두께로 산화막(28)을 형성하고, 상기 산화막(28) 위에 도핑되지 않은 글래스(glass)를 1000Å∼3000Å 정도의 두께로 도포한 다음 그 위에 불순물이 도핑된 않은 BPSG 등을 5000Å∼6000Å 정도의 두께로 증착시킨 후 산소가 포함된 분위기에서 2900℃ 이상에서 열처리하여 평탄성이 양호한 콘택산화막(29)을 형성한다.
(g)도에서는 제4도의 (g)도와 도일하게 상기 콘택산화막(29) 위에 포토레지스트를 도포, 노광 및 현상하여 식각마스크(30)를 형성한 후 (h)도에서 이를 적용하여 상기 콘택산화막(29)을 등방성식각하여 하부의 산화막(28)이 노출되도록하며, (자)도 및 (차)에서 상기 식각마스크를 제거하고, 콘택산화막(27) 및 산화막(28)을 순차적으로 에치백하여 상기 제1캡층(24)의 상부영역을 노출시킴과 아울러 소스/드레인 영역을 노출시켜 콘택홀을 형성하며, (k)도에서 상기 제8도와 동일하게 상기 콘택홀 형성 후 결과물 전면에 다결정실리콘과 WSI2를 차례로 적층시키거나 TiN이나 TiW 등의 접착물질과 W 등의 고융점 금속물질의 적층시킨 후 패터닝하여 상기 콘택홀을 통해 소스/드레인 영역과 접촉하는 비트라인용 제2도전층(32)을 형성한다.
제10도는 본 발명의 제7실시예로서, 상기 제5실시예와 동일하게 산화막으로된 단일캡층을 사용하며, 게이트 전극의 측면을 식각하지 않고, 보호막도 에치백시키지 않은 것으로 설명하면 다음과 같다.
(a)도에서는 상기 반도체기판 위에 활성영역과 비활성영역을 정의하기 위하여 필드산화막을 형성한 후 상기 활성영역상에 절연물질을 소정의 두께로 도포하여 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 불순물이 도핑된 다결정실리콘을 도포하여 게이트 전극용 제1도전층 (23)을 형성한 후 그 위에 산화막을 성장시켜 제1캡층(24)을 형성한 다음 동일한 식각마스크를 적용하여 상기 게이트 절연막과 제1도전층(23) 및 제1캡층(24)을 식각하며, 이후의 (b)도로부터 (j)도의 공정은 제4도의 (b)도로부터 (j)도의 공정과 동일하므로 이를 참조한다.
제11도는 본 발명의 제8실시예로서, 상기 제5실시예와 동일하게 산화막으로된 단일캡층을 사용하며, 게이트 전극의 측면을 식각하지 않고, 보호막은 에치백하는 것으로, 설명하면 다음과 같다.
(a)도의 공정은 제10도의 (a)도와 동일하며, (b)도로부터 (h)도까지의 공정은 제1도의 (b)도로부터 (h)도까지의 공정과 동일하므로 각각의 도면을 참조하고, 후속공정은 다음과 같다.
(i)도에서는 상기 식각마스크를 건식 및 습식식각으로 제거하고, 콘택 산화막(29)을 에치백하여 보호막(27)이 노출되도록 한 후 다시 (j)도에서 상기 보호막(27)도 에치백하여 상기 측벽스페이서(26) 사이의 소스/드레인 영역을 노출시킴으로써 콘택홀을 형성하고, (k)도에서 상기 콘택홀을 통해 소스/드레인 영역과 접촉하는 비트라인용 제2도전층을 형성한다.
제12는 본 발명의 제9실시예로서, 측벽스페이서 및 게이트 전극 상부의 산화막으로된 제1캡층(24)의 표면을 질화시키거나 또는 시릴화하고, 보호막을 사용하는 것으로, 설명하면 다음과 같다.
(a)도로부터 (c)도까지의 공정은 상기 제10도의 (a)도로부터 (c)도까지의 공정과 동일하므로, 이를 참조하고 후속공정은 다음과 같다.
(d)도에서는 상기 산화막으로된 제1캡층(24)과 측벽스페이서(26)의 표면을 NH3또는 N2분위기로 고온급속열처리하거나 플라즈마 처리하여 질화시키며, 또는 SiH4, SiH2Cl2등의 분위기로 고온급속열처리하거나 플라즈마 처리하여 시릴화시킴으로써 산화막과 식각선택성이 다른 표면변화층(31)을 형성한다.
이때 상기 소스/드레인 영역의 표면도 함께 질화 또는 시릴화 되며 상기 표면변화층(31)을 형성하는 또 다른 방법으로는 N 또는 Si 등이 포함된 소스를 이용하여 이온주입하여도 된다.
(e)도 및 (f)도에서는 상기 제9도의 (e)도 및 (f)도와 동일하게 상기 소스/드레인 영역 형성 후 결과물 전면에 소정의 두께로 산화막(28)을 형성한 후 그 위에 도핑되지 않은 글래스를 1000Å∼3000Å 정도의 두께로 도포하고 이어서 불순물이 도핑된 않은 BPSG 등을 5000Å∼6000Å 정도의 두께로 증착시킨 후 산소가 포함된 분위기에서 2900℃ 이상에서 열처리하여 평탄성이 양호한 콘택산화막(29)을 형성한다.
(g)도 및 (h)도에서는 상기 콘택산화막(29) 위에 식각마스크(30)를 형성하고 이를 적용하여 상기 콘택산화막(29) 및 산화막(28)을 등방성식각하여 상기 표면변화층(31)의 일부가 노출되도록 한 후 상기 식각마스크(30)를 제거한다.
(i)도 및 (j)도에서는 상기 식각된 콘택산화막(29)과 산화막(28)을 마스크로 하여 상기 표면변화층(31)의 노출된 부분을 선택적으로 식각하는데, 이때 상기 소스/드레인 영역의 질화 또는 시릴화된 상부표면도 함께 식각시키며, 이어서 상부표면이 식각된 소스/드레인 영역과 접촉하는 비트라인용 제2도전층을 형성한다.
제13도는 본 발명의 제10실시예로서, 제12도와 같이 측벽스페이서 및 게이트 전극 상부의 산화막으로된 제1캡층의 표면을 질화시키거나 또는 시릴화하고, 보호막 및 상기 시릴화 또는 질화된 제1캡층의 표면을 에치백하는 것으로, 설명하면 다음과 같다.
(a)도로부터 (g)도까지의 공정은 상기 제12도의 (a)도로부터 (g)도까지의 공정과 동일하므로 이를 참조하고, 후속공정은 다음과 같다.
(h)도에서는 상기 식각마스크(30)을 제거하고, 콘택산화막(29) 및 산화막(28)을 순차적으로 에치백하에 상기 표면변화층(31)의 일부영역을 선택적으로 노출시킨 후 (i)도 및 (j)도에서 상기 표면변화층(31)의 노출된 부분과 상기 소스/드레인 영역의 질화 또는 시릴화된 상부표면도 함께 식각시키며, 이어서 상부표면이 식각된 소스/드레인 영역과 접촉하는 비트라인용 제2도전층(32)을 형성한다.
이상에서와 같이 본 발명에 의하면 게이트 전극 상부에는 캡층을 형성하고, 상기 캡층 측면에는 측벽스페이서를 형성하여 비트라인용 제2도전층 형성시 자기정렬적으로 형성함과 동시에 절연특성을 개선할 수 있는 효과가 있다.
Claims (53)
- 반도체기판의 활성영역상에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 식각된 제1도전층, 제1캡층 및 제2캡층을 마스크로 하여 반도체기판에 이온을 주입하여 소스/드레인 영역을 형성하는 공정과, 상기 식각된 제1도전층, 제1캡층 및 제2캡층의 측면에 측벽스페이서를 형성 후 결과물 전면에 보호막 및 콘택산화막을 순차적층시키는공정과, 상기 보호막 및 콘택산화막을 선택적으로 식각하여 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀 형성후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 상기 소스/드레인 영역과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1도전층은 상기 제1도전층, 제1캡층 및 제2캡층을 식각한 후 그 상기측벽스페이서를 형성하기 전에 그 측면을 소정 깊이로 식각하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제2항에 있어서, 상기 제1도전층의 측면을 식각하는 공정은 H2PO4를 이용한 습식식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법
- 제2항에 있어서, 상기 제1도전층의 측면을 식각하는 공정은 CHF3와 O2를 이용한 화학적건식식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제2항에 있어서, 상기 제1도전층의 측면 식각깊이는 300Å∼1000Å 정도임을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1캡층은 산화막이며, 제2캡층은 질화막, 폴리이미드 또는 실리콘막중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2캡층은 전체가 산화막, 질화막, 폴리이미드 또는 실리콘막 중 어느 하나로된 단일막임을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 측벽스페이서는 상기 소스/드레인 영역 형성 후 결과물 전면에 소정의 두께로 산화막을 형성하는 공정과, 상기 산화막을 반응성이온식각하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 보호막은 질화막, 폴리이미드 또는 실리콘막중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 콘택산화막은 불순물이 도핑되지 않은 글래스와 불순물이 도핑된 글래스를 순차적층시킨 후 열처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 콘택홀은 상기 콘택산화막 위에 사진식각마스크를 형성하는 공정과, 상기 식각마스크를 적용하여 상기 콘택산화막을 식각하는 공정과, 상기 식각된 콘택산화막을 마스크로하여 보호막을 부분적으로 식각함으로써 상기 제2캡층의 상부와 소스/드레인 영역을 노출시키는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판의 활성영역상에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 캡층을 형성한 후 동일 마스크를 적용하여 제1도전층 및 캡층을 식각하는 공정과, 상기 식각된 제1도전층, 캡층을 마스크로 하여 반도체기판에 이온을 주입하여 소스/드레인 영역을 형성하는 공정과, 상기 식각된 제1도전층, 캡층의 측면에 측벽스페이서를 형성 후 결과물 전면에 보호막 및 콘택산화막을 순차적층시키는 공정과, 상기 콘택산화막을 사진식각법으로 선택적으로 식각하여 보호막의 소정영역을 노출시키는 공정과, 상기 잔여 콘택산화막 및 보호막을 에치백하여 상기 캡층의 상부를 노출시킴과 동시에 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 상기 소스/드레인 영역과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제12항에 있어서, 상기 제1도전층은 상기 제1도전층과 캡층을 식각한 후 상기 측벽스페이서를 형성하기 전에 그 측면을 소정 깊이로 식각하는 공정을 더 포함하여 구성된 것을 특징으로 하는반도체소자의 제조방법.
- 제13항에 있어서, 상기 제1도전층의 측면을 식각하는 공정은 H3PO4 를 이용한 습식식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 제1도전층의 측면을 식각하는 공정은 CHF3와 O2를 이용한 화학적건식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 제1도전층의 측면 식각깊이는 300Å∼1000Å 정도임을 특징으로 하는 반도체소자의 제조방법.
- 제12항에 있어서, 상기 캡층은 소정의 두께를 가진 산화막임을 특징으로 하는 반도체소자의 제조방법.
- 제12항에 있어서, 상기 측벽스페이서는 상기 소스/드레인 영역 형성 후 결과물 전면에 소정의 두께로 산화막을 형성하는 공정과, 상기 산화막을 반응성이온식각하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제12항에 있어서, 상기 보호막은 질화막, 폴리이미드 또는 실리콘막중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
- 제12항에 있어서, 상기 콘택산화막은 불순물이 도핑되지 않은 글래스와 불순물이 도핑된 글래스를 순차적층시킨 후 열처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판의 활성영역상에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과 상기 식각된 제1도전층, 제1캡층 및 제2캡층을 마스크로 하여 반도체기판에 이온을 주입하여 소스/드레인 영역을 형성하는 공정과, 상기 식각된 제1도전층, 제1캡층 및 제2캡층의 측면에 측벽스페이서를 형성 후 결과물 전면에 보호막 및 콘택산화막을 순차적층시키는 공정과, 상기 콘택산화막을 사진식각법으로 선택적으로 식각하여 보호막의 소정영역을 노출시키는 공정과, 상기 잔여 콘택산화막과, 보호막 및 측벽스페이서의 상부를 순차적으로 에치백하여 상기 제2캡층을 노출시킴과 동시에 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 제2캡층을 제거한 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 상기 소스/드레인 영역과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제21항에 있어서, 상기 제1도전층은 상기 제1도전층, 제1캡층 및 제2캡층을 식각한 후 상기 측벽스페이서를 형성하기 전에 그 측면을 소정 깊이로 식각하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제22항에 있어서, 상기 제1도전층의 측면을 식각하는 공정은 H3PO4를 이용한 습식식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제22항에 있어서, 상기 제1도전층은 측면을 식각하는 공정은 CHF3와 O2 를 이용한 화학적건식식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제22항에 있어서, 상기 제1도전층은 측면 식각깊이는 300Å∼1000Å 정도임을 특징으로 하는 반도체소자의 제조방법.
- 제21항에 있어서, 상기 제1캡층은 산화막이며, 제2캡층은 질화막, 폴리이미드 또는 실리콘막중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
- 제21항에 있어서, 상기 측벽스페이서는 상기 소스/드레인 영역 형성 후 결과물 전면에 소정의 두께로 산화막을 형성하는 공정과, 상기 산화막을 반응성이온식각하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제21항에 있어서, 상기 보호막은 질화막, 폴리이미드 또는 실리콘막 중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
- 제21항에 있어서, 상기 콘택산화막은 불순물이 도핑되지 않은 글래스와 불순물이 도핑된 글래스를 순차적층시킨 후 열처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판의 활성영역상에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 캡층을 형성한 후 동일 마스크를 적용하여 상기 제1도전층과 캡층을 식각하는 공정과, 상기 식각된 제1도전층과 캡층을 마스크로 하여 반도체기판에 이온을 주입하여 소스/드레인 영역을 형성하는 공정과, 상기 식각된 제1도전층과 캡층의 측면에 측벽스페이서를 형성 후 결과물 전면에 표면변화층을 형성하는 공정과, 상기 표면변화층 상부에 보호막 및 콘택산화막을 순차적층시키는 공정과, 상기 보호막 및 콘택산화막을 선택적으로 식각하여 표면변화층의 소정영역을 노출시키는 공정과, 상기 식각된 보호막 및 콘택산화막을 마스크로 하여 노출된 표면변화층의 소정영역을 식각하여 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀을 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 상기 소스/드레인 영역과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제30항에 있어서, 상기 제1도전층은 상기 제1도전층과 캡층을 식각한 후 상기 측벽스페이서를 형성하기 전에 그 측면을 소정 깊이로 식각하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제31항에 있어서, 상기 제1도전층은 측면을 식각하는 공정은 H3PO4를 이용한 습식식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제31항에 있어서, 상기 제1도전층은 측면을 식각하는 공정은 CHF3와 O2를 이용한 화학적건식식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제31항에 있어서, 상기 제1도전층은 측면 식각깊이는 300Å∼1000Å 정도임을 특징으로 하는 반도체소자의 제조방법.
- 제30항에 있어서, 상기 캡층은 소정의 두께를 가진 산화막임을 특징으로 하는 반도체소자의 제조방법.
- 제30항에 있어서, 상기 측벽스페이서는 상기 소스/드레인 영역 형성 후 결과물 전면에 소정의 두께로 산화막을 형성하는 공정과, 상기 산화막을 반응성이온식각하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제30항에 있어서, 상기 표면변화층은 상기 캡층과 측벽스페이서 및 상기 측벽스페이서 사이의 반도체기판 표면을 질화 또는 시릴화하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제37항에 있어서, 상기 질화 또는 시릴화공정은 상기 측벽스페이서 형성 후 결과물을 NH3 또는 N2 분위기에서 고온급속열처리하거나 플라즈마처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제37항에 있어서, 상기 질화 또는 실릴화 공정은 상기 측벽스페이서 형성 후 결과물 전면에 N 또는 Si가 포함된 소스를 이온주입하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제30항에 있어서, 상기 보호막은 질화막, 폴리이미드 또는 실리콘막 중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
- 제30항에 있어서, 상기 콘택산화막은 불순물이 도핑되지 않은 글래스와 불순물이 도핑된 글래스를 순차적층시킨 후 열처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판의 활성영역상에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 캡층을 형성한 후 동일 마스크를 적용하여 상기 제1도전층과 캡층을 식각하는 공정과, 상기 식각된 제1도전층과 캡층을 마스크로 하여 반도체기판에 이온을 주입하여 소스/드레인 영역을 형성하는 공정과, 상기 식각된 제1도전층과 캡층의 측면에 측벽스페이서를 형성 후 결과물 전면에 표면변화층을 형성하는 공정과, 상기 표면변화층 상부에 보호막 및 콘택산화막을 순차적층시키는 공정과, 상기 보호막 및 콘택산화막을 선택적으로 식각하여 표면변화층의 소정영역을 노출시키는 공정과, 상기 잔여 보호막 및 콘택산화막과 표면변화층을 순차적으로 에치백하여 상기 표면변화층 하부의 캡층을 노출시킴과 동시에 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀을 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 상기 소스/드레인 영역과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제42항에 있어서, 상기 제1도전층은 상기 제1도전층과 캡층을 식각한 후 상기 측벽스페이서를 형성하기 전에 그 측면을 소정 깊이로 식각하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법
- 제43항에 있어서, 상기 제1도전층은 측면을 식각하는 공정은 H3PO4를 이용한 습식식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제43항에 있어서, 상기 제1도전층은 측면을 식각하는 공정은 CHF3와 O3를 이용한 화학적건식식각공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제43항에 있어서, 상기 제1도전층은 측면 식각깊이는 300Å∼1000Å 정도임을 특징으로 하는 반도체소자의 제조방법.
- 제42항에 있어서, 상기 캡층은 소정의 두께를 가진 산화막임을 특징으로 하는 반도체소자의 제조방법.
- 제42항에 있어서, 상기 측벽스페이서는 상기 소스/드레인 영역 형성 후 결과물 전면에 소정의 두께로 산화막을 형성하는 공정과, 상기 산화막을 반응성이온식각하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제42항에 있어서, 상기 표면변화층은 상기 캡층과 측벽스페이서 및 상기 측벽스페이서 사이의 반도체기판 표면을 질화 또는 시릴화하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제49항에 있어서, 상기 질화 또는 시릴화공정은 상기 측벽스페이서 형성 후 결과물을 NH3 또는 N2 분위기에서 고온급속열처리하거나 플라즈마처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제49항에 있어서, 상기 질화 또는 실릴화 공정은 상기 측벽스페이서 형성 후 결과물 전면에 N 또는 Si가 포함된 소스를 이온주입하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제42항에 있어서, 상기 보호막은 질화막, 폴리이미드 또는 실리콘막 중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
- 제42항에 있어서, 상기 콘택산화막은 불순물이 도핑되지 않은 글래스와 불순물이 도핑된 글래스를 순차적층시킨 후 열처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
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