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KR100190468B1 - Master slice type semiconductor integrated circuit device - Google Patents

Master slice type semiconductor integrated circuit device Download PDF

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KR100190468B1
KR100190468B1 KR1019900001391A KR900001391A KR100190468B1 KR 100190468 B1 KR100190468 B1 KR 100190468B1 KR 1019900001391 A KR1019900001391 A KR 1019900001391A KR 900001391 A KR900001391 A KR 900001391A KR 100190468 B1 KR100190468 B1 KR 100190468B1
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Abstract

반도체 칩 상의 적어도 일부에 바이폴라 트랜지스터 소자 열과 MOS 트랜지스터 소자 열을 교대로 배치시킨 마스타 슬라이스 방식의 반도체 집적회로 장치로서, 상기 구성을 통해 회로 설계의 자유도를 매우 크게 증가시킬 수 있다.A master slice-type semiconductor integrated circuit device in which bipolar transistor device rows and MOS transistor device rows are alternately arranged on at least a portion of a semiconductor chip, and the degree of freedom in circuit design can be greatly increased through the above configuration.

Description

마스타 슬라이스 방식의 반도체 집적회로 장치Master slice type semiconductor integrated circuit device

본 발명의 기본 소자로 바이폴라 트랜지스터 소자와 MOS 트랜지스터 소자를 포함하는 마스타 슬라이스 방식(master slice method)의 반도체 집적회로 장치에 관한 것이다.The present invention relates to a master slice method semiconductor integrated circuit device including a bipolar transistor device and a MOS transistor device.

(발명의 개요)(Summary of invention)

본 발명은 상기 유형의 마스타 슬라이스 방식의 반도체 집적회로 장치에서, 반도체 칩 상의 적어도 일부에 바이폴라 트랜지스터 소자의 열과 MOS 트랜지스터 소자의 열을 교대로 배치함으로써, 회로 설계의 자유도를 매우 크게 증가시킨 것이다.In the master slice type semiconductor integrated circuit device of the above type, the degree of freedom in circuit design is greatly increased by alternately arranging columns of bipolar transistor elements and columns of MOS transistor elements on at least part of a semiconductor chip.

(종래 기술)(Prior art)

기본 소자로서 바이폴라 트랜지스터 소자와 MOS 트랜지스터 소자를 포함하는 마스타 슬라이스의 종래 예로, 제 3 및 제 4 도에 도시하는 것 같은 마스타 슬라이스가 있다.As a conventional example of a master slice including a bipolar transistor element and a MOS transistor element as a basic element, there is a master slice as shown in FIGS. 3 and 4.

제 3도에 도시하는 제 1의 종래 예는 바이폴라 트랜지스터 소자를 주체로 하는 것이며, 반도체 칩(11)상에, OP 앰프를 구성하는 바이폴라 트랜지스터 소자(12)의 블록이나, 아날로그 스위치를 구성하는 MOS 트랜지스터 소자(13)의 블록 등이 배치된다.The first conventional example shown in FIG. 3 mainly consists of a bipolar transistor element, and on the semiconductor chip 11, a block of the bipolar transistor element 12 constituting an OP amplifier, or a MOS constituting an analog switch. Blocks and the like of the transistor elements 13 are arranged.

제 4도에 도시하는 제 2의 종래 예는 MOS 트랜지스터 소자를 주체로 하는 것이며, 반도체 칩(11)상에 게이트 어레이를 구성하는 MOS 트랜지스터 소자(14)의 블록이나 입출력 회로를 구성하는 바이폴라 트랜지스터 소자(15)의 블록 등이 배치된다.The second conventional example shown in FIG. 4 mainly consists of a MOS transistor element, and a bipolar transistor element constituting a block or an input / output circuit of the MOS transistor element 14 constituting a gate array on the semiconductor chip 11. The block of 15 is arrange | positioned.

또한, 기본 소자로 바이폴라 트랜지스터 소자와 MOS 트랜지스터 소자를 포함하는 마스타 슬라이스로는, 상술과 같은 Bi-MOS 마스타 슬라이스 외에, Bi-CMOS 마스타 슬라이스(예를 들어, 닛케이 일렉트로닉스 1988.4.18(No.455) pp. 227-241)가 있으나, 그 역시 제 3 및 제 4도에 도시한 것 같은 구성을 가지고 있다.As the master slice including the bipolar transistor element and the MOS transistor element as a basic element, in addition to the Bi-MOS master slice described above, a Bi-CMOS master slice (for example, Nikkei Electronics 1988.4.18 (No. 455)). pp. 227-241, but it also has a configuration as shown in FIGS.

그런데, 상기 제 1 및 제 2의 종래 예중의 어느 것도, 특정 용도에는 최적화 되어 있지만, 바이폴라 트랜지스터 소자(12,15)의 수와 MOS 트랜지스터 소자(13,14)의 수의 비가 고정되어 있다. 때문에 상기 제 1 및 제 2의 종래 예에서는 회로 설계의 자유도가 낮다.By the way, any of the first and second conventional examples are optimized for a particular application, but the ratio of the number of bipolar transistor elements 12 and 15 to the number of MOS transistor elements 13 and 14 is fixed. Therefore, in the above first and second conventional examples, the degree of freedom in circuit design is low.

(과제를 해결하기 위한 수단)(Means to solve the task)

본 발명에 의한 마스타 슬라이스 방식의 반도체 집적회로 장치에는, 반도체 칩(21)상의 적어도 일부에 바이폴라 트랜지스터 소자(22)의 열과 MOS 트랜지스터 소자(23)의 열이 교대로 배치된다.In the master slice type semiconductor integrated circuit device according to the present invention, the columns of the bipolar transistor elements 22 and the columns of the MOS transistor elements 23 are alternately arranged on at least a portion of the semiconductor chip 21.

제 1도 및 제 2도는 본 발명의 각각 제 1 및 제 2실시예의 평면도.1 and 2 are plan views of first and second embodiments of the present invention, respectively.

제 3도 및 제 4도는 종래 기술의 각각 제 1 및 제 2 실시예의 평면도.3 and 4 are plan views of first and second embodiments, respectively, of the prior art.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21 : 반도체 칩 22 : 바이폴라 트랜지스터 소자21 semiconductor chip 22 bipolar transistor element

23 : MOS 트랜지스터 소자23: MOS transistor element

본 발명에 의한 마스타 슬라이스 방식의 반도체 집적회로 장치에는, 바이폴라 트랜지스터 소자(22)의 열 위를 배선 영역으로 사용하면 채널형 MOS 마스터 슬라이스로 사용할 수 있고, MOS 트랜지스터 소자(23)의 열 위를 배선 영역으로 사용하면 채널형의 바이폴라 마스타 슬라이스로 사용할 수 있으며, 바이폴라 트랜지스터 소자(22)와 MOS 트랜지스터 소자(23)를 사용하면 Bi-MOS 마스타 슬라이스로 사용가능하고, 또한 하나의 반도체 칩(21)상에 상기 3종류를 혼재시킬 수도 있다.In the master slice-type semiconductor integrated circuit device according to the present invention, when the column of the bipolar transistor element 22 is used as a wiring region, it can be used as a channel-type MOS master slice, and the column of the MOS transistor element 23 is interconnected. When used as a region, it can be used as a channel-type bipolar master slice. When the bipolar transistor element 22 and the MOS transistor element 23 are used, it can be used as a Bi-MOS master slice, and on one semiconductor chip 21. It is also possible to mix the above three types.

(실시예)(Example)

이하, Bi-CMOS 마스타 슬라이스 방식의 반도체 집적회로 장치에 적용한 본 발명의 제 1 및 제 2실시예를 제 1도 및 제 2도를 참조하면서 설명한다.Hereinafter, the first and second embodiments of the present invention applied to a Bi-CMOS master slice type semiconductor integrated circuit device will be described with reference to FIGS. 1 and 2.

제1도는 제 1 실시예를 도시하고 있다. 상기 제 1 실시예에서는, 반도체 칩(21)의 중앙부에 바이폴라 트랜지스터 소자(22)의 열과 CMOS 트랜지스터 소자(23)의 열이 교대로 배치되어있다. 따라서, 각 트랜지스터 소자(22,23)의 열 가운데 및 열과 열 사이에는 배선 전용의 영역이 설치되어 있지 않다.1 shows a first embodiment. In the first embodiment, the columns of the bipolar transistor elements 22 and the columns of the CMOS transistor elements 23 are alternately arranged in the center of the semiconductor chip 21. Therefore, no wiring-only area is provided between the columns of the transistor elements 22 and 23 and between the columns and the columns.

또, 각 트랜지스터 소자(22,23)의 열 전체를 둘러싸고, 입출력 회로를 구성하는 바이폴라 트랜지스터 소자(24)의 블록이 설치되어 있다.In addition, a block of the bipolar transistor element 24 that surrounds the entire column of the transistor elements 22 and 23 and constitutes an input / output circuit is provided.

이같은 제 1실시예에서, 배선 공정은 회로 중에서 사용하는 트랜지스터 소자(22,23)에 대한 전극 창(electrode window)의 개구로부터 행하며, 회로 중에서 사용하지 않는 트랜지스터 소자(22,23)에 대한 전극 창의 개구는 행하지 않는다. 그리고, 전극 창을 열어놓고 있지 않은 트랜지스터 소자(22,23)의 열 위를 배선 영역으로 사용한다.In this first embodiment, the wiring process is performed from the opening of the electrode window for the transistor elements 22 and 23 used in the circuit, and the electrode window for the transistor elements 22 and 23 not used in the circuit. No opening is done. Then, the rows of the transistor elements 22 and 23 that do not have the electrode window open are used as wiring regions.

따라서, MOS 트랜지스터 소자(23)의 열에 대해서만 전극 창을 개구하고, 바이폴라 트랜지스터 소자(22)의 열 위를 배선 영역으로 하면, 이 반도체 칩(21)의 전체를 채널형의 CMOS 마스타 슬라이스로 사용할 수 있다.Therefore, if the electrode window is opened only for the columns of the MOS transistor elements 23 and the wiring regions are positioned over the columns of the bipolar transistor elements 22, the entirety of the semiconductor chip 21 can be used as a channel-type CMOS master slice. have.

이때, CMOS 트랜지스터 소자(23)의 열의 폭과, 바이폴라 트랜지스터 소자(22)의 열의 폭의 비를, 예컨대 1:2로 최적화하면, 동일 칩 크기(chip size)의 채널형 CMOS 마스타 슬라이스와 동등한 정도의 집적도를 얻을 수 있다.At this time, if the ratio of the widths of the columns of the CMOS transistor elements 23 and the widths of the columns of the bipolar transistor elements 22 is optimized, for example, 1: 2, the degree equivalent to that of the channel type CMOS master slice of the same chip size is obtained. Can be obtained.

또, 반대로 바이폴라 트랜지스터 소자(22)의 열에 대해서만 전극 창을 열고, CMOS 트랜지스터 소자(23)의 열 위의 영역을 배선 영역으로 하면, 상기 반도체 칩(21)전체를 채널형의 바이폴라 마스타 슬라이스로 사용할 수 있다.On the contrary, if the electrode window is opened only for the columns of the bipolar transistor elements 22 and the region on the columns of the CMOS transistor elements 23 is the wiring region, the entire semiconductor chip 21 can be used as the channel type bipolar master slice. Can be.

이때에도, 바이폴라 트랜지스터 소자(22)의 열과 폭의 비 및, CMOS 트랜지스터 소자(23)의 열과 폭의 비를 최적화 해두면, 동일 칩 크기의 채널형 바이폴라 마스타 슬라이스와 동등한 정도의 집적도를 얻을 수 있다.At this time, if the ratio of the column and width of the bipolar transistor element 22 and the ratio of the column and width of the CMOS transistor element 23 are optimized, an integration degree equivalent to that of a channel-type bipolar master slice of the same chip size can be obtained. .

또, 바이폴라 트랜지스터 소자(22)와 CMOS 트랜지스터 소자(23) 양쪽을 적당하게 사용함으로써, 양쪽의 트랜지스터 소자(22,23)를 조합시킨 기능 블록을 구성 할 수 있다.Moreover, by using both the bipolar transistor element 22 and the CMOS transistor element 23 suitably, the functional block which combined the both transistor elements 22 and 23 can be comprised.

또한, 반도체 칩(21)을 몇 개의 영역으로 분할하고, 각각의 영역에 대해서 상기와 같은 배선 공정을 행함으로써, 1개의 반도체 칩(21)에 상기 3종류를 혼재시킬 수도 있다.In addition, by dividing the semiconductor chip 21 into several regions and performing the above wiring process for each region, the three types can be mixed in one semiconductor chip 21.

제 2도는 제 2실시예를 도시하고 있다. 이 제 2 실시예에서는, 반도체 칩(21)의 중앙부에 CMOS 트랜지스터 소자(25)만이 배치되어 있고, 그 양측에 상기 제 1실시예와 마찬가지로 바이폴라 트랜지스터 소자(22)의 열과 CMOS 트랜지스터 소자(23)의 열이 교대로 배치되어 있다.2 shows a second embodiment. In this second embodiment, only the CMOS transistor element 25 is disposed at the center of the semiconductor chip 21, and on both sides thereof the column of the bipolar transistor element 22 and the CMOS transistor element 23 are similar to the first embodiment. Columns are alternately arranged.

이같은 제 2실시예에서, CMOS 트랜지스터 소자(25)로 메모리를 구성하면, 메모리에서는 배선 영역이 불필요하므로, CMOS 트랜지스터 소자(25)를 효율적으로 사용할 수 있다.In this second embodiment, when the memory is constituted by the CMOS transistor elements 25, the wiring area is unnecessary in the memory, and therefore the CMOS transistor elements 25 can be used efficiently.

또한, 이상의 제 1 및 제 2실시예는 모두, 바이폴라 트랜지스터 소자(22)와 CMOS 트랜지스터 소자(23)를 사용하고 있으나, CMOS 트랜지스터 소자(23)대신에 통상의 MOS 트랜지스터 소자를 사용해도 된다.In the first and second embodiments described above, the bipolar transistor element 22 and the CMOS transistor element 23 are all used, but a normal MOS transistor element may be used instead of the CMOS transistor element 23.

본 발명에 의한 마스타 슬라이스 방식의 반도체 집적회로 장치에서는, 1개의 반도체 칩을 채널형의 MOS 마스타 슬라이스로도, 채널형의 바이폴라 마스타 슬라이스로도, Bi-MOS 마스타 슬라이스로도, 또한 상기 3종류를 혼재시켜서 사용할 수도 있으므로 회로 설계의 자유도가 매우 크다.In the master slice type semiconductor integrated circuit device according to the present invention, one semiconductor chip is used as a channel-type MOS master slice, as a channel-type bipolar master slice, as a Bi-MOS master slice, It can also be used in combination, so the degree of freedom in circuit design is very large.

Claims (3)

기본 소자로서 바이폴라 트랜지스터 소자와 MOS 트랜지스터 소자를 포함하는 마스타 슬라이스 방식의 반도체 집적회로 장치로서,A master slice semiconductor integrated circuit device including a bipolar transistor element and a MOS transistor element as a basic element, 반도체 칩 상의 적어도 일부에 상기 바이폴라 트랜지스터 소자의 열과 상기 MOS 트랜지스터 소자의 열이 교대로 배치되고,Columns of the bipolar transistor elements and columns of the MOS transistor elements are alternately arranged on at least a portion of the semiconductor chip, 상기 회로 중에서 사용하는 트랜지스터 소자의 열에 대하여 전극창을 개구하고,The electrode window is opened with respect to the column of the transistor element used in the said circuit, 상기 회로 중에서 사용하지 않는 트랜지스터 소자의 열에 대하여 전극창을 개구하지 않아, 그 위를 배선 영역으로 하는, 마스타 슬라이스 방식의 반도체 집적회로 장치.The master slice-type semiconductor integrated circuit device which does not open an electrode window with respect to the column of the transistor element which is not used in the said circuit, and uses it as a wiring area | region. 제 1항에 있어서,The method of claim 1, 상기 바이폴라 트랜지스터 소자의 열 및 상기 MOS 트랜지스터 소자의 열을 둘러싼 입출력용의 방이폴라 트랜지스터 소자의 블록이 설치되어 있는 마스타 슬라이스 방식의 반도체 집적회로 장치.A master slice-type semiconductor integrated circuit device comprising a block of a bipolar transistor element for input / output surrounding the column of the bipolar transistor element and the column of the MOS transistor element. 제 1항에 있어서,The method of claim 1, 상기 반도체 칩의 중앙부에 상기 MOS 트랜지스터 소자의 블록이 설치되고,A block of the MOS transistor element is provided at a central portion of the semiconductor chip, 상기 반도체 칩의 주변부에 상기 바이폴라 트랜지스터 소자의 열 및 상기 MOS 트랜지스터 소자의 열이 설치된 마스타 슬라이스 방식의 반도체 집적회로 장치.And a master slice type semiconductor integrated circuit device in which a column of the bipolar transistor element and a column of the MOS transistor element are provided in a periphery of the semiconductor chip.
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