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KR0185570B1 - 칩 스케일 패키지의 제조 방법 - Google Patents

칩 스케일 패키지의 제조 방법 Download PDF

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KR0185570B1
KR0185570B1 KR1019960028597A KR19960028597A KR0185570B1 KR 0185570 B1 KR0185570 B1 KR 0185570B1 KR 1019960028597 A KR1019960028597 A KR 1019960028597A KR 19960028597 A KR19960028597 A KR 19960028597A KR 0185570 B1 KR0185570 B1 KR 0185570B1
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tab tapes
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tapes
chips
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권영도
김광수
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김광호
삼성전자주식회사
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Publication date
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Abstract

본 발명은 칩 스케일 패키지의 제조 방법에 관한 것으로, 리드 프레임 스트립 에 존재하는 복수 개의 LOC 리드 프레임들과 각기 대응된 패턴닝된 탭 테이프들을 각기 접착하고, 그 탭 테이프들과 각기 대응된 복수 개의 칩들을 접착하여 전기적 연결하고, 그 전기적 연결 부분과 패키지 외형을 형성하기 위하여 성형을 하는 칩 스케일 패키지의 제조 방법에 관한 것으로써, 종래 칩 스케일 패키지들이 각기 개별적으로 제조됨에 의해 제조 단가의 상승 및 대량 생산이 가능치 못한 단점을 해소하는 동시에 종래의 리드 프레임 스트립을 이용하여 패키지들이 제조되기 때문에 기존 반도체 제조 장치를 그대로 이용할 수 있는 특징을 갖는다.

Description

칩 스케일 패키지의 제조 방법
본 발명은 칩 스케일 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 패턴닝된 탭 테이프들이 리드 프레임 스트립에 각기 접착되고, 그 접착된 탭 테이프들에 각기 대응된 칩들이 접착된 후, 그 구조들에 동일한 패키지 제조 단계가 각기 동시에 진행됨으로써, 각 칩 스케일 패키지(chip size package, 이하 CSP라 한다)가 동시에 대량 생산될 수 있는 CSP의 제조 방법에 관한 것이다.
시스템의 경박 단소의 추세에 맞추어 그에 실장되는 패키지의 크기도 경박 단소가 추구되고 있다. 그러나, 통상적인 패키지에 있어서, 칩의 크기에 비해서 패키지 몸체의 크기가 상대적으로 더 크고, 더 두껍기 때문에 상기의 목적을 달성하기에는 곤란하다.
따라서, 상기의 목적을 달성하기 위한 한 방편으로 제안된 방법이 칩만을 실장하는 방법으로 COB(chip on board)나 플립 칩이 있다. 더욱이, 상기 방법들은 실장되는 칩이 번인 검사(burn-in test)와 같은 신뢰성 검사가 완전히 진행되지 않은 상태에서 실장되기 때문에 실장 완료 후에 발견되는 칩 불량의 경우에 재작업이나 복구가 곤란한 단점을 내포하고 있다. 결국, 신뢰성을 보장할 수 있는 동시에 칩 크기에 대응되는 패키지의 개발이 요구되었다. 최근 몇몇 제조 회사에서 추진되고 있는 소위, 칩 스케일 패키지(chip scale package, 이하 ″CSP″라 한다)는 베어 칩(bare chip)과 거의 같은 크기임에도 불구하고, 최종 사용자(end user)에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술(surface mount technology)을 이용할 수 있기 때문에 전자 기기의 소형·박형화, 다기능화를 도모할 수 있는 장점을 갖는다.
그러나, 통상적인 CSP를 구현하기 위해서 막대한 신규 장비의 구입 및 그 패키지의 제조에 있어서 각기 개별로 제조가 이루어지기 때문에 각 패키지의 제조 단가가 높은 단점을 내포하고 있다.
도 1은 CSP 관련 기술의 일 실시 예인 테세라(Tessera) 사(社)의 CSP를 나타내는 단면도이다.
도 1을 참조하면, CSP(100)는 칩(10)의 하부면 상에 형성된 본딩 패드들(12)이 그들(12)에 각기 대응되는 플렉시블(flexible) 패턴(20)과 전기적 연결되어 있다. 그리고, 상기 플렉시블 패턴(20)의 하부 상에 관통 구멍들을 갖는 폴리이미드 재질의 절연 필름(40)이 부착되어 있으며, 상기 플렉시블 패턴(20)과 그 각기 솔더 범프들(60)은 표면에 전도성 물질이 코팅된 관통 구멍들에 의해 각기 전기적 연결되는 구조를 갖는다. 여기서, 상기 칩(10)의 하부 면상의 본딩 패드들(12)이 형성되지 않는 부분과 상기 플렉시블 패턴(20)의 사이에 엘라스토머(elastomer)(30)가 개재되어 있다. 그리고, 상기 칩(10)은 핸들링 링(50)에 의해 고정되어 있으며, 칩(10)의 하부 면은 상기 핸들링 링(50)에 대하여 노출되어 있는 구조를 갖는다.
이와 같은 구조를 갖는 패키지는, 일종의 μBGA 패키지로써 번인 검사가 가능하며 고밀도 실장이 가능한 플립 칩의 상호 접속 기술이다. 또한, 고 열 방출성과 다양한 검사에 대응되기 용이한 장점을 가지나 단위 공정별로 제조 단가가 높으며 표준화가 어려운 단점을 가지고 있다. 그리고, 상기 CSP의 제조가 각기 개별로 진행되기 때문에 대량 생산이 되지 않는 단점이 있다.
도 2는 CSP 관련 기술의 다른 실시 예인 미찌비시(Mitsubishi) 사의 CSP의 일 부분을 절개하여 내부를 나타내는 사시도이다.
도 2를 참조하면, CSP(200)는 칩(110)의 상부면 상의 중심 부분에 형성된 본딩 패드들(112)이 그들(112)에 각기 대응되는 솔더 범프들(160)과 칩 상면에 형성되어 있는 회로 패턴들(120)에 의해 각기 전기적 연결되어 있다. 그리고, 상기 칩(110)과 상기 회로 패턴들(120)을 포함하는 전기적 연결 부분을 외부의 환경으로부터 보호하기 위해서 성형 수지(150)에 의해 봉지되어 있다. 또한, 상기 솔더 범프들(160)의 일부분이 상기 성형 수지(150)의 대하여 노출되게 형성된 구조를 갖는다.
이와 같은 구조를 갖는 패키지는, 도 1에서 언급된 장점 이외에 회로 패턴이 형성되어 있기 때문에 본딩 패드의 위치에 제한을 받지 않는 동시에 TSOP (thin small outline package)와 같은 신뢰성이 보장되는 장점이 있다. 그러나, 상기 솔더 범프의 크기가 크기 때문에 초 다핀 대응이 곤란하며 웨이퍼 제조 공정에서 회로 패턴들을 제조하기 때문에 조립 공정(工程)이 복잡하며 공정별 제조 단가가 높은 단점이 있다. 또한, 도 1의 CSP와 동일하게 각기 CSP가 개별로 제작되기 때문에 대량 생산이 되지 않는 단점이 있다.
따라서, 본 발명의 목적은개별적으로 제조되던 CSP에 있어서, 리드 프레임 스트립을 적용하여 복수 개의 CSP가 종래 반도체 제조 장치에 의해 제조됨으로써, 대량 생산과 제조 단가를 절감할 수 있는 칩 스케일 패키지의 제조 방법을 제공하는데 있다.
도 1은 칩 스케일 패키지 관련 기술에 의한 일 실시 예인 테세라(Tessera) 사(社)의 칩 스케일 패키지를 나타내는 단면도.
도 2는 칩 스케일 패키지 관련 기술에 의한 다른 실시 예인 미찌비시(Mitsubishi) 사의 칩 스케일 패키지의 일 부분을 절개하여 내부를 나타내는 사시도.
도 3은 본 발명의 일 실시 예에 의한 복수 개의 탭 테이프가 리드 프레임 스트립에 접착된 상태를 나타내는 사시도.
도 4는 도 3의 탭 테이프를 확대하여 나타내는 사시도.
도 5는 도 3의 저면을 나타내는 사시도.
도 6은 도 5의 6―6선을 따라 자른 단면도.
도 7은 탭 테이프와 칩이 접착된 상태를 나타내는 사시도.
도 8은 탭 테이프와 칩이 전기적 연결된 상태를 나타내는 사시도.
도 9는 도 8의 전기적 연결 부분이 언더필(underfill)된 상태를 저면에서 나타내는 사시도.
도 10은 도 9의 구조가 봉지된 상태를 나타내는 사시도.
도 11은 개별 패키지가 리드 프레임 스트립으로부터 분리된 상태를 나타내는 사시도.
도 12는 도 11의 12―12선을 따라 자른 단면도.
도 13은 본 발명의 다른 실시 예에 의한 복수 개의 탭 테이프가 리드 프레임 스트립에 접착된 상태를 나타내는 사시도.
도 14는 도 13의 탭 테이프를 확대하여 나타내는 사시도.
제 15도는 도 13의 저면을 나타내는 사시도.
도 16은 제 15도의 16―16선을 따라 자른 단면도.
도 17은 탭 테이프와 칩이 접착된 상태를 나타내는 사시도.
도 18은 탭 테이프와 칩이 전기적 연결된 상태를 나타내는 사시도.
도 19는 도 18의 전기적 연결 부분이 언더필된 상태를 저면에서 나타내는 사시도.
도 20은 도 19의 구조가 봉지된 상태를 나타내는 사시도.
도 21은 개별 패키지가 리드 프레임 스트립으로부터 분리된 상태를 나타내는 사시도.
도 22는 도 21의 22―22선을 따라 자른 단면도.
*도면의 주요 부분에 대한 설명
210, 410 : 칩 220, 420 : 사이드 레일
222, 422 : 색인 홀 230, 430 : 리드
240, 440 : 타이 바 300, 500 : 리드 프레임 스트립
310, 510 : 탭 테이프 311, 511 : 회로 패턴
312, 512 : 베이스 테이프 313, 513 : 외부 접속 단자
314, 514 : 개방 부분 315, 515 : 접속 리드
316, 516 : 폴리이미드 테이프 317, 517 : 솔더 패이스트
350, 550 : 본딩 와이어 360, 560 : 액상 수지
370, 570 : 패키지 몸체 400, 600 : 패키지
상기 목적을 달성하기 위하여, 본 발명은 ⒜ 서로 마주보는 양측에 각기 이격되어 형성된 복수 개의 리드들, 그 리드들의 수직 양측에 형성된 타이 바, 및 상기 리드들 및 타이 바와 일체로 형성되어 있으며, 상기 각 타이 바의 일측 말단 부분에 형성된 사이드 레일을 갖는 리드 프레임이 복수 개 형성된 리드 프레임 스트립; 적어도 하나 이상의 개방 부분과 내표면에 전도성 코팅 막이 형성된 복수 개의 관통 구멍들을 갖는 베이스 테이프, 그 베이스 테이프의 하면에 각기 이격되어 형성되어 있으며, 상기 개방 부분의 내측으로 연장되어 배치되어 있으며, 상기 관통 구멍들에 각기 대응되어 전기적 연결된 복수 개의 리드들 및 그 리드들의 하면에 부착된 접착 테이프; 및 상기 베이스 테이프의 상면의 관통 구멍들과 각기 대응되어 각기 전기적 연결된 복수 개의 외부 접속 단자들;을 포함하는 복수 개의 탭 테이프들이 준비되는 단계; ⒝ 그 각 리드 프레임들의 리드들 및 타이 바의 하면과 상기 각 탭 테이프들의 말단 상면이 접착되는 단계; ⒞ 그 각 탭 테이프들의 접착 테이프의 하면과 복수 개의 칩들이 상면이 접착되고, 상기 각 탭 테이프들의 개방 부분을 통해서 상기 접속 리드들과 각기 대응된 칩들이 각기 전기적 연결되는 단계; ⒟ 그 각 개방 부분들 및 상기 각 탭 테이프들의 하면과 각기 접착된 칩들을 포함하는 부분들이 성형되는 단계; ⒠ 상기 리드 프레임 스트립으로부터 복수 개의 개별 패키지로 분리되는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법을 제공한다.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 일 실시 예에 의한 복수 개의 탭 테이프가 리드 프레임 스트립에 접착된 상태를 나타내는 사시도이다.
도 4는 도 3의 탭 테이프를 확대하여 나타내는 사시도이다.
도 5는 도 3의 저면을 나타내는 사시도이다.
도 6은 도 5의 6―6선을 따라 자른 단면도이다.
도 3∼도 6을 참조하면, 패턴닝된 탭 테이프들(310)이 각기 복수 개의 LOC(lead on chip) 리드 프레임을 갖는 리드 프레임 스트립(300)에 각기 접착되어 있다. 상기 복수 개의 탭 테이프들(310)은 각기 대응된 리드 프레임의 리드들(230) 및 타이 바(240)의 하면에 접착되어 있다. 여기서, 상기 리드 프레임 스트립(300)을 좀 더 상세히 언급하면, 상기 리드 프레임 스트립(300)은 상하 말단에 형성되어 있으며 복수 개의 색인 홀들(222)이 각기 소정의 간격을 두고 형성된 사이드 레일(220)과 그 사이드 레일(220) 내측에 형성된 복수 개의 리드 프레임으로 이루어진다.
상기 사이드 레일(220)은 상기 리드 프레임 스트립(300)이 각기 반도체 공정에 의한 이송에 있어서, 이송을 담당하는 레일 면에 접하는 부분이며, 그 색인 홀들(222)은 그 레일 면에 형성된 핀에 삽입되어 리드 프레임 스트립(300)이 이송되는 역할을 한다. 또한, 상기 LOC 구조를 갖는 리드 프레임은 복수 개의 리드들(230), 예컨대 좌우 5개씩이 각기 이격·형성되어 있으며, 그 좌우 리드들(230)의 사이에 개방된 부분이 존재한다. 상기 탭 테이프들(300)은 각기 상기 리드들(230)의 사이에 형성된 개방된 부분에 배치되어 있다.
상기 탭 테이프(300)의 구조에 대하여 좀 더 상세히 설명하면, 탭 테이프(300)는 우선, 폴리이미드 재질의 필름 양면에 접착제가 도포된 베이스 테이프(312)를 기본으로 이루어져 있다. 그리고, 상기 베이스 테이프(312)의 중심에 개방 부분(314)이 형성되어 있다. 상기 베이스 테이프(312)의 상면에 각기 4개씩 좌우 측에 이격·형성된 접속 리드들(315)이 형성되어 있다. 여기서, 상기 접속 리드들(315)의 말단은 상기 개방 부분(314)의 내측까지 연장·형성되어 있으며, 그 좌우의 접속 리드들(315)은 기계적으로 접촉되어 있지 않다. 또한, 상기 좌우 측에 배치된 4개씩의 접속 리드들(315) 상면에 양면 접착성을 갖는 폴리이미드 테이프들(316)이 좌우에 한 쌍을 이루며 부착되어 있다.
상기 베이스 테이프(312)의 소정 영역, 예컨대 상기 접속 리드들(315)의 다른 말단이 형성된 영역으로부터 각기 좌우로 이격된 부분에 상기 접속 리드들(315)의 수에 대응되는 개수의 관통 구멍들(318)이 형성되어 있다. 여기서, 상기 관통 구멍(318)은 펀칭(punching)이나 식각(etching)방법에 의해 3∼10mil(0.008∼0.03㎜)의 내경으로 갖도록 형성되어 있다. 또한, 그 관통 구멍(318)의 내표면은 금(Au)이나 솔더(solder)와 같은 전도성 재질을 갖는 물질이 무전해 도금법에 의해 코팅 막(318a)이 형성되어 있다. 그리고, 상기 관통 구멍(318)의 상면에 솔더 재질의 볼 형상을 갖는 외부 접속 단자들(313)이 삽입되어 있다.
좀 더 관통 구멍(318)을 자세히 설명하면, 관통 구멍(318)의 내경은 상면의 내경이 하면의 내경보다 더 크게 형성되어 있다. 즉, 상기 외부 접속 단자들(313)이 각기 대응되는 상기 관통 구멍들(318)에 삽입되어짐에 의해 전기적 접촉 면적이 증가됨으로써 최종적으로 제조되는 패키지의 신뢰성이 보장되는 장점이 있다. 그리고, 상기 베이스 테이프(312)는 상기 관통 구멍들(318)이 형성된 상면의 주변에 솔더 패이스트(317)가 도포되어 있기 때문에 상기 외부 접속 단자들(313)이 각기 대응되는 관통 구멍들(318)에 안착되기가 용이하다. 또한, 상기 베이스 테이프(312)의 상면의 관통 구멍들(318)과 상기 접속 리드들(315)의 다른 말단들은 회로들(311)에 의해 각기 대응되어 전기적 연결되어 있다.
결과적으로, 상기 각기 대응된 접속 리드들(315), 회로 패턴들(311), 관통 구멍들(318) 및 외부 접속 단자들(313)이 각기 전기적 연결되어 있는 것이다.
상기 탭 테이프들(310)이 상기 리드 프레임 스트립(300)에 존재하는 각기 대응되는 리드 프레임들에 접착되는 단계는 다음과 같다. 우선, 상기 리드 프레임 스트립(300)의 하면 상에 상기 복수 개의 탭 테이프들이(310)이 정렬 배치된다. 이 때, 상기 탭 테이프들(310)들은 각기 대응된 리드 프레임들의 하면 상에 정렬되어야 한다. 그런 다음, 그 탭 테이프들(310)이 도면 상에 도시되어 있지 않으나, 접착 수단에 의해 상승되거나 상기 리드 프레임 스트립(300)이 하강되어 접착된다. 여기서, 상기 탭 테이프들(310)은 각기 대응된 상기 리드 프레임들과 동시에 접착되어야 한다.
이는 본 발명의 목적에 부합됨은 물론, 작업 생산성을 개선할 수 있기 때문이다.
도 7은 탭 테이프와 칩이 접착된 상태를 나타내는 사시도이다.
도 8은 탭 테이프와 칩이 전기적 연결된 상태를 나타내는 사시도이다.
도 7 및 도 8을 참조하면, 각 탭 테이프들(310)의 한 쌍을 이루는 폴리이미드 테이프들(316)의 상면과 각기 대응된 칩들(210)의 상면이 접착되어 있다. 그리고, 상기 칩(210)의 중심 부분에 형성된 8개의 본딩 패드들과 각기 대응된 접속 리드들(315)이 각기 본딩 와이어들(350)에 의해 전기적 연결되어 있다. 여기서, 전기적 연결은 상기 베이스 테이프(312)의 개방 부분(314)을 통하여 전기적 연결된 것이다.
도 9는 도 8의 전기적 연결 부분이 언더필(underfill)된 상태를 저면에서 나타내는 사시도이다.
도 10은 도 9의 구조가 성형된 상태를 나타내는 사시도이다.
도 9 및 도 10을 참조하면, 도 8에서 전술된 바와 같이, 각 베이스 테이프들(312)의 개방 부분들(314)을 통하여 전기적 연결된 부분은 외부의 환경으로부터 보호받기 위하여 각기 액상 수지들(360)에 의해 성형되어 있다, 그리고, 상기 각 베이스 테이프들(312)의 하부 면과 상기 각 칩들(210)은 에폭시 계열의 성형 수지에 의해 봉지되어 각기 패키지 몸체들(370)이 형성된다. 여기서, 상기 액상 수지(360)와 에폭시 성형 수지에 의한 패키지 몸체(370)의 성형 단계는 순서에 무관하다.
즉, 액상 수지(360)에 의한 성형이 진행되고, 이후 에폭시 성형 수지에 의한 패키지 몸체(370)가 성형되는 경우와 그 반대 경우 및 동시에 진행되는 경우에도 가능하다는 것이다.
도 11은 개별 패키지가 리드 프레임 스트립으로부터 분리된 상태를 나타내는 사시도이다.
도 12는 도 11의 12―12선을 따라 자른 단면도이다.
도 11 및 도 12를 참조하면, 개별 패키지들(400)은 리드 프레임 스트립(300)에 접착된 각 베이스 테이프들(312)의 절단됨으로써 분리된다. 좀 더 상세히 설명하면, 도 10에서 언급된 바와 같이, 패키지 몸체(370)가 형성된 부분이 상기 베이스 테이프(312)로부터 펀치나 기타 절단 수단에 의해 절단된다. 그리고, 그 개별의 패키지(400)는 신뢰성 검사 등을 진행하여 실 소비자에게 공급된다. 여기서, 본 발명의 방법에 의해 제조된 CSP(400)의 구조를 설명하면 도 12와 같다.
CSP(400)는 칩(210)의 상면과 탭 테이프(310)의 폴리이미드 테이프들(316)의 하면이 접착되어 있다. 그리고, 상기 칩(210)의 중심 부분에 형성된 본딩 패드들과 각기 대응된 접속 리드들(315)이 본딩 와이어들(350)에 의해 각기 전기적 연결되어 있다. 또한, 상기 접속 리드들(315)은 각기 대응된 관통 구멍들(318)이 회로들(311)에 의해 각기 전기적 연결되어 있다. 그 관통 구멍들(318)은 그 내표면에 코팅 막(318a)이 형성되어 있다.
최종적으로, 그 관통 구멍들(318)은 각기 대응된 외부 접속 단자들(313)과 각기 전기적 연결되어 있다. 상기 관통 구멍들(318)의 상면 주변에 솔더 패이스트(317)가 도포되어 상기 외부 접속 단자들(313)이 상기 관통 구멍들(318)에 용이하게 삽입되도록 한다. 결과적으로, 각기 대응된 칩(210)의 본딩 패드들, 접속 리드들(315), 회로들(311), 관통 구멍들(318) 및 외부 접속 단자들(313)이 각기 전기적 연결되어 있다.
또한, 외부의 환경으로부터 보호되기 위하여, 상기 칩의 본딩 패드들, 접속 리드들 및 본딩 와이어들을 포함하는 전기적 연결 부분이 액상 수지(360)에 의해 성형되어 있다. 여기서, 상기 액상 수지(360)에 의해 성형된 부분은 상기 베이스 테이프(312)의 개방된 부분이다.
좀 더 상세히 설명하면, 상기 액상 수지(360)에 의해 성형된 부분의 높이는 최소한 상기 외부 접속 단자들(313)의 높이보다는 더 낮게 성형되어야 한다. 왜냐 하면, 상기 패키지(400)가 인쇄회로기판과 같은 전자기기에 실장됨에 있어서, 만약 액상 수지(360)의 높이가 상기 외부 접속 단자들(313)의 높이보다 더 높다면, 실장 불량이 발생되는 동시에 그 액상 수지(360)에 외력이 가하여져 전기적 연결 부분이 손상되는 단점이 발생되기 때문이다. 즉, 본딩 와이어들 및 본딩 패드들이 손상된다.
따라서, 패키지의 신뢰성을 보장하기 위하여 본 발명에서는 상기 액상 수지(360)의 높이는 상기 외부 접속 단자들(313)의 높이보다 더 낮게 한 것이다. 그리고, 상기 칩(210) 및 상기 베이스 테이프(312)의 하부 면이 에폭시 계열의 성형 수지에 의해 봉지되어 패키지 몸체(370)가 형성되어 있다.
도 13은 본 발명의 다른 실시 예에 의한 복수 개의 탭 테이프가 리드 프레임 스트립에 접착된 상태를 나타내는 사시도이다.
도 14는 도 13의 탭 테이프를 확대하여 나타내는 사시도이다.
제 15도는 도 13의 저면을 나타내는 사시도이다.
도 16은 제 15도의 16―16선을 따라 자른 단면도이다.
도 13∼도 16을 참조하면, 패턴닝된 탭 테이프들(510)이 각기 복수 개의 LOC(lead on chip) 리드 프레임을 갖는 리드 프레임 스트립(500)에 각기 접착된다. 상기 복수 개의 탭 테이프들(510)은 각기 대응된 리드 프레임의 리드들(430) 및 타이 바(440)의 하면에 접착되어 있다.
여기서, 상기 리드 프레임 스트립(500)을 좀 더 상세히 언급하면, 상기 리드 프레임 스트립(500)은 상하 말단에 형성되어 있으며 복수 개의 색인 홀들(522)이 각기 소정의 간격을 두고 형성된 사이드 레일(520)과 그 사이드 레일(520) 내측에 형성된 복수 개의 리드 프레임으로 이루어진다. 상기 사이드 레일(520)은 상기 리드 프레임 스트립(500)이 각기 반도체 공정에 의한 이송에 있어서, 이송을 담당하는 레일 면에 접하는 부분이며, 그 색인 홀들(522)은 그 레일 면에 형성된 핀에 삽입되어 리드 프레임 스트립(500)이 이송되는 역할을 한다. 또한, 상기 LOC 구조를 갖는 리드 프레임은 복수 개의 리드들(530), 예컨대 좌우 5개씩이 각기 이격·형성되어 있으며, 그 좌우 리드들(530)의 사이에 개방된 부분이 존재한다.상기 탭 테이프들(500)은 각기 상기 리드들(530)의 사이에 형성된 개방된 부분에 배치되어 있다.
상기 탭 테이프(500)의 구조에 대하여 좀 더 상세히 설명하면, 탭 테이프(500)는 우선, 폴리이미드 재질의 필름 양면에 접착제가 도포된 베이스 테이프(512)를 기본으로 이루어져 있다. 그리고, 상기 베이스 테이프(512)의 좌우 말단 측에 한 쌍을 이루는 개방 부분들(514)이 형성되어 있다. 상기 베이스 테이프(512)의 상면에 상기 한 쌍을 이루는 개방 부분(514)의 내측에 각기 4개씩 좌우 측에 이격·형성된 접속 리드들(515)이 형성되어 있다. 여기서, 상기 접속 리드들(515)의 말단은 상기 각 개방 부분들(514)의 내측까지 연장·형성되어 있으며, 그 좌우의 접속 리드들(515)은 기계적으로 접촉되어 있지 않다.
또한, 상기 좌우 측에 배치된 4개씩의 접속 리드들(515) 상면에 양면 접착성을 갖는 폴리이미드 테이프들(516)이 좌우에 한 쌍을 이루며 부착되어 있다. 상기 베이스 테이프(512)의 소정 영역, 예컨대 상기 접속 리드들(515)의 다른 말단이 형성된 영역으로부터 각기 좌우로 이격된 부분에 상기 접속 리드들(515)의 수에 대응되는 개수의 관통 구멍들(518)이 형성되어 있다. 여기서, 상기 관통 구멍(518)은 펀칭(punching)이나 식각(etching)방법에 의해 3∼10mil(0.008∼0.03㎜)의 내경으로 갖도록 형성되어 있다.
또한, 그 관통 구멍(518)의 내표면은 금(Au)이나 솔더(solder)와 같은 전도성 재질을 갖는 물질이 무전해 도금법에 의해 코팅 막(518a)이 형성되어 있다. 그리고, 상기 관통 구멍(518)의 상면에 솔더 재질의 볼 형상을 갖는 외부 접속 단자들(513)이 삽입되어 있다.
좀 더 관통 구멍(518)을 자세히 설명하면, 관통 구멍(518)의 내경은 상면의 내경이 하면의 내경보다 더 크게 형성되어 있다. 즉, 상기 외부 접속 단자들(513)이 각기 대응되는 상기 관통 구멍들(518)에 삽입되어짐에 의해 전기적 면적이 증가됨으로써 최종적으로 제조되는 패키지의 신뢰성이 보장되는 장점이 있다. 그리고, 상기 베이스 테이프(512)는 상기 관통 구멍들(518)이 형성된 상면의 주변에 솔더 패이스트(517)가 도포되어 있기 때문에 상기 외부 접속 단자들(513)이 각기 대응되는 관통 구멍들(518)에 안착되기가 용이하다.
또한, 상기 베이스 테이프(512)의 상면의 관통 구멍들(518)과 상기 접속 리드들(515)의 다른 말단들은 회로들(511)에 의해 각기 대응되어 전기적 연결되어 있다.
결과적으로, 상기 각기 대응된 접속 리드들(315), 회로 패턴들(311), 관통 구멍들(318) 및 외부 접속 단자들(313)이 각기 전기적 연결되어 있는 것이다.
상기 탭 테이프들(510)이 상기 리드 프레임 스트립(500)에 존재하는 각기 대응되는 리드 프레임들에 접착되는 단계는 다음과 같다.
우선, 상기 리드 프레임 스트립(500)의 하면 상에 상기 복수 개의 탭 테이프들이(510)이 정렬 배치된다. 이 때, 상기 탭 테이프들(510)들은 각기 대응된 리드 프레임들의 하면 상에 정렬되어야 한다. 그런 다음, 그 탭 테이프들(510)이 도면 상에 도시되어 있지 않으나, 접착 수단에 의해 상승되거나 상기 리드 프레임 스트립(500)이 하강되어 접착된다. 여기서, 상기 탭 테이프들(510)은 각기 대응된 상기 리드 프레임들과 동시에 접착되어야 한다.
이는 본 발명의 목적에 부합됨은 물론, 작업 생산성을 개선할 수 있기 때문이다.
도 17은 탭 테이프와 칩이 접착된 상태를 나타내는 사시도이다.
도 18은 탭 테이프와 칩이 전기적 연결된 상태를 나타내는 사시도이다.
도 17 및 도 18을 참조하면, 각 탭 테이프(500)들의 한 쌍을 이루는 폴리이미드 테이프들(516)의 상면과 각기 대응된 칩들(410)의 상면이 접착되어 있다. 그리고, 상기 칩(410)의 중심 부분에 형성된 8개의 본딩 패드들과 각기 대응된 접속 리드들(515)이 각기 본딩 와이어들(550)에 의해 전기적 연결되어 있다. 여기서, 전기적 연결은 상기 베이스 테이프(512)의 각기 한 쌍을 이루는 개방 부분들(514)을 통하여 전기적 연결된 것이다.
도 19는 도 18의 전기적 연결 부분이 언더필(underfill)된 상태를 저면에서 나타내는 사시도이다.
도 20은 도 19의 구조가 성형된 상태를 나타내는 사시도이다.
도 9 및 도 10을 참조하면, 도 8에서 전술된 바와 같이, 각 베이스 테이프들(512)의 각기 한 쌍을 이루는 개방 부분들(514)을 통하여 전기적 연결된 부분은 외부의 환경으로부터 보호받기 위하여 각기 액상 수지들(560)에 의해 성형되어 있다, 그리고, 상기 각 베이스 테이프들(512)의 하부 면과 상기 각 칩들(410)은 에폭시 계열의 성형 수지에 의해 봉지되어 각기 패키지 몸체들(570)이 형성된다. 여기서, 상기 액상 수지(560)와 에폭시 성형 수지에 의한 패키지 몸체(570)의 성형 단계는 순서에 무관하다.
즉, 액상 수지(560)에 의한 성형이 진행되고, 이후 에폭시 성형 수지에 의한 패키지 몸체(570)가 성형되는 경우와 그 반대 경우 및 동시에 진행되는 경우에도 가능하다는 것이다.
도 21은 개별 패키지가 리드 프레임 스트립으로부터 분리된 상태를 나타내는 사시도이다.
도 22는 도 21의 22―22선을 따라 자른 단면도이다.
도 21 및 도 22를 참조하면, 개별 패키지들(600)은 리드 프레임 스트립(500)에 접착된 각 베이스 테이프들(512)의 절단됨으로써 분리된다. 좀 더 상세히 설명하면, 도 20에서 언급된 바와 같이, 패키지 몸체(570)가 형성된 부분이 상기 베이스 테이프(512)로부터 펀치나 기타 절단 수단에 의해 절단된다. 그리고, 그 개별의 패키지(600)는 신뢰성 검사 등을 진행하여 실 소비자에게 공급된다. 여기서, 본 발명의 방법에 의해 제조된 CSP(600)의 구조를 설명하면 도 22와 같다.
CSP(600)는 칩(410)의 상면과 탭 테이프(510)의 폴리이미드 테이프들(516)의 하면이 접착되어 있다. 그리고, 상기 칩(410)의 좌우 측에 형성된 본딩 패드들과 각기 대응된 접속 리드들(515)이 본딩 와이어들(550)에 의해 각기 전기적 연결되어 있다. 또한, 상기 접속 리드들(515)은 각기 대응된 관통 구멍들(518)이 회로들(511)에 의해 각기 전기적 연결되어 있다. 그 관통 구멍들(518)은 그 내표면에 코팅 막(518a)이 형성되어 있다.
최종적으로, 그 관통 구멍들(518)은 각기 대응된 외부 접속 단자들(513)과 각기 전기적 연결되어 있다. 상기 관통 구멍들(518)의 상면 주변에 솔더 패이스트(517)가 도포되어 상기 외부 접속 단자들(513)이 상기 관통 구멍들(518)에 용이하게 삽입되도록 한다. 결과적으로, 각기 대응된 칩(410)의 본딩 패드들, 접속 리드들(515), 회로들(511), 관통 구멍들(518) 및 외부 접속 단자들(513)이 각기 전기적 연결되어 있다.
또한, 외부의 환경으로부터 보호되기 위하여, 상기 칩의 본딩 패드들, 접속 리드들 및 본딩 와이어들을 포함하는 전기적 연결 부분이 액상 수지(560)에 의해 성형되어 있다. 여기서, 상기 액상 수지(560)의 높이는 상기 외부 접속 단자들(513)의 높이보다 낮게 성형된 이유는 전술된 도 12와 동일한 이유이기 때문에 상세한 설명은 생략하기로 한다.
그리고, 상기 칩(410) 및 상기 베이스 테이프(512)의 하부 면이 에폭시 계열의 성형 수지에 의해 봉지되어 패키지 몸체(570)가 형성되어 있다.
전술된 실시 예들에 있어서, 외부 접속 단자들의 형성 순서는 무관하다. 가장 바람직한 경우가 본 발명에 의한 단계를 갖도록 최초에 탭 테이프 상에 형성되는 경우이다.
본 실시 예에서는 설명의 편의성을 위하여 칩의 본딩 패드들이 8개인 경우에만 한정하였으나, 이에 한정되는 것은 아니다. 또한, 본 발명의 실시 예들은 와이어 본딩법에 의한 경우에 한(限)하여 설명하였지만, 통상적인 탭 제품과 같이 범프에 의해 전기적 연결되는 경우에도 적용될 수 있으며, 본 발명이 속하는 분야의 통상 지식을 갖는 자라면, 본 발명을 적용하여 다른 실시들을 할 수 있음은 자명하다.
따라서, 본 발명에 따른 방법에 따르면, 개별 제조되던 CSP들을 리드 프레임 스트립을 적용함으로써, 복수 개의 CSP가 동시에 제조되어 제도 단가 및 생산성을 개선할 수 있는 효과가 있다. 또한, 종래의 반도체 제조 장치를 그대로 이용할 수 있기 때문에 추가적인 장치의 도입 비용이 발생되지 않는 효과가 있다.

Claims (12)

  1. ⒜ 서로 마주보는 양측에 각기 이격되어 형성된 복수 개의 리드들, 그 리드들의 수직 양측에 형성된 타이 바, 및 상기 리드들 및 타이 바와 일체로 형성되어 있으며, 상기 각 타이 바의 일측 말단 부분에 형성된 사이드 레일을 갖는 리드 프레임이 복수 개 형성된 리드 프레임 스트립; 적어도 하나 이상의 개방 부분과 내표면에 전도성 코팅 막이 형성된 복수 개의 관통 구멍들을 갖는 베이스 테이프, 그 베이스 테이프의 하면에 각기 이격되어 형성되어 있으며, 상기 개방 부분의 내측으로 연장되어 배치되어 있으며, 상기 관통 구멍들에 각기 대응되어 전기적 연결된 복수 개의 리드들 및 그 리드들의 하면에 부착된 접착 테이프; 및 상기 베이스 테이프의 상면의 관통 구멍들과 각기 대응되어 각기 전기적 연결된 복수 개의 외부 접속 단자들;을 포함하는 복수 개의 탭 테이프들이 준비되는 단계; ⒝ 그 각 리드 프레임들의 리드들 및 타이 바의 하면과 상기 각 탭 테이프들의 말단 상면이 접착되는 단계; ⒞ 그 각 탭 테이프들의 접착 테이프의 하면과 복수 개의 칩들이 상면이 접착되고, 상기 각 탭 테이프들의 개방 부분을 통해서 상기 접속 리드들과 각기 대응된 칩들이 각기 전기적 연결되는 단계; ⒟ 그 각 개방 부분들 및 상기 각 탭 테이프들의 하면과 각기 접착된 칩들을 포함하는 부분들이 성형되는 단계; ⒠ 상기 리드 프레임 스트립으로부터 복수 개의 개별 패키지로 분리되는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  2. 제 1항에 있어서, 상기 ⒝ 단계가 다음: ⒡ 리드 프레임 스트립의 복수 개의 리드 프레임들의 하부 면 상에 각기 대응된 탭 테이프들의 이격되어 정렬·배치되는 단계; 및 ⒢ 그 리드 프레임 스트립의 복수 개의 각 리드 프레임들의 리드들 및 타이 바의 상면과 상기 탭 테이프들의 말단 상면이 접착되는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 리드 프레임들과 각기 대응된 탭 테이프들이 동시에 접착되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  4. 제 1항에 있어서, 상기 ⒜ 단계에 있어서, 솔더 패이스트가 상기 탭 테이프들의 상면에 형성된 관통 구멍들의 주변에 도포된 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  5. 제 1항에 있어서, 상기 ⒜ 단계에 있어서, 상기 탭 테이프들의 상면에 형성된 관통 구멍들의 내경이 동일한 관통 구멍들의 하면 내경보다 더 큰 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  6. 제 5항에 있어서, 상기 관통 구멍들에 각기 대응되는 상기 외부 접속 단자들이 삽입되어 전기적 연결되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  7. 제 1항에 있어서, 상기 ⒟ 단계가: ⒣ 상기 각기 대응된 칩과 리드들이 적어도 하나 이상의 상기 개방 부분을 통해서 각기 전기적 연결된 부분이 성형되는 단계; 및 ⒤ 상기 각 탭 테이프들의 하면과 각기 접착된 칩들을 포함하는 부분들이 각기 성형되는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  8. 제 1항에 있어서, 상기 ⒟ 단계가: ⒥ 상기 각 탭 테이프들의 하면과 각기 접착된 칩들을 포함하는 부분들이 각기 성형되는 단계; 및 ⒦ 상기 각기 대응된 칩과 리드들이 적어도 하나 이상의 상기 개방 부분을 통해서 각기 전기적 연결된 부분이 성형되는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  9. 제 1항에 있어서, 상기 ⒟ 단계에 있어서, ⒧ 상기 각기 대응된 칩과 리드들이 적어도 하나 이상의 상기 개방 부분을 통해서 각기 전기적 연결된 부분이 성형되는 단계; 및 ⒨ 상기 각 탭 테이프들의 하면과 각기 접착된 칩들을 포함하는 부분들이 각기 성형되는 단계;가 동시에 진행되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  10. 제 1항에 있어서, 상기 베이스 테이프에 형성된 개방 부분이 중심 부분에 형성된 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  11. 제 1항에 있어서, 상기 베이스 테이프에 형성된 개방 부분들이 각기 마주 보는 양측 단에 형성된 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  12. 제 1항에 있어서, 상기 ⒟ 단계에 있어서, 상기 개방 부분의 성형된 높이는 상기 외부 접속 단자들의 높이보다 더 낮은 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
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