KR0181203B1

KR0181203B1 - Expansion block circuit for expanding the width of asynchronous input pulse

Info

Publication number: KR0181203B1
Application number: KR1019950051958A
Authority: KR
Inventors: 최용진
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-12-19
Filing date: 1995-12-19
Publication date: 1999-04-01
Also published as: KR970053948A

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야 ; 비동기 입력펄스의 폭을 확장하는 확장블럭회로에 관한 것이다.1. The technical field to which the invention described in the claims belongs; An extended block circuit for extending the width of an asynchronous input pulse.

2. 발명이 해결하려고 하는 기술적 과제 ; 어떠한 조건에서도 입력되는 펄스의 폭을 확장하여 정확하게 샘플링할 수 있는 확장블럭회로를 제공함에 있다.2. The technical problem to be solved by the invention; The present invention provides an expansion block circuit that can accurately sample an extended pulse width under any conditions.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

제1, 제2블럭간에 연결되어 인터페이스하는 확장블럭회로에 있어서, 제1신호와 상기 제1블럭으로부터의 제2신호의 상태가 서로 다를 경우를 검출해내는 제1논리게이트와, 상기 제1논리게이트가 제1신호와 제2신호의 상태가 서로 다른 경우를 검출한 상태에서 제3신호의 상태가 미리 정해둔 상태일 경우를 검출해내는 제2논리게이트와, 상기 제2논리게이트의 출력을 제1클럭에 따라 래치하여 상기 제1신호로서 출력하는 래치와, 상기 제1신호를 입력받아 제2클럭에 따라 지연하여 제4신호로서 상기 제2블럭에 제공하는 제1지연부와, 상기 제4신호를 입력받아 상기 제1클릭에 따라 지연하고 반전한 후에 상기 제3신호로서 출력하는 제2지연부를 구비하는 것을 특징으로 한다.An extended block circuit connected to and interfaced between first and second blocks, comprising: a first logic gate for detecting a case where a state of a first signal and a second signal from the first block are different from each other; A second logic gate for detecting a case where the state of the third signal is a predetermined state when the gate detects a case where the states of the first signal and the second signal are different from each other, and an output of the second logic gate A latch that latches according to a first clock and outputs the first signal, a first delay unit that receives the first signal and delays it according to a second clock and provides the second signal as a fourth signal to the second block; And a second delay unit which receives four signals and delays and inverts the signals according to the first click and outputs the third signals.

4. 발명의 중요한 용도 ; 블럭간의 인터페이스회로에 적합하게 사용된다.4. Important uses of the invention; It is suitable for the interface circuit between blocks.

Description

Expansion block circuit to extend the width of asynchronous input pulses

제1도는 종래의 기술에 따라 구성된 불럭들간의 신호처리방법을 보여주는 블럭도.1 is a block diagram showing a signal processing method between blocks constructed according to the prior art.

제2도는 본 발명에 따라 블럭들간의 신호처리방법을 보여주는 블럭도.2 is a block diagram showing a signal processing method between blocks according to the present invention.

제3도는 제2도에서 사용되는 여러 신호들의 타이밍관계를 보여주는 타이밍도.3 is a timing diagram showing the timing relationship of various signals used in FIG.

본 발명은 반도체 회로에 관한 것으로, 특히 비동기 입력펄스의 폭을 확장하는 확장블럭회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuits, and more particularly to an extended block circuit for extending the width of an asynchronous input pulse.

회로설계를 할 때에는 서로 다른 블럭간의 인터페이스(Interface) 신호는 매우 중요하다. 특히 각각의 블럭이 서로 다른 클럭으로 비둥기(Asynchronous)적으로 동작할 때 인터페이스신호를 주의해서 인가받아야 한다. 또한 입력으로 유입되는 인터페이스 신호가 그 블럭의 클럭주기보다 작은 폭을 가지고 인가될 때에는 입력 펄스를 확장시켜야 할 필요성이 발생하게 된다.In circuit design, interface signals between different blocks are very important. In particular, when each block operates asynchronously with a different clock, an interface signal should be carefully applied. In addition, when the interface signal flowing into the input is applied with a width smaller than the clock period of the block, there is a need to extend the input pulse.

제1도는 종래의 기술에 따라 구성된 블럭간의 신호처리방법을 보여주는 블럭도이다.1 is a block diagram showing a signal processing method between blocks constructed according to the prior art.

제1도에 도시된 블럭도에서와 같이 데이타를 저장하고 있는 블럭(10)의 출력신호 ψA가 블럭(20)의 입력단에 인가될 경우, 상기 출력신호 ψA는 클럭인 CKb에 응답하여 출력되고, 상기 블럭(20)은 클럭인 CKb에 의해 동기적으로 동작한다. 상기 신호 ψA의 펄스폭이 상기 CKb의 주기보다 짧을 때에 신호 ψA가 확장블럭(30)을 통과하지 않고 바로 인가되면 상기 블럭(20)은 CKb로 샘플링(Sampling)할 수 없게 된다.When the output signal? A of the block 10 that stores data is applied to the input terminal of the block 20 as shown in the block diagram shown in FIG. 1, the output signal? A is output in response to the clock CKb, The block 20 is operated synchronously by the clock CKb. If the signal ψ A is directly applied without passing through the expansion block 30 when the pulse width of the signal ψ A is shorter than the period of the CKb, the block 20 may not be able to sample to CKb.

따라서 본 발명의 목적은 입력되는 펄스의 폭을 확장할 수 있는 확장블럭회로를 제공함에 있다.Accordingly, an object of the present invention is to provide an expansion block circuit that can expand the width of an input pulse.

그리고 본 발명의 다른 목적은 블럭간의 인터페이스를 유지하기 위한 펄스의 폭을 확장할 수 있는 확장블럭회로를 제공함에 있다.Another object of the present invention is to provide an expansion block circuit capable of extending a width of a pulse for maintaining an interface between blocks.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 제1,제2블럭간에 연결되어 인터페이스하는 확장블럭회로에 있어서, 제1신호와 상기 제1블럭으로부터의 제2신호의 상태가 서로 다를 경우를 검출해내는 제1논거게이트와, 상기 제1논리게이트가 제1신호와 제2신호의 상태가 서로 다른 경우를 검출한 상태에서 제3신호의 상태가 미리 정해둔 상태일 경우를 검출해내는 제2논리게이트와, 상기 제2논리게이트의 출력을 제1클럭에 따라 래치하여 상기 제1신호로서 출력하는 래치와, 상기 제1신호를 입력받아 제2클럭에 따라 지연하여 제4신호로서 상기 제2블럭에 제공하는 제1지연부와, 상기 제4신호를 입력받아 상기 제1클럭에 따라 지연하고 반전한 후에 상기 제3신호로서 출력하는 제2지연부를 구비하는 것을 특징으로 한다.According to the technical idea of the present invention for achieving the above objects, in the expansion block circuit connected to the interface between the first and second blocks, the state of the first signal and the second signal from the first block is different from each other. Detects a case in which the state of the third signal is predetermined in a state where the first non-gate gate detecting the case and the state of the first signal and the second signal are different from each other in the first logic gate. A second logic gate, a latch for latching an output of the second logic gate according to the first clock and outputting the second logic gate as the first signal, and receiving the first signal and delaying the second signal as a fourth signal. And a first delay unit provided to the second block, and a second delay unit receiving the fourth signal and delaying and inverting the fourth signal to output the third signal.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, a detailed description of preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the drawings represent like reference numerals wherever possible.

본 발명의 바람직한 실시예에 따른 확장블럭의 구체회로도를 도시한 제2도를 참조하여 확장블럭(300)의 구성을 설명한다.The configuration of the expansion block 300 will be described with reference to FIG. 2 which shows a specific circuit diagram of the expansion block according to the preferred embodiment of the present invention.

블럭(10)으로부터 발생되는 신호 ψA 및 래치(304)의 출력 ψC는 배타적 논리합 게이트(301)에 입력된다. 배타적 논리합 게이트(301)는 ψA 및 ψC가 서로 다른 상태이면 하이상태의 출력을 발생하고, 그렇지 않을 때에는 로우상태의 출력을 발생한다. 즉, 상기 배타적 논리합 게이트(301)는 ψA 및 ψC가 서로 다를 경우를 검출해내기 위해 사용된다. 상기 배타적 논리합 게이트(301)의 출력은 앤드게이트(303)에 입력된다.The signal ψ A generated from the block 10 and the output ψ C of the latch 304 are input to the exclusive OR gate 301. The exclusive OR gate 301 generates an output in the high state when ψA and ψC are in different states, and generates an output in the low state. That is, the exclusive OR gate 301 is used to detect a case where ψA and ψC are different from each other. The output of the exclusive OR gate 301 is input to the AND gate 303.

그리고 지연플립플롭(307)은 확장블럭(300)의 출력 ψB를 블럭(10)에서 사용하는 클럭인 CKa에 따라 래치하고, 지연플립플롭(308)은 지연플립플롭(307)의 출력을 CKa에 따라 래치한다. 즉, 상기 ψB는 직렬연결된 지연플립플롭들(307,308)을 통과하면서 CKa에 따라 2차 지연된 후에 출력되며, 그 출력신호를 ψD라 한다. 상기 ψD는 인버터(302)에 의해 반전된 후에 앤드게이트(303)에 입력된다. 여기서, 상기 직렬연결된 지연플립플롭들(307,308)과 인버터(302)를 제2지연부(312)라 한다.The delay flip-flop 307 latches the output? B of the extension block 300 in accordance with CKa, which is a clock used in the block 10, and the delay flip-flop 308 latches the output of the delay flip-flop 307 to CKa. Latch accordingly. That is, ψB is output after the second delay according to CKa while passing through the serially connected delay flip flops 307 and 308, and the output signal is denoted ψD. D is input to the AND gate 303 after being inverted by the inverter 302. Here, the serially connected delay flip flops 307 and 308 and the inverter 302 are referred to as a second delay unit 312.

상기 앤드게이트(303)는 배타적 논리합 게이트(301)의 출력 및 반전된 ψD를 입력받아 두 신호가 동시에 하이상태이면 하이상태의 출력을 발생하고, 그렇지 않을 때에는 로우상태의 출력을 발생한다. 즉, 상기 앤드게이트(303)는 상기 ψA 및 ψC가 서로 다를 경우에 상기 인버터(302)의 출력이 미리 정해둔 상태가 될 때를 검출해내기 위해 사용된다. 상기 앤드게이트(303)의 출력은 지연플립플롭인 래치(304)에 입력되며, 래치(304)는 상기 앤드게이트(303)의 출력을 CKa에 따라 래치한다. 상기 래치(304)의 출력을 ψC라 하며, 그 ψC는 배타적 논리합 게이트(301) 및 지연플립플롭(305)에 입력된다. 상기 지연플립플롭(305)은 ψC를 블럭(20)에서 사용하는 클럭인 CKb에 따라 래치하고, 지연플립플롭(306)은 지연플립플롭(305)의 출력을 CKb에 따라 래치한다. 즉, ψC는 지연플립플롭들(305,306)을 통과하면서 CKb에 의해 2차 지연된 후 출력되며, 그 출력이 확장블럭(300)의 출력인 ψB이다. 상기 직렬연결된 지연플립플롭들(305,306)을 제1지연부(310)라 한다.The AND gate 303 receives the output of the exclusive OR gate 301 and the inverted ψ D and generates a high state output when the two signals are simultaneously high, and generates an output of a low state otherwise. In other words, the AND gate 303 is used to detect when the output of the inverter 302 becomes a predetermined state when the? A and? C are different from each other. The output of the AND gate 303 is input to the latch 304 which is a delay flip-flop, and the latch 304 latches the output of the AND gate 303 according to CKa. The output of the latch 304 is called ψC, which is input to the exclusive OR gate 301 and the delay flip-flop 305. The delay flip flop 305 latches ψ C according to CKb, which is a clock used in the block 20, and the delay flip flop 306 latches the output of the delay flip flop 305 according to CKb. That is, ψC is output after the second delay by CKb while passing through the delay flip-flops 305 and 306, and the output thereof is ψB which is the output of the extension block 300. The series delay flip-flops 305 and 306 are referred to as a first delay unit 310.

상기와 같은 확장블럭(300)의 동작을 그 동작파형도를 도시한 제3도를 참조하여 ψB 및 ψC가 로우상태일 때에 확장블럭(300)이 ψA를 확장하여 출력하는 것을 예로들어 설명한다.The operation of the expansion block 300 as described above will be described with reference to FIG. 3 of the operation waveform diagram when the expansion block 300 expands and outputs ψ A when ψB and ψC are in a low state.

상기 로우상태의 ψB는 지연플립플롭들(308,307)을 통과하면서 CKa에 의해 2회 지연되어 ψD로 출력되며, 그 ψD는 인버터(302)에 의해 하이상태로 반전되어 앤드게이트(303)에 입력된다. 그리고, 상기 ψC가 로우상태이므로 배타적 논리합게이트(301)는 ψA가 로우상태에서 하이상태로 변화할 때에 하이상태의 출력을 발생하여 앤드게이트(303)에 제공한다. 상기 앤드게이트(303)는 하이상태로 반전된ψD와 배타적 논리합 게이트(301)의 출력을 입력받아, 배타적 논리합 게이트(301)의 출력이 로우상태에서 하이상태로 변화될 때에 하이상태의 출력을 발생하며, 그 출력은 래치(304)에 제공된다. 래치(304)는 앤드게이트(303)의 출력을 CKa에 따라 래치하여 ψC로서 출력한다. 상기 ψC는 직렬연결된 지연플립플롭들(305,306)에 의해 CKb에 의해 2차 지연되어 ψB로서 출력된다.The low state ψ B is delayed twice by CKa while passing through the delay flip flops 308 and 307 and outputted as ψ D. The ψ D is inverted to a high state by the inverter 302 and input to the AND gate 303. . Since the ψC is in the low state, the exclusive OR gate 301 generates an output of the high state and provides it to the AND gate 303 when ψA changes from the low state to the high state. The AND gate 303 receives the output of the exclusive OR gate 301 inverted to the high state and generates an output of the high state when the output of the exclusive OR gate 301 changes from a low state to a high state. The output is provided to latch 304. The latch 304 latches the output of the AND gate 303 in accordance with CKa and outputs it as ψC. The ψC is second-delayed by CKb by serially connected delay flip flops 305 and 306 and output as ψB.

여기서, 하이상태가 된 ψC는 지연플립플롭들(305,306)을 통과하면서 CKb에 의해 2차 지연되어 하이상태의 ψB로서 출력되고, 그 ψB는 다시 지연플립플롭들(307,308)을 통과하면서 CKa에 의해 2차 지연되어 하이상태의 ψD로서 출력된다. 상기 ψD가 하이상태가 되므로 인버터(302)가 로우상태의 출력을 발생하므로, 앤드게이트(303)도 로우상태의 출력을 발생한다. 이에 따라 래치(304)는 로우상태의 앤드게이트(303)의 출력을 래치하여 로우상태의 ψC를 출력하게 된다.Here, ψC, which is in a high state, is second-delayed by CKb while passing through delay flip-flops 305 and 306 and output as ψB in high state, and ψB is again caused by CKa while passing through delay flip-flops 307 and 308. The second delay is output as ψD in the high state. Since ψD becomes high, the inverter 302 generates a low state output, and the AND gate 303 also generates a low state output. Accordingly, the latch 304 latches the output of the AND gate 303 in the low state to output ψC in the low state.

따라서 ψC는 CKb에 의해 2차 지연되고, CKb에 의해 2차 지연될 동안 하이상태를 유지하는데, 이와같은 ψC의 하이상태인 구간은 ψA의 하이상태인 구간에 비해 확장되었다. 이와같이 ψA를 확장한 ψC는 CKa에 2차 지연된 후 확장블럭(300)의 출력 ψB로서 출력된다.Therefore, ψC is second-delayed by CKb and remains high while it is second-delayed by CKb. Such a high state of ψC is extended compared to a high state of ψA. In this manner, ψC having expanded ψA is output as the output ψB of the expansion block 300 after being delayed second by CKa.

상술한 바와 같이 확장블럭(300)은 블럭(10)으로부터의 ψA를 인가받아 ψB로서 확장한 후에 블럭(20)에 제공하며, 그 확장시 블럭(20)에서 사용되는 클럭CKb를 사용한다. 이에따라 블럭(10)이 블럭(20)으로 CKb보다 작은 펄스폭을 가지는 신호를 제공하더라도, 상기 확장블럭(300)을 거치게 되면 블럭(20)에서 정확하게 샘플링할 수 있게 된다.As described above, the expansion block 300 receives ψA from the block 10, expands it as ψB, and provides it to the block 20, and uses the clock CKb used in the block 20 during expansion. Accordingly, even if the block 10 provides a signal having a pulse width smaller than CKb to the block 20, the block 10 can accurately sample the block 20 when passing through the extension block 300.

상기한 바와 같이 본 발명에 따르면, 어떠한 조건에서도 입력되는 펄스의 폭을 확장하여 정확하게 샘플링할 수 있는 효과가 있다.According to the present invention as described above, there is an effect that can be accurately sampled by extending the width of the input pulse under any conditions.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention.

Claims

An extended block circuit connected to and interfaced between first and second blocks, comprising: a first logic gate for detecting a case where a state of a first signal and a second signal from the first block are different from each other; A second logic gate for detecting a case where the state of the third signal is a predetermined state when the gate detects a case where the states of the first signal and the second signal are different from each other, and an output of the second logic gate A latch that latches according to a first clock and outputs the first signal, a first delay unit that receives the first signal and delays it according to a second clock and provides the second signal as a fourth signal to the second block; And a second delay unit configured to receive four signals, delay the signals according to the first clock, invert the signals, and output the same as the third signal.

The asynchronous input pulse of claim 1, wherein the first delay unit comprises serially connected delay flip flops that receive the first signal and delay the signal according to the second clock to output the fourth signal. Expansion block circuit to expand the width.

The delay delay flop of claim 1, wherein the second delay unit receives the fourth signal and receives and outputs the delayed fourth signal from the delay flip flops. And a third logic gate inverted and output as the third signal.