KR0177759B1 - 고집적 메모리셀 구조를 갖는 반도체 메모리 장치 - Google Patents

Abstract

초고집적화 반도체 메모리 장치의 셀 구조에 관한 것으로, 메모리셀과 비트라인간의 DC의 수를 4개의 셀이 공유토록 하여 메모리셀의 집적도를 향상시킨 고집적 메모리셀 구조를 가지는 다이나믹 랜덤 억세스 반도체 메모리 장치에 관한 것이다. 상기 반도체 메모리 장치는 라인과 라인의 전압차를 감지하여 데이타를 감지하는 감지수단이 연결된 다수의 데이타 라인들과, 상기 다수의 데이타 라인들중 하나의 데이타 라인에 공통으로 접속된 적어도 4개의 셀을 포함하는 리피트셀군과, 상기 리피트 원셀군내의 제1방향으로 형성된 2개의 셀을 억세스하기 위하여 상기 데이타라인과 동일방향으로 신장된 워드라인들을 포함하는 제1워드라인층과, 상기 리피트셀군군내의 제2방향으로 형성된 2개의 셀을 억세스하기 위하여 상기 데이타라인과 직교하는 방향으로 신장된 워드라인들을 포함하는 제2워드라인층을 적어도 포함하여 구성된다.

Description

고집적 메모리셀 구조를 갖는 반도체 메모리 장치

제1도는 일반적인 다이나믹 랜덤 억세스 메모리셀의 기본구조를 도시한 도면.

제2도는 일반적인 폴디드 비트라인 구조에서의 메모리셀의 배치관계를 도시한 도면.

제3도는 제2도에 도시된 메모리셀의 실제 레이아웃의 예시도.

제4(a)도, 제4(b)도 및 제4(c)도는 제3도에 도시된 레이아웃을 적용한 반도체 메모리장치에서의 메모리블럭과 로우디코더 및 컬럼디코더의 배치관계를 나타낸 도면과 512K 블럭의 구성 예시도 및 서브블럭으로 나타낸 16M 블럭의 예시도.

제5도는 종래의 낸드 구조 셀의 구성 관계를 도시한 도면.

제6도는 제5도에 도시된 낸드 구조 셀의 개괄적인 회로도 및 동작 타이밍 관계를 도시한 도면.

제7도는 본 발명에 따른 고집적 메모리셀의 일실시예를 설명하기 위한 도면.

제8(a)도, 제8(b)도 및 제8(c)도는 본 발명에 따른 고집적 메모리셀을 가지는 반도체 메모리 장치의 로우 디코더 및 컬럼 디코더의 배치의 일예시도를 나타낸 도면과 512K 블럭의 구성 예시도 및 서브블럭으로 나타낸 16M 블럭의 예시도.

본 발명의 반도체 메모리 장치의 메모리셀 구조에 관한 것으로, 특히 메모리셀과 비트라인간의 직접 접속(Direct Contact:이하 DC라 칭함)의 수를 4개의 셀이 공유토록하여 메모리셀의 집적도를 향상시킨 고집적 메모리셀 구조를 가지는 다이나믹 랜덤 억세스 반도체 메모리 장치에 관한 것이다.

통상적인 다이나믹 랜덤 억세스 반도체 메모리 장치(Dynamic Random Access Memory)의 기본 구조는 단위 데이타를 기억하는 메모리셀과, 상기 메모리셀로부터 데이타를 읽어내거나 쓰는 동작을 제어하기 위한 주변회로로 구성된다. 이중, 메모리셀은 메모리소자에서 가장 중요한 것으로, 이의 구조에 따라 제조 공정 및 기타 특성(차아지 쉐어링, 리플레쉬등등,...)이 결정되어 메모리 소자 사이즈에 가장 큰 영향을 미치는 부분이다. 즉, 메모리 소자에서 가장 중요한 비트당 가격을 줄이기 위해서는 가능한 작은 메모리 소자가 요구되며, 이를 위해서는 가능한한 작은 셀이 절대적으로 필요로 되어진다.

현재 상용화되어 널리 사용되는 DRAM의 메모리셀은 제1도에 도시한 바와 같이 하나의 억세스 트랜지스터 TR와 하나의 전하축적 캐패시터 CAP으로 이루어진 구성을 하고 있다. 이때, 상기 억세스 트랜지스터 TR의 게이트는 억세스를 제어하는 전극인 워드라인 WL에 접속되어 있으며, 드레인은 비트라인 BL에 DC되어 있다. 그리고, 상기 억세스 트랜지스터 TR의 소오스와 캐패시터 CAP간은 매몰접속(Buried Contact:이하 BC라 칭함)되어 있다. 또한, 상기와 같이 셀과 연결되고 셀의 데이타를 읽거나 쓰는데 사용되는 비트라인 BL은 상기 비트라인 BL에 연결된 비트라인 센스앰프(제1도에는 도시되지 않았음)의 배치에 의해 오푼비트라인(open bit line) 구조 또는 폴디드 비트라인(Folded bit line) 구조로 분류되고 있다.

제2도에 현재 DRAM에서 통상적으로 사용되는 폴디드 비트라인 구조에서 워드라인 WLi(여기서 i는 자연수 0, 1, 2, 3, 4...), 비트라인 BLi 및 메모리셀의 배치를 나타내었다. 도면중, S/A는 폴디드 비트라인 구조로 접속된 비트라인 센스앰프를 나타내며, MC1, MC2들 및 ○, ×로 표시된 부호들은 제1도와 같은 메모리셀을 나타낸다. 제2도에 도시된 폴디드 비트라인 구조에서의 메모리셀의 동작관계를 간략히 설명하면 다음과 같다.

제2도와 같은 구성에서, 워드라인 WL4가 선택되면 상기 워드라인 WL4에 연결된 비트라인 BL0, BL1과 셀 MC1, MC2의 사이에 차아지 쉐어링이 일어난다. 즉, 상기 워드라인 WL4에 연결된 메모리셀 MC1과 비트라인 BL0, 그리고, 상기 메모리셀 MC2와 비트라인 BL1의 사이에서 통상적인 차아지 쉐어링이 일어난다.

상기와 같은 차아지 쉐어링의 동작에 따라 비트라인쌍 BL0/BL0B와, 비트라인쌍 BL1/BL1B에 전압 변화가 발생되어 비트라인 전압차 △V_BL가 발생된다. 예를들어, 상기 억세스되는 메모리셀 MC1, MC2의 데이타가 논리 하이이면, 비트라인 BL0, BL1의 전압이 전압 상승하고, 데이타가 논리 로우이면 비트라인 BL0, BL1의 전압이 강하된다. 상기와 같은 억세스 동작에 의해 비트라인쌍 BL0/BL0B 및 BL1/BL1B간의 비트라인 전압차 △V_BL은 하기 식 1과 같이 된다.

단, 상기 식 1에서 Cs는 셀의 캐패시턴스, C_BL은 비트라인 캐패시턴스, Vcc는 칩의 동작 전원전압이다.

상기와 같은 억세스 동작에 의해 비트라인쌍 BL0/BL0B, BL1/BL1B간에 발생된 전압차 △V_BL은 각각의 비트라인쌍에 연결된 센스앰프 S/A1, S/A2에 의하여 감지되고 증폭되어 진다. 이 경우, 상기 센스앰프 S/A1, S/A2들의 입력은 제3도에 도시한 바와 같이 선택된 워드라인 WL4를 기준으로 메모리셀 MC1, MC2에 각각 연결되어 전압변화가 생긴 비트라인 BL0, BL1과 메모리셀 MC1, MC2가 연결되지 않은 비트라인 BL0B, BL1B가 된다. 상기와 같은 폴디드 비트라인 구조는 비트라인상에 발생된 노이즈에 대한 억제(Immunity)가 양호하며, SER(Soft Error Rate)에도 우수한 특성을 보여 DRAM에서 현재 널리 사용되고 있다. 이와 같은 폴디드 비트라인의 구조를 갖는 실제의 레이아웃은 하기 제4도에 도시한 바와 같이 된다.

제3도는 제3도에 나타낸 폴디드 비트라인 구조의 실제적 레이아웃의 전형적인 한 예를 나타낸 것이다. 제3도에서로 표시된 DC(Direct contact) 및 ×로 표시된 BC(Buried contact)는 제2도에 나타낸 것과 같이 억세스 트랜지스터 TR과 비트라인 BL, 억세스 트랜지스터 TR과 캐패시터 CAP의 사이를 연결하기 위한 접속점(Contact)이다. 제3도에서 AAP는 액티브 영역 패턴(Active area pattern)으로서, 비트라인 BLi과 억세스 트랜지스터 TR을 연결하는 하나의 DC를 두 개의 셀이 공유한 것을 나타내고 있으며, IOS는 DC가 공유된 셀 사이에 아이솔레이션을 위한 영역이다. 즉, 상측 비트라인의 메모리셀과 하측 비트라인상의 메모리셀간을 아이솔레이션을 위한 영역이다. 상기와 같은 구조에서 하나의 셀당면적(Unit cell area)(UCA)은 미니멈 디자인 피쳐(Minimum design feature)를 기준으로 하여 표시된 대로 약 8F²가 된다(2F × 4F = 8F²).

상기 제4도와 같은 구조를 갖는 메모리 장치는 워드라인 WLi 및 비트라인(데이타라인)을 선택하기 위한 로우 디코더(Row decoder) R/D 및 칼럼 디코더(Column decoder)(C/D)를 가지는데, 워드라인 WLi 및 비트라인 BLi이 각각 로우 및 컬럼 방향으로만 신장되어 있는 관계로 억세스 트랜지스터의 게이트를 제어하는 로우 디코더 R/D는 제4(a)도에 도시한 바와 같이 메모리블럭의 로우 방향에 하나의 배치만을 가지고도 제어가 가능하다.

또한, 상기 제3도에 도시된 바와 같은 폴디드 비트라인의 구조를 갖는 DRAM에서, 제4(b)도와 같이 512K의 메모리 블럭을 구성하기 위해서는 약 512개의 워드라인 WLi이 필요하게된다. 왜냐하면, 제2도에 도시한 바와 같이 비트라인에서 메모리셀이 2개씩 교차(alternative)하게 위치되어 있으므로 1K의 비트라인쌍을 갖는 경우, 512개의 워드라인이 필요하기 때문이다. 이는 메모리 블럭의 저장용량이 크면 클수록 메모리 블럭의 단위 면적이 매우 크게 증가함을 의미한다. 상기 제4(b)도와 같은 메모리 블럭을 갖는 경우에 있어서, 동일 비트라인의 길이당 센스앰프를 위치시키면 전체적인 센스앰프 개수를 줄여 전체 칩 면적의 감소를 꾀할 수 있는데, 이는 제4(c)도에 도시된 바와 같다.

제4(c)도는 512K의 용량을 가지는 메모리 블럭의 구성으로 16M 비트 메모리 어레이를 서브 블럭으로 나눈 경우를 도시한 것이다. 이와 같은 경우, 512K 단위 블럭당 센스앰프의 수는 1K개이고, 비트라인당 워드라인 수를 512개로 설계하는 경우, 제2도와 같은 폴디드 비트라인 구조를 가지는 서브 블럭의 센스앰프의 개수는 16M/1K x 512=32로 된다. 또한 메모리 블럭 사이의 센스앰프를 공유한다고 하면, 총 센스앰프의 수는 33개가된다.

따라서, 상기 제1도, 제2도 및 제3도에 도시되어진 바와 같이 하나의 DC에 두 개의 메모리셀이 접속되어 폴디드 비트라인 구조를 갖는 DRAM은 칩의 메모리셀 어레이가 고집적화되면 될수록 메모리셀에 데이타를 기록하고, 기록된 데이타를 독출하기 위한 주변회로의 증가로 인하여 초고집적화에 용이하지 않은 문제가 있었다.

상기와 같은 문제점을 해소하기 위하여 메모리셀의 구조를 변경하여 동일면적에 더욱 집적도가 높은 메모리 소자를 얻기 위한 노력이 계속되어 왔으며, 최근에는 낸드 구조를 갖는 셀(NAND structured cell)의 구조가 개발되고 있다. 상기와 같은 낸드 구조를 갖는 셀은 1993년 ISSCC의 논문에 AN EXPERIMENTAL DRAM WITH A NAND STRUCTURED CELL의 제목으로 일본국 반도체 메이커에서 발표한 기술이 그 대표적이며, 이는 제5도와 같은 구성을 갖는다.

제5도는 낸드 구조의 셀의 개략도를 도시하고 있다. 상기 제5도의 구성에서, BL 콘택은 제3도에서 설명된 DC에 해당되며, 스토리지 노드라 표시된 곳이 제3도의 BC에 대응된다. 제3도의 구성에서는 DC가 공유된 메모리셀 사시에 아이솔레이션을 위한 영역 IOS가 필요하나, 제5도의 낸드 구조 셀의 경우에는 위의 셀사이에 아이솔레이션이 필요 없게된다(단, 연속된 셀이 4개일 경우). 따라서, 상기 아이솔레이션 영역 만큼의 셀어레이의 면적을 줄일 수 있어 전체적으로 셀 면적을 크게 줄일 수 있게 된다. 이것은 제5도에 나타나 있으며, 길이(length) 방향으로 (1㎛에서 0.63㎛)으로 줄어들게 된다. 이의 등가적 모델은 제5도의 하단에 도시되어 있다.

제6(a)도 및 제6(b)도에는 낸드 구조셀의 회로도와 그 동작 타이밍도가 도시되어 있다. 하기에서는 본 발명을 이해하는데 필요한 사항만이 언급될 것이다. 낸드구조셀의 상세한 동작은 AN EXPERIMENTAL DRAM WITH A NAND STRUCTURED CELL, ISSCC. 1993의 내용을 참조하기 바란다.

우선, 워드라인 WL1을 인에이블시켜 메모리셀 M1의 데이타와 비트라인 BL 사이에 차아지 쉐어링후 센스앰프 S/A에 의해 데이타를 읽어 레지스터에 저장한다. 상기와 같이 리이드한 데이타를 레지스터에 저장한 후, 비트라인 BL을 초기상태, 예를들면, 프리차아지 상태로 만들고 난 후 워드라인 WL2를 인에이블하여 메모리셀 M2의 데이타를 비트라인 BL과 차아지 쉐어링 후 센스앰프 S/A에 통해 데이타를 읽어낸다. 이때, 제6(b)도에서 보이듯이 워드라인 WL1은 인에이블 상태가 된다.

즉, 메모리셀 M2의 데이타는 워드라인 WL2의 선택에 의해 턴온된 트랜지스터와 워드라인 WL1의 선택에 의해 턴온된 트랜지스터의 채널을 연속적으로 거쳐 비트라인 BL과 차아지 쉐어링에 발생된 후 데이타 리이드 동작이 수행된다. 메모리셀 Mn의 경우, 메모리셀 M1에서 메모리셀 M(n-1)까지 데이타 리이드 동작이 끝난 후 리이드가 가능하며, 워드라인 WL1에서 워드라인 WL(n-1)이 입력된 트랜지스터들을 연속적으로 거치면서 비트라인 BL과 차아지 쉐어링이 일어나게 된다.

데이타의 기록은 리이드의 반대 방향으로 수행된다. 즉, 워드라인 WL1부터 워드라인 WLn까지 모두 인에이블시키고 메모리셀 Mn에 데이타를 기록후 워드라인 WLn을 디스에이블 시킨다. 이후 메모리셀 M(n-1)에 데이타를 기록하고 워드라인 WL(n-1)을 디스에이블 시킨다. 이와 같은 방법으로 메모리셀 M1까지 데이타의 기록을 수행한다. 따라서 리이드시에는 메모리셀 M1에서 메모리셀 Mn의 방향으로, 기록시에는 메모리셀 Mn에서 메모리셀 M1의 방향으로 리이드 및 라이트의 동작이 수행된다. 그러나, 위와 같은 낸드 구조 셀은 셀간의 아이솔레이션의 영역을 제거하여 메모리셀의 전체적인 셀 면적을 줄였지만 아래와 같은 문제점들이 있다.

첫째로, 센스앰프를 배열하는 샌스앰프의 배치방법, 즉, 비트라인의 구조가 오푼 비트라인 구조를 가짐으로써 폴디드 비트라인 구조에 비하여 노이즈의 억제 및 SER등의 특성이 매우 떨어지는 문제를 야기시킨다.

둘째로, DRAM의 가장 큰 특징중의 하나인 랜덤 억세스가 되지 않는다는 것이다. 즉, 예를 들어, 메모리셀 Mn의 데이타를 리이드 하려면 전술한 바와 같이 메모리셀 M1로부터 메모리셀 M(n-1)까지 리이드 동작이 끝난 후 비로소 Mn의 데이타를 읽어낼 수 있게 되어 랜덤한 억세스가 불가능한 문제를 야기시킨다. 즉, 일반적인 DRAM과 같이 로우어드레스 신호와 컬럼어드레스 신호만을 인가하여 소망하는 위치에 저장된 데이타를 즉시 데이타를 리이드 할 수 없는 문제를 발생한다. 따라서, 상기와 같은 낸드 구조 셀의 반도체 메모리 장치는 최하위 어드레스의 영역에 저장된 데이타를 억세스하는데 매우 많은 시간(예로서, 112ns정도, 논문 기재 참조)이 소요된다.

셋째로, 상기와 같이 최상위 어드레스를 갖는 메모리셀 Mn의 데이타를 리이드시에는 메모리셀 M1부터 메모리셀 Mn까지 연속적으로 억세스하여 데이타를 리이드함으로써 연속된 메모리셀수 만큼 리이드된 데이타를 임시로 저장할 수 있는 레지스터가 센스앰프의 영역에 필요로 하게 되어 센스앰프의 면적이 매우 커지는 문제를 야기시켜 칩의 레이아웃을 증가시키는 또다른 문제를 야기시킨다.

넷째로, 비트라인 차아지 쉐어링 후 △V_BL(비트라인쌍간의 전위차)의 감소이다. 앞서 언급한 바와 같이 비트라인의 전압 변화 폭 △V_BL은 식1과 같이 됨을 설명하였다. 만일, Cs:C_BL=1:10, Vcc=3볼트라고 가정하면, 비트라인 전압 변화폭은 △V_BL은 전술한 식1에 의해 하기 식 2와 같이 되어 약 136.4밀리볼트로 된다.

그러나, 상기 제5도 및 제6도와 같은 구조를 갖는 낸드 구조셀의 구조에서는 메모리셀 Mn의 데이타를 읽을 때 비트라인 BL과 차아지 쉐어링 및 연속된 메모리셀 M1~M(n-1)까지의 셀과 차아지 쉐어링도 포함됨으로 △V_BL은 하기 식3과 같이 된다.

따라서, 제5도와 같이 4개의 연속된 셀을 하나의 비트라인에 접속한 낸드 구조셀의 경우 비트라인의 전압차 △V_BL은 상기 식3에 의거 약 107.1mV로 됨을 알 수 있다. 즉, 제2도와 같은 구조를 갖는 셀에 대비, 비트라인의 전압변화폭 △V_BL은 약 78.5%의 △V_BL값밖에 갖지 못하게 된다. 그러나, 이 경우, 워드라인 WL1~WL(n-1)의 신호가 입력되는 억세스 트랜지스터들의 정션 캐패시턴스 영향을 뺀 것으로, 이것을 고려하면 △V_BL의 레벨은 더욱 떨어진다. 이는 동작전압이 낮아질수록 상대적인 △V_BL감소로 인하여 저전압 영역에서의 동작 특성이 나빠짐을 의미한다. 즉, 센싱마진이 매우 적게되어 센싱속도의 특성이 나빠져 데이타를 고속으로 억세스할 수 없는 문제를 야기시킨다.

따라서, 본 발명의 목적은 단위 면적당 메모리의 용량을 최대로 확장함과 동시에 메모리셀 주변회로의 개수를 줄여 고집적화를 꾀할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 랜덤 억세스가 가능하면서 폴디드 비트라인 구조를 가질 수 있는 고집적 메모리셀의 구조를 제공함에 있다.

본 발명의 또 다른 목적은 셀의 사이즈를 최소화할 수 있는 고집적 메모리셀의 구조를 갖는 고집적 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 비트라인에 접속되는 하나의 DC를 4개의 메모리셀이 공유할 수 있는 고집적 메모리셀의 구조를 갖는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 폴디드 비트라인 구조의 센스앰프를 최소화할 수 있는 고집적 메모리셀의 구조를 갖는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 워드라인을 크로스 형태로 가질 수 있는 메모리셀의 구조를 갖는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 노말한 DRAM과 같이 랜덤한 억세스가 가능하면서 스피드의 손실이 없고, 폴디드 비트라인 센스앰프 구조를 가지며, 셀 사이즈가 노말한 DRAM에 비하여 거의 ½로 감소시킬 수 있는 고집적 메모리셀 구조를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 반도체 메모리 장치에 있어서, 라인과 라인의 전압차를 감지하여 데이타를 감지하는 감지수단이 연결된 다수의 데이타 라인들과, 상기 다수의 데이타 라인들중 하나의 데이타 라인에 공통으로 접속된 적어도 4개의 셀을 포함하는 리피트셀군과, 상기 리피트 원셀군내의 제1방향으로 형성된 2개의 셀을 억세스하기 위하여 상기 데이타라인과 동일 방향으로 신장된 워드라인들을 포함하는 제1워드라인층과, 상기 리피트셀군군내의 제2방향으로 형성된 2개의 셀을 억세스하기 위하여 상기 데이타라인과 직교하는 방향으로 신장된 워드라인들을 포함하는 제2워드라인층을 적어도 가짐을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 본발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.

제7도는 본 발명에 따른 고집적 메모리셀의 구조를 도시한 것이다. 제7도에 도시된 본 발명의 메모리셀 구조에 있어서 가장 특징적인 점은 4개의 셀당 하나의 DC가 존재하는 것이다. 즉, 4개의 셀당 하나의 DC를 공유하여 메모리셀 어레이의 면적을 최소화하고자 하는 것이다. 제7도에 도시된 MCi가 하나의 메모리셀을 구성하는 것으로, 이는 제2도와 같이 원 트랜지스터, 원 캐패시터의 구조를 갖는다. 이러한, 메모리셀은 트랜치(Trench)형 또는 스택(Stack)형태의 셀구조를 갖을 수 있다.

제7도를 참조하면, 4방향으로 형성된 4개의 메모리셀 MC1, MC2, MC3, MC4가 하나의 비트라인(데이타 라인) BLi(여기서 i는 자연수)의 DC을 공유하여 하나의 리피트 4셀군(Repeated 4Cell) 12를 구성하고 있으며, 각각의 메모리셀 MC1, MC2, MC3, MC4들은 데이타를 저장하는 스토리지 캐패시터를 포함한다. 이 때, 상기 하나의 DC는 플레이트 폴리 콘택(Plate poly contact)(PPC)을 통해 비트라인 BLi에 접속된다. 따라서, 메모리셀 MC1, MC3과 메모리셀 MC2, MC4들은 상호 크로스의 형태로 접속되어 있음을 알 수 있다. 상기와 같이, 제7도에서 점선으로 도시된 리피트 4셀군 12를 비트라인과 이웃하는 비트라인 사이에서 반복하면 메모리 블럭으로 확장할 수 있다. 상기와 같이 하나의 DC를 공통으로 사용하여 구성된 리피트 4셀 12내의 모든 메모리셀 MC1, MC2, MC3, MC4들의 트랜지스터들의 게이트를 각기 제어하기 위한 워드라인이 각 방향으로 2개가 필요하게 된다. 예를 들면, 리피트 4셀 12내의 메모리셀 MC2, MC4의 억세스 트랜지스터의 게이트는 비트라인과 동일방향으로 신장된 제1워드라인층 14의 워드라인 WLYi들에 의해 제어되며, 동일한 리피트 4셀 12내의 메모리셀 MC1, MC3의 억세스 트랜지스터의 게이트는 비트라인과 직교하는 방향으로 신장된 제2워드라인층 16의 워드라인 WLXi들에 의해 제어된다. 이때, 제1워드라인층 14의 워드라인들 WLYi들은 각 비트라인 BLi들 각각의 하부에 위치된다.

상기와 같이 서로 직교하는 방향으로 제1워드라인층 14와 제2워드라인층 16을 가지는 메모리셀을 가지는 메모리칩에서는 제8(a)도에 도시한 바와 같이 Y방향과 X방향에 제1워드라인층 14내의 워드라인 WLYi와 제2워드라인층 16내의 워드라인 WLXi를 각각 선택하기 위하여 로우 디코더가 2개 존재하게 된다. 상기 제7도와 같은 구성을 가지는 메모리셀의 면적은 미니멈 디지인 피쳐(Minimum design feature)를 기준으로 20F²/4=5F²로서 기존의 8F²에서 5F²로 작아짐을 알 수 있다.

제7도에 도시된 메모리셀 구조의 기본 동작을 살피면 하기와 같다.

지금, 비트라인 BL0B의 하부에 위치된 워드라인 WLY1이 선택되며, 상기 워드라인 WLY1에 게이트가 각각 연결된 메모리셀 MC2 및 MC21내의 트랜지스터가 턴온된다. 따라서, 상기 메모리셀 MC2, MC1내의 캐패시터에 충전된 전하가 각각의 억세스 트랜지스터의 드레인-소오스간의 채널을 통하여 비트라인으로 전송된다. 예를들면, 메모리셀 MC2의 데이타는 비트라인 BL0B에 실리게 되고, 메모리셀 MC21의 데이타는 비트라인 BL1에 실리게 되어 차아지 쉐어링이 일어난다. 따라서, 상기 억세스되는 메모리셀 MC2와 MC21의 셀데이타간의 충돌(Fighting)은 없게된다. 또한, 상기 비트라인 BLi는 일정한 셀 간격으로 트위스트(Twist)되는데, 이는 제1워드라인층 14내의 동일한 워드라인 WLYi가 인에이블시 메모리 블럭과 메모리 블럭간의 데이타 충돌을 막고자 하는 것이다.

예를들어, 제1워드라인층 14의 워드라인 WLY1이 선택시 일정셀의 리피트 후엔 같은 비트라인 BL0B, BL1에 연결된 셀을 동시에 인에이블 시킴으로써 비트라인(데이타라인)에서 데이타 충돌이 발생된다. 이를 막기 위해 일정셀 리피트후 비트라인을 트위스트 시키면, 상부에 위치된 메모리 블럭의 비트라인 BL0b는 아래 블럭의 비트라인 BL1이 된다. 따라서, 상기와 같은 트위스트의 구조에 의해서 워드라인 WLY1이 선택되어도 상위 블럭에서는 데이타가 비트라인 BL0b에 실리게 하위 블럭에서는 비트라인 BL1에 데이타가 실리게 되어 데이타 충돌이 없게 된다.

또한, 데이타는 비트라인 BLi과 BLiB라인중 한군데만 실리므로 제2도에서와 같이 폴디드 비트라인 구조가 가능하게 된다. 또한, 위 제7도와 같은 구조를 가지는 메모리셀 구조는 일반화된 폴디드 비트라인구조의 DRAM처럼 셀 캐패시터와 비트라인간의 차아지 쉐어링이 즉시 일어나므로 랜덤 억세스가 가능하고 첫 번째 셀 데이타의 리이드시 속도 지연이 거의 없게 된다.

한편, 상기 제7도와 같은 구성을 가지는 메모리셀은 집적도(density)에서 기존의 구성 대비 더욱 짧은 비트라인의 구성이 가능해진다. 즉, 제7도의 구성에 따른 메모리셀은 제1 및 제2워드라인층 14, 16들의 워드라인 WLYi, WLXi들이 리피트 4셀 12에서 서로 직교하여 4개의 메모리셀 MC1, MC2, MC3, MC4마다 하나의 DC가 존재하므로 256개의 워드라인만 있으면 512K 비트의 메모리블럭을 제8(b)도와 같이 구성할 수 있어 비트라인의 길이를 종래에 비하여 매우 짧게 가져갈 수 있어 메모리셀이 레이아웃을 최소화할 수 있는 이점을 가질 수 있다. 따라서 비트라인의 길이가 종래에 비하여 약 50%로 짧아져 DRAM의 차아지 쉐어링시 가장 중요한 비트라인 전압변화 △V_BL의 값이 증가하게 된다(1식참조). 이는 동일전압에서 비트라인 센스앰프의 속도향상 및 저전압 동작영역 확대등의 전반적인 특성개선을 가져온다.

또한, 상기와 같은 비트라인의 전압변화 △V_BL의 값의 증가는 고집적화, 저전압 동작전압으로 갈수록 차아지 쉐어링 및 센싱 타임이 칩 전체 속도에 차지하는 부분이 더욱 커지므로, △V_BL의 확대를 통한 이 부분의 특성 향상은 매우 중요한 특징이 된다.

만일 동일 비트라인 길이당 센스앰프를 위치시키면 전체적인 센스앰프 개수를 줄여 전체 칩 면적의 감소를 가져올 수 있다. 예를들어, 16M 비트 어레이를 서브 블럭으로 나누는 경우, 센스앰프의 수는 1K개이고, 비트라인당 워드라인수는 512개로 설계한다면, 종래에는 서브블럭의 용량이 512K이었으나, 본 발명에서는 제8(c)도에 도시된 바와 같이 1M이 되므로 총 서브블럭의 수는 16개로 된다. 따라서 전체 센스앰프의 수는 17개가 되어 센스앰프가 약 ½로 줄어드는 효과를 가져오게 된다.

메모리 코아 부분에서 센스앰프가 차지하는 부분이 고집적화 메모리로 가면서 점점 커지는 경우에 비추어 보아 센스앰프 수의 감소는 전체 칩 사이즈의 감소에 매우 중요한 요소가 될 것이다. 예를들어, 16M의 경우, 워드라인 피치(Pitch)가 1㎛이고, 센스앰프가 100㎛, 비트라인당 512K 워드라인이 있으면 칩의 전체에서 길이방향으로 센스앰프가 차지하는 부분은 하기 식 4와 같이 된다.

1G의 경우에는 워드라인의 피치는 약 0.48㎛, 센스앰프는 약 60㎛정도가 될 것으로 예상하면, 이 경우 센스앰프가 메모리 코아에서 차지하는 부분은 하기 식 5와 같이 될 것이다.

또한, 동일 워드라인수의 경우, 비트라인 길이가 짧아져 C_BL이 적어지므로, 동일 △V_BL을 얻기 위해서는 Cs가 적어져도 된다. 즉, 상대적으로 작은 셀 캐패시터가 있어도 되므로, 미세 디자인 룰에서 더욱더 큰 셀 캐패시터를 얻기 위한 공정의 어려움을 줄여줄 수 있게 된다. 이는 고집적화 DRAM에서 셀 공정의 복잡성으로 인한 프로세스의 어려움을 덜어주어 고집적화 DRAM실현을 더욱 용이하게 할 수 있는 이점을 가지게 된다.

상술한 바와 같이 본 발명은 비트라인과 메모리셀의 억세스 트랜지스터의 드레인이 접속되는 하나의 디렉트 콘택을 4개의 셀이 공유토록 리피트 4셀을 비트라인과 비트라인의 사이에 형성하고, 상기 리피트 4셀을 비트라인과 동일한 방향으로 신장된 제1워드라인 및 상기 비트라인과 직교하는 방향으로 신장된 제2워드라인에 의해 선택적으로 억세스함으로써 메모리셀의 사이즈 및 센스앰프의 사이즈를 크게 감소시켜 고집적 메모리 장치를 보다 용이하게 구현할 수 있고, 센싱 속도를 향상시켜 데이타의 억세스를 신속 정확하게 할 수 있는 이점이 있다.

Claims (5)

1. 반도체 메모리 장치에 있어서, 라인과 라인의 전압차를 감지하여 데이타를 감지하는 감지수단이 연결된 다수의 데이타 라인들과, 상기 다수의 데이타 라인들중 하나의 데이타 라인에 공통으로 접속된 적어도 4개의 셀을 포함하는 리피트셀군과, 상기 리피트 원셀군내의 제1방향으로 형성된 2개의 셀을 억세스하기 위하여 상기 데이타라인과 동일방향으로 신장된 워드라인들을 포함하는 제1워드라인층과, 상기 리피트셀군군내의 제2방향으로 형성된 2개의 셀을 억세스하기 위하여 상기 데이타라인과 직교하는 방향으로 신장된 워드라인들을 포함하는 제2워드라인층을 적어도 가짐을 특징으로 하는 고집적 메모리셀 구조를 갖는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제1워드라인층내의 다수의 워드라인들과 제2워드라인층내의 다수의 워드라인들은 서로 다른 로우 디코더에 의해 인에이블됨을 특징으로 하는 고집적 메모리셀 구조를 갖는 반도체 메모리 장치.
3. 제1항 또는 제2항에 있어서, 상기 다수의 데이타 라인들은, 다수의 리피트셀군마다 이웃하는 데이타라인과 서로 교차됨을 특징으로 하는 고집적 메모리셀 구조를 갖는 반도체 메모리 장치.
4. 제3항에 있어서, 상기 리피트원셀내의 모든 메모리셀들은 트랜치형임을 특징으로 하는 고집적 메모리셀 구조를 갖는 반도체 메모리 장치.
5. 제3항에 있어서, 상기 리피트원셀내의 모든 메모리셀들은 스택형임을 특징으로 하는 고집적 메모리셀 구조를 갖는 반도체 메모리 장치.