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KR960002819B1 - 반도체 기억 장치 - Google Patents

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KR960002819B1
KR960002819B1 KR1019920025524A KR920025524A KR960002819B1 KR 960002819 B1 KR960002819 B1 KR 960002819B1 KR 1019920025524 A KR1019920025524 A KR 1019920025524A KR 920025524 A KR920025524 A KR 920025524A KR 960002819 B1 KR960002819 B1 KR 960002819B1
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토후루 후루야마
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가부시기가이샤 도시바
사또오 후미오
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Abstract

내용 없음.

Description

반도체 기억 장치
제1도는 본 발명의 DRAM의 일실시예에 있어서의 메모리셀 어레이의 일부를 나타내는 회로도.
제2도는 제1도의 DRAM에 있어서의 동작을 설명하기 위하여 각부의 동작 타이밍의 일예를 나타내는 전압파형도.
제3도는 종래의 1트랜지스터ㆍ1캐패시터형의 DRAM셀을 나타내는 회로도.
제4도는 종래의 DRAM의 메모리셀 어레이의 일부를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 비트선 프리 챠지.이퀼라이즈 회로
12 : 캐패시터 공통 배선 프리 챠지 회로
BL.BBL : 비트선쌍 BLG,BBLG : 제2의 트랜스퍼게이트
C : 셀 캐패시터 CPL : 커패시터 공통 배선
MC : 메모리셀 Q : 셀 트랜지스터
SA : 센스 앰프 TO,T1 : 제1의 트랜스퍼게이트
WLO,WL1,WL2,WL3 : 워드선
본 발명은 반도체 기억 장치에 관한 것인바, 특히 1개의 트랜스퍼게이트용 MOS 트랜지스터와 1개의 정보 기억용 캐패시터로 구성되는 다이나믹형 메모리셀 어레이를 지니는 다이나믹형 랜덤 액세스 메모리(DRAM)에 관한 것이다.
제3도는 현재 실용화되고 있는 DRAM셀의 등가회로를 표시하고 있다. 이 DRAM셀은 워드선(WL) 및 비트선(BL)에 접속되는 트랜스퍼게이트용의 1개의 MOS(절연 게이트 형) 트랜지스터(Q)와, 이에 접속되는 정보 기억용의 1개의 캐패시터(C)로 구성되어 있다.
상기 캐패시터(C)에 기억된 정보를 독출할 경우, 상기 캐패시터(C)에 저장된 전하중 상기 트랜지스터 Q에 접속된 측의 캐패시터 전극의 전하가 비트선(BL)에 전위 변화를 준다. 그리고, 상기 전하가 이동한 후의 상기 네트선(BL)의 전위와 상기 비트선과 쌍을 이루는 다른쪽의 비트선(도시생략)의 전위와의 차를 비트선 센스 앰프(도시생략)로 센스 증폭하고 있다. 이때 캐패시터(C)이 저장된 전하중, 상기 트랜지스터(Q)에 접속된 캐패시터 전극과는 반대측의 캐패시터 전극의 전하는 다른쪽의 비트선의 전위 변화에 대하여 직접적으로 기여하고 있지 않다.
한편 비트선 센스 앰프에 의하여 신호를 센스 증폭할때, 상기 센스 앰프의 입력이 되는 비트선쌍 사이의 전위차가 큰쪽이 정보의 오독이 위험성을 적게할 수 있다.
그래서 예컨대 1991 YLSI Sympo, "cell-plate line Connecting Complementary Bitline(C3) Architecture for Battery Operating DRAMs" Mikio ASAKURA et al. 에는 DRAM셀로부터 정보를 독출할때의 비트선의 전위 변화를 크게 하기 위하여 셀 캐패시터의 트랜스퍼 게이트용 트랜지스터에 접속된 일단측의 캐패시터 전극과는 반대측(타단측)의 캐패시터 전극의 전하를 이용하는 DRAM이 개시되어 있다.
상기 DRAM는 제4도에 도시한 바와같이 메모리셀 어레이의 동일 컬럼의 메모리 셀(MC)의 정보 기억용 캐패시터(C)의 타단측의 캐패시터 전극이 공통적으로 접속되어 있는 캐패시터 공통 배선(CPL)을 지니고, 상기 공통 배선(CPL)을 상기 컬럼의 상보적인 비트선쌍의 각각 한쪽의 비트선(BL) 또는 (BBL)에 선택적으로 접속할 수 있도록 구성되어 있다. DRAM셀의 데이타를 한쪽의 비트선(BL)에 정보를 독출할때에 상기 공통 배선(CPL)을 다른쪽의 비트선(BBL)에 접속함으로써 한쪽의 비트선(BL)의 전위 변화와는 역극성의 방향으로 상기 비트선(BBL)의 전위를 변화시킬 수 있으며 비트선 센스 앰프(SA)의 입력이 되는 비트선ㆍ캐패시터 공통 배선간의 전위차를 크게 하려는 것이다.
그러나 상기 회로 구성에 있어서는 공통 배선(CPL)이 한쪽의 비트선(BBL)에 접속된 상태에서는 비트선(BBL)자체의 부유 용량이 공통 배선(CPL)의 부유용량에 가해진다. 이경우, 비트선 용량(Cb)은 DARM셀의 캐패시터 용량(Cs)에 비하여 충분히 크고 통상은 캐패시터 공통 배선 용량(Cp)과 같은 오더(order)이든가 그것보다는 크므로, 상기 공통 배선(CPL)의 전위 변화량이 반드시 충분하게 얻어지지는 않는다.
본 발명은 상기의 상황을 고려하여 구성한 것으로서 DRAM셀로부터 정보를 독출할때의 비트선 센스 앰프의 신호 입력량을 보다 크게할 수 있고 센스 앰프의 센스 마진을 확대할 수 있고 보다 집적도가 높은 반도체 메모리셀을 실현할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는 1트랜지스터ㆍ1캐패시터형의 다이나믹형 메모리셀이 행열상에 배치된 메모리셀 어레이와 상기 메모리셀 어레이의 비트선을 프리 챠지하기 위하여 설치된 비트선 프리 챠지 회로와 상기 메모리셀 어레이의 상보적인 비트선쌍에 대응하여 설치되고, 상기 비트선쌍에 접속되어 있는 각 메모리셀의 캐패시터의 각 타단에 공통으로 접속된 캐패시터 공통 배선과, 상기 캐패시터 공통 배선을 프리 챠지 하기 위하여 설치된 캐패시터 공통 배선과 프리 챠지 회로와 상기 캐패시터 공통 배선과 상기 비트선쌍과의 사이에 각 대응하여 접속되고, 소정의 타이밍으로 온/오프 규제되는 스위치 게이트용의 2개의 제1의 트랜스퍼게이트와 상기 비트선쌍과 상기 2개의 제1의 트랜스퍼게이트와의 접속 노드에 대응하여 두개의 입력 노드가 접속된 센스 앰프 회로와 상기 센스 앰프 회로의 두개의 입력 노드와 상기 비트선쌍과의 사이에 각 대응하여 접속되고, 소정의 타이밍으로 온/오프 제어되는 스위치 게이트용의 2개의 제2의 트랜스퍼게이트를 구비하는 것을 특징으로 한다.
선택된 DRAM셀에서 정보를 독출할때에 상보적인 비트선쌍의 한쪽의 비트선의 용량에 선택셀의 캐패시터의 일단측의 전하가 분배되고 상기 한쪽의 비트선에 접속되어 있는 센스 앰프의 한쪽의 입력 노드의 전위가 변화한다. 또 상기 비트선쌍의 다른쪽의 비트선에 접속되어 있는 제2의 트랜스퍼 게이트를 오프 상태로 제어한 후, 상기 제2의 트랜스퍼게이트와 캐패시터 공통 배선과의 사이에 접속되어 있는 제1의 트랜스퍼게이트를 온상태로 제어함으로써 상기 셀 캐패시터의 타단측의 전하에 의하여 센스 앰프의 다른쪽의 입력노드의 전위가 상기 한쪽의 입력 노드의 전위 변화 방향과는 반대 방향으로 변화한다. 이후, 센스 앰프의 한쌍의 입력 노드 사이의 전위차가 센스 앰프에 의하여 감지된다.
이때 상기 제1의 트랜스퍼게이트를 온상태로 제어하기 전에 이에 접속되어 있는 제2의 트랜스퍼게이트를 오프 상태로 제어하고 있으므로 센스 앰프에서 메모리셀 측을 본 비트선 부유 용량이 작아지고 있으므로 센스 앰프의 신호 입력량을 보다 크게 할 수 있고 센스 앰프의 센스 마진이 확대한다.
[실시예]
이하 도면을 참조하여 본 발명의 일실시예를 상세하게 설명한다.
제1도는 본 발명의 DRAM의 일실시예에 있어서의 메모리셀 어레이의 일부를 도시하고 있다.
상기 메모리셀 어레이는 제3도에 도시한 바와같은 1트랜지스터(Q)ㆍ1캐패시터(C)형의 DRAM셀(MC)…가 행열상으로 배치되어 있다. 그리고, 동일행의 메모리셀의 MOS트랜지스터 Q의 각 게이트에 공통으로 워드선(대표적으로 WL0,WL1,WL2,WL3,…를 나타낸다)이 접속되어 있고 동일열의 메모리셀의 MOS트랜지스터(Q)의 각 일단에 비트선(대표적으로 상보적인 비트선쌍 BL, BBL를 나타낸다)이 공통으로 접속되어 있다. 이경우, 상기 메모리셀 어레이는 폴데드ㆍ비트선 구성을 지닌다.
(11)은 상기 메모리셀 어레이의 상보적인 비트선쌍(BL,BBL)에 접속된 비트선 프리 챠지ㆍ이퀄라이즈 회로이다. BLEQ는 상기 비트선 프리 챠지ㆍ이퀄라이즈 회로(11)를 온/오프 제어하는 비트선 프리 챠지ㆍ이퀄라이즈 신호이고, VBL은 비트선 프리 챠지 전위이다. 또한 상기 비트선 프리 챠지ㆍ이퀄라이즈 회로(11)중 이퀄라이즈 회로부는 생략되는 일도 있다.
CPL는 상기 상보적인 비트선쌍(BL,BBL)에 대응하여 설치되고, 상기 비트선쌍(BL,BBL)에 접속되어 있는 각 메모리셀의 캐패시터(c)의 각 타단(플레이트 전극)에 공통으로 접속된 캐패시터 공통 배선이다.
(12)는 상기 캐패시터 공통 배선(CPL)에 접속된 캐패시터 공통 배선 프리 챠지 회로이다. CPPR는 상기 캐패시터 공통 배선 프리 챠지 회로(12)를 온/오프 제어하는 캐패시터 공통 배선 프리 챠지 신호이고, VPL은 캐패시터 공통 배선 프리 챠지 전위이다.
T0 및 T1은 상기 캐패시터 공통 배선(CPL)과 상기 비트선쌍(BL,BBL)과의 사이에 각각 대응하여 접속되고, 소정의 타이밍으로 온/오프 제어되는 스위치 게이트용의 제1의 트랜스퍼게이트(MOS 트랜지스터)이다. 이 제1의 트랜스퍼게이트(T0 및 T1)은 각 대응하여 다미 워드선(DWL0,DWL1)으로부터 주어지는 다미 워드선 선택 신호에 의하여 독립하여 제어된다.
SA는 상기 비트선쌍(BL,BBL)과 상기 2개의 제1의 트랜스퍼게이트(T0 및 T1)의 직접속 노드에 대응하여 2개의 입력 노드가 접속된 센스 앰프 회로이다. 이 센스 앰프 회로(SA)는 본예에서는 센스 동작용의 NMOS센스 앰프 및 리스트 동작용의 PMOS센스 앰프로 구성되고, 한쌍의 입출력용 노드를 가지는 래치형 앰프가 사용되고 있다. 1BSAN은 상기 NMOS센스 앰프의 동작을 제어하기 위한 신호이고 활성 레벨은 "L"이다. SAP는 상기 PMOS센스 앰프의 동작을 제어하기 위한 신호이고 활성 레벨은 "H"이다.
BLG 및 BBLG는 상기 센스 앰프 회로(SA)의 2개의 입력 노드와 상기 비트선쌍(BL, BBL)과의 사이에 각각 대응하여 접속되고 소정의 타이밍으로 온/오프 제어되는 비트선 스위치 게이트용의 제2의 트랜스퍼게이트(MOS트랜지스터)이다. 이 제2의 트랜스퍼게이트(BLG 및 BBLG)는 각각 대응하여 비트선 스위치 게이트 제어신호(BSG,BBSG)에 의하여 독립으로 제어된다.
CS는 컬럼 디코더 회로(도시 생량)의 출력(CD)에 의하여 제어되는 컬럼 선택 스위치이다. DQ 및 BDQ는 상기 각 컬럼의 컬럼 선택 스위치(CS)와 데이타 출력 회로(도시생략)와의 사이에 접속되고, 독출 데이타나 기록 데이타의 전송을 행하기 위한 상보적인 데이타선이다. 상기 데이타(DQ 및 BDQ)는 입출력 겸용도 좋고, 입력용 출력용으로 나누어도 좋다.
또한 상기 워드선 WL0, WL1, WL2,…및 다미 워드선(DWL0, DWL1)은 워드선 구동 회로(도시 생략) 및 다미 워드선 구동 회로(도시 생략)에 의하여 구동된다. 또, 상기 캐패시터 공통 배선(CPL)은 메모리셀 어레이의 상보적인 비트선쌍(BL,BBL)마다에 독립적으로 설치되어 있고, 상기 비트선쌍 보다도 예컨대 하층의 배선으로 형성되어 있다.
제2도는 제1도의 DRAM에 있어서의 예컨대 워드선(WL1)선택시의 메모리셀(MC)의 독출 동작과 기록 동작을 설명하기 위하여 각부의 동작 타이밍의 일예를 나타내는 전압 파형도이다.
시각 t0 보다 전에 비트선 프리 챠지ㆍ이퀄라이즈 회로(11) 및 캐패시터 공통 배선 프리 챠지 회로(12)가 각각 온상태로 제어되고 비트선쌍(BL, BBL) 및 캐패시터 공통 배선(CPL)이 각각 대응하여 전위(VBL,VPL)에 프리 챠지된다(통상 VBL=VPL로 설정된다). 또 제1의 트랜스퍼게이트 (T0, T1) 및 제2의 트랜스퍼게이트(BLG, BBLG)는 각각 온상태로 제어되고 있다.
시각 t0에 비트선 프리 챠지ㆍ이퀄라이즈회로(11) 및 캐패시터 공통 배선 프리 챠지 회로(12)가 각각 오프 상태로 제어된다. 이 경우 비트선 프리 챠지ㆍ이퀄라이즈 회로(11) 및 캐패시터 공통 배선 프리 챠지 회로(12)는 독립으로 온/오프 제어되는데 본예에서는 같은 타이밍에서 오프 상태로 제어되는 경우를 나타내고 있다.
시각 t1에서, 워드서(WL1)을 활성화 하면, 이에 의하여 선택되는 메모리셀(MC)의 트랜지스터(Q)가 온으로 되어 캐패시터(C)의 기억 정보가 한쪽의 비트선(BBL)에 독출되고, 이 비트선(BBL)에 제2의 트랜스퍼게이트(BBLG)를 통하여 접속되고 있는 센스 앰프(SA)의 한쪽의 입력 노드에 전위 변화가 생긴다.
시각 t2에서, 상기 제2의 트랜스퍼게이트(BBLG)가 오프 상태로 제어되고, 센스 앰프(SA)의 한쪽의 입력 노드에서 한쪽의 비트선 BBL이 전기적으로 전환된다.
시각 t3에서, 다른쪽의 비트선(BL)에 접속되어 있는 제2의 트랜스퍼게이트(BLG)가 온상태로 제어되고 센스 앰프(SA)의 다른쪽 입력 노드에서 상기 다른쪽의 비트선(BL)이 전기적으로 전환된다. 이에따라 센스 앰프측에서 메모리셀 측을 본 비트선 부유 용량을 작게할 수 있다.
시간 t4에서, 다미 워드선(WL0)을 활성화하면, 상기 다른쪽의 비트선(BL)과 상기 캐패시터 공통 배선(CPL)과의 사이에 접속되어 있는 제1의 트랜스퍼게이트(T0)가 온상태로 제어된다. 이에따라 상기 선택된 메모리셀(MC)의 캐패시터(C)의 타단측의 전하가 상기 제1의 트랜스퍼게이트(T0)를 거쳐 상기 센스 앰프(SA)의 다른쪽의 입력 노드에 전달되고 이 다른쪽의 입력 노드의 전위가 상기 한쪽의 입력 노드의 전위 변화와는 반대 방향으로 변화한다.
시각 t5에서, 다미 워드선(WL0)을 비활성 상태로 하면, 센스 앰프(SA)의 다른쪽의 입력 노드에서 상기 캐패시터 공통 배선(CPL)이 전기적으로 전환된다.
시각 t6에서, 센스 앰프 제어신호(/BSAN 및 SAP)를 각각 활성화시켜서 센스 앰프(SA)를 동작시키면 센스 앰프(SA)는 한쌍의 입력 노드 사이의 전위차를 센스 증폭한다. 이에 따라, 센스 앰프(SA)의 한쌍의 출력 노드(입출력 노드)가 상보적인 전위(전원 전위 Vcc, 접지 전위 OV)로 확정한다.
시각 t7에서, 캐패시터 공통 배선 프리 챠지 회로(12)가 온 상태로 제어되고, 캐패시터 공통 배선(CPL)이 전위(VPL)에 프리 챠지 되어서 고정된다.
시각 t8에서, 상기 선택된 메모리셀 측의 한쪽의 비트선(BBL)에 접촉되어 있는 제2의 트랜스퍼게이트(BBLG)가 온상태로 제어된다.
시각 t9에서, 다른쪽의 비트선(BL)에 접속되어 있는 제2의 트랜스퍼게이트(BLG)가 온상태로 제어된다.
상기한 바와같이, 제2의 트랜스퍼게이트(BBLG,BLG)가 각각 온상태로 제어됨으로써, 상기 센스 앰프(SA)의 출력 데이타가 상기 선택 상태의 메모리셀(MC)에 재차 기록된다.
시각 t10에서, 상기 워드선(WL1)을 비활성 상태로 하면 메모리셀(MC)의 트랜지스터(Q)가 오프로 되어 캐패시터(C)의 기억 정보가 확정된다.
시각 t11에서, 센스 앰프 제어 신호(/BSAN 및 SAP)를 각각 비활성 상태로 하여 센스 앰프(SA)의 동작을 종료시킨다.
시각 t12에 비트선 프리 챠지ㆍ이퀄라이즈 회로(11)가 온상태로 제어되고, 비트선쌍(BL, BBL)의 프리 챠지ㆍ이퀄라이즈 동작을 개시하고 비트선쌍(BL,BBL)이 전위(VBL)에 프리 챠지ㆍ이퀄라이즈 된다.
즉, 상기 실시예의 DRAM에 의하면, 선택된 DRAM셀에서 정보를 독출할때에 상보적인 비트선쌍의 한쪽의 비트선 BBL의 용량에 선택 셀의 캐패시터(C)의 일단측의 전하가 분배되고, 상기 한쪽의 비트선(BBL)에 접속되고 있는 센스 앰프(SA)의 한쪽의 입력 노드의 전위가 변화한다. 이후 상기 한쪽의 비트선(BBL)에 접속되어 있는 제2의 트랜스퍼게이트(BLG)가 오프 상태로 제어된다. 또 상기 비트선쌍의 비트선(BL)에 접속되고 있는 제2의 트랜스퍼게이트(BBLG)가 오프 상태로 제어된 뒤, 상기 제2의 트랜스퍼게이트(BLG)와 캐패시터 공통 배선(CPL)과의 사이에 접속되어 있는 제1의 트랜스퍼게이트(T0)가 온상태로 제어됨으로서 상기 셀 캐패시터(C)의 타단측의 전하에 의하여 센스 앰프(SA)의 다른쪽의 입력 노드의 전위가 상기 한쪽의 입력 노드의 전위 변화 방향과는 반대 방향으로 변화한다. 이후 센스 앰프(SA)의 한쌍의 입력 노드 사이의 전위차가 센스 앰프(SA)에 의하여 센스된다.
이때 센스 앰프(SA)의 센스 동작의 개시전에 상기 트랜스퍼게이트(BBLG,BLG)가 오프 상태로 제어되어 있고, 센스 앰프(SA)에서 메모리셀 측을 본 비트선 부유 용량이 작아지고 있으므로 센스 앰프(SA)의 신호 입력량을 보다 크게 할 수 있고, 센스 앰프(SA)의 센스 마진이 확대된다.
또 센스 앰프(SA)의 센스 동작의 개시전에 센스 앰프(SA)에서 메로리셀 측을 본 비트선 부유 용량이 작아지고 있으므로, 센스 앰프(SA)의 센스 동작의 고속화가 가능해진다.
또 센스 엠프(SA)가 비트선(BL,BBL)를 충방전하는 것은 메모리셀(MC)의 캐패시터(C)에 재기록(또는 기록)할때 뿐이고 저소비 전력화가 가능해진다.
또 제2도에 있어서 일점 쇄선은 각 타이밍의 가변 허용 범위의 일예를 표시하고 있다. 즉 시각 t0와 t1과의 전후 관계, 시각 t1과 t2와의 전후 관계, 시각 t3와 t4와의 전후 관계는 만족시킬 필요가 있으나, 시각 t0, 시각 T1, 시각 T2에 대한 시각 t3의 관계는 동일해도 좋고, 혹은 서로 전후해도 좋다.
또 시각 t2에 있어서의 제2의 트랜스퍼게이트(BBLG)를 오프 상태로 제어하는 동작을 생략해도 좋다.
즉, 센스 앰프(SA)의 한쪽의 입력 노드에 한쪽의 비트선(BBL)을 접속한 채로의 상태로 해도 된다.
또 시각 t1과 t6과의 전후관계, 시각 t6과 t8과의 전후 관계, 시각 t6과 t9와의 전후 관계는 만족시킬 필요가 있으나 시각 t6과 시각 t7의 관계는 동일해도 되고, 혹은 서로 전후해도 된다. 또 시각 t5와 시각 t6의 관계는 동일해도 좋고 혹은 서로 전후해도 좋다. 또 시각 t7, 시각 t8, 시각 t9의 관계는 동일해도 좋고, 서로 전후해도 좋다.
또 시각 t8, t9와 t10과의 전후 관계, 시각 t10과 t11과의 전후 관계, 시각 t11과 t12와의 전후 관계는 만족시킬 필요가 있으나 시각 t9와 시각 t11의 관계, 시각 t5, t7과 t12의 관계는 동일해도 좋고 혹은 서로 전후해도 된다.
또한 상기 실시예에 있어서 기록 동작은 전술한 바와같은 재기록의 타이밍으로 데이타 기록회로(도시생략)에서 데이타선(DQ,BDQ)을 통하여 비트선(BL,BBL)에 기록데이타를 공급하고 비트선(BL,BBL)을 상보적인 전위(전원 전위 Vcc, 접지 전위 OV)에 설정하면 된다.
또 상기 센스 앰프(SA)로서 한쌍의 입력 노드가 각각 대응하여 상기 2개의 접속 노드에 접속된 차동형 앰프를 사용하고 그 센스 출력에 의거하여 데이타 기록 회로(도시생략)에 의하여 비트선(BL,BBL)에 재기록 전위를 설정하도록 해도 된다. 이 경우에는 상기 제2의 트랜스퍼게이트(BLG 및 BBLG)를 공통의 제어신호에 의하여 온/오프 제어하도록 해도 된다.
또 상기 제2의 트랜스퍼게이트(BLG 및 BBLG)에서 센스 앰프(SA)의 한쌍의 입력 노드 사이에 비트선 프리 챠지 회로(도시생략)나 비트선 이퀄라이즈 회로(도시 생략)을 접속하고, 이것을 상기 비트선 프리 챠지 신호(BLEQ)에 의하여 온/오프 제어하도록 해도 된다. 이경우에는 상기 비트선 프리 챠지ㆍ이퀄라이즈 회로(11)에 의한 비트선 프리 챠지를 생략해도 된다.
또 상기 캐패시터 공통 배선(CPL)은 비트선쌍에서 하층의 배선에 한하지 않고 "A New Stacked Capacitor DRAM Cell Characteriged by a Storage Capacitor on a Bit-line Structrue"by Kimura et al. IEDM 1988 pp. 596-598에 개시되어 있는 바와같은 기술을 사용하여 비트선쌍에서 상층의 배선으로서 형성해도 된다.
또한 본 발명의 DRAM는 세아드ㆍ센스 앰프 방식을 채용하는 것도 가능하다. 이 경우에는 복수쌍의 비트선과 한쌍의 트랜스퍼게이트가 하나의 센스 앰프를 공유하고, 이 한쌍의 트랜스퍼게이트의 제어에 의하여 복수쌍의 비트선 중의 한쌍만을 선택적으로 센스 앰프에 접속하도록 하면 된다.
또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 쉽게 하기 위한 것이며 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
상술한 바와같이 본 발명에 의하면 DRAM셀에서 정보를 독출할때의 비트선 센스 앰프의 신호 입력량을 보다 크게할 수 있고 센스 앰프의 센스 마진을 확대할 수 있어 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다.
또 셀어레이의 대용량화에 수반하여 비트선당의 비트수를 늘리려고 할때에 셀 캐패시터 용량의 용량이 작아지고 비트선 용량/셀 캐패시터 용량의 비가 커졌다 할지라도 DARM셀에서 정보를 독출할때의 센스 앰프의 신호 입력량을 종래보다도 크게할 수 있으므로 보다 집적도가 높은 DRAM셀을 실현할 수 있고, 비트 단가를 대폭으로 저감할 수 있다.
따라서 본 발명에 의하면 자기 디스크 등의 기억 매체의 대체로서 사용이 가능해지는 저가격, 대용량의 DRAM을 실현하는데 매우 유효하다.

Claims (15)

1개의 트랜스퍼게이트용 MOS트랜지스터(Q)에 1개의 정보 기억용 캐패시터(C)의 일단이 접속된 다이나믹형 메모리셀(MC)이 행열상으로 배치된 메모리셀 어레이와 ; 상기 메모리 어레이의 동일행의 메모리셀의 트랜스퍼게이트용 MOS트랜지스터의 각 게이트에 공통으로 접속된 워드선(WL0~WL3)과 ; 상기 메모리셀 어레이의 동일열의 메모리셀의 트랜스퍼게이트용 MOS트랜지스터의 각 일단에 공통으로 접속된 비트선(BL,BBL)과 ; 상기 비트선을 소정의 타이밍으로 프리 챠지하기 위하여 설치된 비트선 프리 챠지 회로(11)와 ; 상기 메모리셀 어레이의 상보적인 비트선쌍에 대응하여 설치되고, 상기 비트선쌍에 접속되어 있는 각 메모리셀의 캐패시터의 각 타단에 공통으로 접속된 캐패시터 공통 배선(CPL)과 ; 상기 캐패시터 공통 배선을 소정의 타이밍으로 프리 챠지하기 위하여 설치된 캐패시터 공통 배선 폴리 챠지 회로(12)와, 상기 캐패시터 공통 배선과 상기 비트선쌍과의 사이에 각각 대응하여 접속되고, 소정의 타이밍으로 온/오프되는 스위치 게이트용의 2개의 제1의 트랜스퍼게이트(T0,T1)와 ; 상기 비트선쌍과 상기 2개의 제1의 트랜스퍼게이트와의 각 접속 노드에 대응하여 두개의 입력 노드가 접속된 센스 앰프 회로(SA)와 ; 상기 센스 앰프 회로의 두개의 입력 노드와 상기 비트선쌍과의 사이에 각각 대응하여 접속되고, 소정의 타이밍으로 온/오프 제어되는 스위치 게이트용의 2개의 제2의 트랜스퍼게이트(BLG,BBLG)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제2의 트랜스퍼게이트는 상기 제1의 트랜스퍼게이트와의 독립으로 제어되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 2개의 제2의 트랜스퍼게이트는 서로 독립하여 제어되는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항의 어느 한 항에 있어서, 상기 워드선에 의하여 선택된 메모리셀에서 정보를 독출하기 전에 상기 센스 앰프의 한쪽의 입력 노드를 상기 비트선쌍의 한쪽의 비트선에 접속하도록 상기 제2의 트랜스퍼게이트가 제어되고, 상기 센스 앰프의 다른쪽의 입력 노드를 상기 캐패시터 공통 배선에 접속하도록 상기 제1의 트랜스퍼게이트가 제어되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 제2의 트랜스퍼게이트는 메모리셀에서 정보를 독출시에 상기 센스 앰프 회로가 센스 동작하는 중에는 오프 상태로 제어되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 제1의 트랜스퍼게이트는 메모리셀에서 정보를 독출시에 상기 센스 앰프 회로가 센스 동작하는 중에는 오프 상태로 제어되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 워드선에 의하여 선택된 메모리셀에서 정보를 독출하기 전에, 상기 메모리셀이 접속되어 있는 한쪽의 비트선에 대하여 상보적인 다른쪽의 비트선에 접속되어 있는 제2의 트랜스퍼게이트가 오프 상태로 제어되고, 이후에 상기 제2의 트랜스퍼게이트에 접속되어 있는 상기 제1의 트랜스퍼게이트가 온상태로 제어되는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항의 어느 한 항에 있어서, 상기 센스 앰프 회로는 한쌍의 입출력 노드를 지니는 래치형 앰프이고, 상기 워드선에 의하여 선택된 메모리셀에 정보를 기록하기 전에 상기 센스 앰프의 한쪽의 입출력 노드를 상기 비트선쌍의 한쪽의 비트선에 접속하도록 상기 제2의 트랜스퍼게이트가 제어되고, 상기 센스 앰프의 다른쪽의 입출력 노드를 상기 캐패시터 공통 배선에 접속하도록 상기 제1의 트랜스퍼게이트가 제어되는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 캐패시터 공통 배선 프리 챠지 회로는 상기 메모리셀에 정보를 기록하기 전에 온상태로 제어되어서 상기 캐패시터 공통 배선의 전위를 고정하는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항의 어느 한 항에 있어서, 상기 센스 앰프 회로는 차동형 앰프이고, 상기 센스 앰프 회로의 센스 출력에 의거하여 상기 비트선에 재기록 전위를 설정하는 데이타 기록 회로를 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
제10항에 있어서, 상기 제1의 트랜스퍼게이트 및 제2의 트랜스퍼게이트는 상기 메모리셀에 정보를 기록하기 전에 공통의 제어 신호에 의하여 제어되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 비트선 프리 챠지 회로가 비트선을 프리 챠지하는 프리 챠지 전위와 상기 캐패시터 공통 배선 프리 챠지 회로가 캐패시터 공통 배선을 프리 챠지하는 프리 챠지 전위와 동일한 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제12항에 있어서, 상기 비트선 프리 챠지 회로 및 캐패시터 공통 배선 프리 챠지 회로는 독립으로 온/오프 제어되는 것을 특징으로 하는 반도체 기억 장치.
제13항에 있어서, 상기 비트선 프리 챠지 회로 및 캐패시터 공통 배선 프리 챠지 회로는 메모리셀의 독출시에는 동일한 타이밍으로 동일한 온/오프 상태로 제어되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 캐패시터 공통 배선은 대응하는 비트선쌍보다 하층의 배선 혹은 상층의 배선으로서 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
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