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KR0174152B1 - 디지털 디스플레이 모니터의 영상크기 조정장치 - Google Patents

디지털 디스플레이 모니터의 영상크기 조정장치 Download PDF

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KR0174152B1
KR0174152B1 KR1019960026718A KR19960026718A KR0174152B1 KR 0174152 B1 KR0174152 B1 KR 0174152B1 KR 1019960026718 A KR1019960026718 A KR 1019960026718A KR 19960026718 A KR19960026718 A KR 19960026718A KR 0174152 B1 KR0174152 B1 KR 0174152B1
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KR
South Korea
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signal
clock signal
image
memory
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KR1019960026718A
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황호대
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삼성전자 주식회사
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Abstract

본 발명은 디지털 디스플레이 모니터의 영상 크기를 조정하는 장치에 관한 것으로, 영상 크기 조정 장치는 프로그램가능한 분주기를 가지는 주파수 체배 회로와, 채널 당 2 개씩 할당된 6 개의 라인 메모리들로 이루어지는 메모리 부를 구비하며, 영상의 수평 크기는 주파수 체배 회로를 이용하여 아날로그-디지털 변환기의 샘플링 주파수를 변경함으로써 조정되고, 영상의 수직 크기는 해당 라인 기간 동안 이중 주사가 수행되도록 함으로써 조정된다.

Description

디지털 디스플레이 모니터의 영상 크기 조정 장치
본 발명은 LCD(Liquid Crystal Display) 모니터 등과 같은 디지털 디스플레이 모니터에 관한 것으로, 더 구체적으로는 영상(image)의 수평 크기 및 수직 크기를 조정하는 장치에 관한 것이다.
통상적인 CRT(Cathode Ray Tube) 디스플레이 모니터에서, 영상의 수평 크기 및 수직 크기의 조정(adjustment)은, 잘 알려져 있는 바와 같이, 수평 및 수직 편향 요크들(horizotal and vertical deflection yokes) 각각을 통하여 흐르는 편향 전류의 양을 조절(control)하는 것에 의해, 즉 편향 제어에 의해 이루어지도록 하고 있다.
그러나, 디지털 비디오 신호들(digital video signals)에 의해 구동되는 디지털 모니터에서는, 상술한 방식으로 영상 크기를 조정하는 것은 불가하다. 따라서, 디지털 모니터의 영상 크기를 조정하기 위해서는, 디지털 비디오 신호들의 변환 처리가 필요하다.
본 발명의 목적은 디지털 모니터에서 영상의 크기를 용이하게 조정할 수 있도록 하는 영상 크기 조정 장치를 제공하는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 영상 크기 조정 장치의 구성을 보여주는 블럭도;
도 2A 및 도 2B는 도 1에 도시된 영상 크기 조정 장치에 의한 수평 크기 제어 신호의 값이 5 일 때의 샘플링 주파수와 픽셀 수를 각각 보여주는 개략도;
도 3A 및 도 3B는 도 1에 도시된 영상 크기 조정 장치에 의한 수평 크기 제어 신호의 값이 10 일 때의 샘플링 주파수와 픽셀 수를 각각 보여주는 개략도.
도 4는 도 1에 도시된 영상 크기 조정 장치에 의한 영상의 수직 크기 변환이 이루어지지 않을 때의 타이밍과 입력 라인 수 대 출력 라인 수를 보여주는 개략도;
도 5는 도 1에 도시된 영상 크기 조정 장치에 의한 영상의 수직 크기 변환이 이루어질 때의 타이밍과 입력 라인 수 대 출력 라인 수를 예시하는 개략도.
* 도면의 주요부분에 대한 부호의 설명
100 : 주파수 체배 회로 110 : 위상 동기 루프
120 : 분주기 130 : 프로그램가능한 분주기
200 : 아날로그-디지털 변환기 300 : 신호 선택 회로
400 : 타이밍 발생 회로 500 : 메모리 부
510∼560 : 라인 메모리 600, 700 : 스위칭 회로
상기 목적을 달성하기 위한 본 발명의 특징에 의하면, 디지털 디스플레이 모니터의 영상 크기 조정 장치는: 외부로부터 인가되는 아날로그 컬러 신호들을 각각 받아들이기 위한 신호 입력 단자들과; 제 1 주파수의 수평 동기 신호(horizontal synchronization signal)를 받아들이고, 영상(image)의 수평 크기(horizontal size)를 제어하기 위한 제 1 외부 제어 신호의 데이터 값에 대응하는 제 2 주파수의 제 1 클럭 신호(clock signal)와 상기 제 1 주파수의 분주된 주파수인 제 3 주파수의 제 2 클럭 신호를 발생하기 위한 주파수 체배 수단(周波數遞培手段) (frequency multipling means)과; 여기서, 상기 제 2 주파수는 상기 제 1 주파수보다 높고, 상기 제 3 주파수는 상기 제 1 주파수보다 높으나 상기 제 2 주파수보다는 낮으며; 상기 제 2 클럭 신호에 동기되어서 상기 신호 입력 단자들을 통하여 입력된 상기 아날로그 컬러 신호들을 디지털 컬러 신호들로 각각 변환하기 위한 아날로그-디지털 변환 수단(analog to digital converting means)과; 상기 영상의 수직 크기(vertical size)를 제어하기 위한 제 2 외부 제어 신호에 응답하여, 상기 제 1 클럭 신호와 상기 제 2 클럭 신호 중 어느 하나를 선택적으로 출력하기 위한 신호 선택 수단과; 상기 주파수 체배 수단으로부터의 상기 제 1 클럭 신호에 동기되어서 상기 제 2 외부 제어 신호의 데이터 값에 대응하는 선택 제어 신호를 발생하는 타이밍 발생 수단(timing generating means)과; 제 1 및 제 2 메모리 영역들을 구비하고, 상기 각 메모리 영역은 상기 주파수 체배 수단으로부터의 상기 제 2 클럭 신호에 응답하여 기입 인에이블(write enable) 상태로 되며 그리고 상기 신호 선택 수단의 출력 신호에 응답하여 독출 인에이블 상태(read enable) 상태로 되는 메모리 수단과; 상기 메모리 수단으로부터 독출된 상기 디지털 컬러 신호들을 외부로 각각 출력하기 위한 신호 출력 포트들(signal output ports)과; 상기 수평 동기 신호에 응답하여, 상기 아날로그-디지털 변환 수단으로부터의 상기 디지털 컬러 신호들을 선택적으로 상기 메모리 영역들 중 어느 하나로 전달하는 제 1 스위칭 수단 및; 상기 선택 제어 신호에 응답하여 상기 메모리 영역들 중 어느 하나로부터 독출된 데이터 신호들을 선택적으로 상기 신호 출력 포트들로 전달하기 위한 제 2 스위칭 수단을 포함한다.
상기 장치에 있어서, 상기 주파수 체배 수단은; 상기 제 1 주파수의 상기 수평 동기 신호와 제 4 주파수의 궤환 신호(feedback signal)를 받아들이고, 상기 제 1 주파수와 상기 제 4 주파수를 비교하여 상기 제 1 주파수에 고정(lock)된 상기 제 2 주파수의 상기 제 1 클럭 신호를 출력하는 위상 동기 루프 수단(phase locked loop means)과, 상기 제 1 클럭 신호를 받아들이고 그리고 상기 제 2 주파수의 소정 배수로 분주된 상기 제 3 주파수의 상기 제 2 클럭 신호를 출력하는 제 1 분주 수단(frequency dividing means) 및, 상기 제 1 분주 수단으로부터의 상기 제 2 클럭 신호를 받아들이고 그리고 상기 제 3 주파수의 상기 제 2 외부 제어 신호의 데이터 값에 대응하는 배수로 분주된 상기 제 4 주파수의 상기 궤환 신호를 출력하는 제 2 분주 수단을 포함한다.
상기 장치의 실시예에 있어서, 상기 제 1 분주 수단은, 상기 위상 동기 루프 수단으로부터의 상기 제 1 클럭 신호를 받아들이고, 상기 제 2 주파수의 1/2 배로 분주된 상기 제 2 클럭 신호를 출력하는 수단을 포함한다.
상기 장치의 실시예에 있어서, 상기 제 2 분주 수단은, 상기 제 1 분주 수단으로부터의 상기 제 2 클럭 신호를 받아들이기 위한 입력 단자와, 상기 제 1 외부 테이터 신호를 받아들이기 위한 프로그램 입력 단자들과, 상기 위상 동기 루프로 상기 궤환 신호를 출력하기 위한 출력 단자를 가지는 프로그램가능한 분주기(programmable frequency divider)를 포함한다.
상기 장치의 실시예에 있어서, 상기 신호 선택 수단은, 상기 제 1 및 제 2 클럭 신호들을 각각 받아들이기 위한 입력 단자들과, 상기 제 2 외부 제어 신호와 연결되는 제어 단자와, 상기 메모리 수단과 연결되는 출력 단자를 가지는 멀티플렉서(multiplexer)를 포함한다.
상기 장치의 실시예에 있어서, 상기 제 1 스위칭 수단은 복수개의 디멀티플렉서(demultiplexer)들을 포함하되, 상기 각 디멀티플렉서들은 상기 아날로그-디지털 변환 수단으로부터의 상기 디지털 컬러 신호들을 각각 받아들이기 위한 입력 포트들(input ports)과, 상기 수평 동기 신호와 연결되는 제어 단자와, 상기 제 1 메모리 영역의 데이터 입력 단자들과 각각 연결되는 제 1 출력 포트들 및, 상기 제 2 메모리 영역의 데이터 입력 포트들과 각각 연결되는 제 2 출력 포트들을 가진다.
상기 장치의 실시예에 있어서, 상기 제 2 스위칭 수단은 복수개의 멀티플렉서들을 포함하되, 상기 각 멀티플렉서들은 제 1 메모리 영역의 데이터 출력 포트들과 각각 연결되는 제 1 입력 포트들과, 상기 제 2 메모리 영역의 데이터 출력 포트들과 각각 연결되는 제 2 입력 포트들과, 상기 타이밍 발생 수단으로부터의 상기 선택 제어 신호와 연결되는 제어 단자 및, 상기 신호 출력 포트들과 각각 연결되는 출력 포트들을 가진다.
이상과 같은 구성을 갖는 본 발명에 따르면, 상기 주파수 체배 수단에 의해 아날로그-디지털 변환 수단의 샘플링 주파수(sampling frequency)가 변경되도록 함으로써, 영상의 수평 크기가 조정된다. 또한, 하나의 메모리 영역에 기입된 데이터가 수평 동기 신호(Hsync)의 1 주기 동안 2 번 독출되도록 함으로써, 해당 라인 기간 동안 이중 주사(double scanning)가 수행되어 영상의 수직 크기가 조정된다.
실시예
이제부터는 첨부된 도면들에 의거하여 본 발명의 바람직한 실시예에 따른 영상 크기 조정 장치에 대해 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 영상 크기 조정 장치의 구성을 보여주고 있다. 도 1을 참조하면, 본 발명에 따른 신규한 영상 크기 조정 장치는, 프로그램가능한 분주기(130)를 가지는 주파수 체배 회로(frequency multiplier)(100)와, 채널(channel)당 2 개씩 할당된 6 개의 라인 메모리들(line memories)(510∼560)로 이루어지는 메모리 부(memory section)(500)를 구비하고 있다. 본 실시예에서, 영상의 수평 크기는 상기 주파수 체배 회로(100)를 이용하여 아날로그-디지털 변환기(Analog to Digital Converter;ADC)(200)의 샘플링 주파수(sampling frequency)를 변경함으로써 조정되고, 영상의 수직 크기는 해당 라인 기간 동안 이중 주사(double scanning)가 수행되도록 함으로써 조정된다.
다시, 도 1을 참조하면, 주파수 체배 회로(100)는 위상 동기 루프(110)와, 이 루프(110)의 출력 신호(Dclk1)를 입력받아 그것의 주파수(fOUT1)의 1/2 배로 분주된 주파수(fOUT2)의 신호(Dclk2)를 출력하는 1/2 분주기(120) 및, 이 분주기(120)의 출력 신호(Dclk2)를 입력받아 그것의 주파수의 1/n 배로 분주된 주파수(fREF)의 신호(CLKREF)를 출력하는 프로그램가능한 분주기(130)로 구성된다. 이 프로그램가능한 분주기(130)의 분주 배율(dividing magnification)은 외부로부터 입력되는 영상의 수평 크기를 표시하는 m 비트(bit) 데이터 신호(Hsize)의 데이터 값에 따라 결정된다. 이 데이터 신호(Hsize)는 디지털 모니터 시스템을 제어하는 마이크로컴퓨터 또는 마이크로프로세서 등과 같은 잘 알려져 있는 시스템 제어기(도시되지 않음)로부터 제공된다.
위상 동기 루프(100)는, 도 1에 도시된 바와 같이, 위상 검출기(Phase Detector;PD) 또는 위상 비교기(Phase Comparator)(111)와, 저역 통과 필터(Low Pass Filter;LPF)(112) 및 전압 제어 발진기(Voltage Controlled Oscillator; VCO)(113)로 구성된다. 상기 주파수 체배 회로(100)의 한 입력 단자로는, 더 구체적으로 위상 동기 루프(110) 내의 위상 검출기(111)의 한 입력 단자로는 수평 동기 신호(Hsync)가 인가되고, 다른 입력 단자로는 프로그램가능한 분주기(130)의 출력 신호(CLKREF)가 인가된다. 상기 위상 동기 루프(110)는 2 개의 분주기들(120, 130)과 함께 궤환 루프(feedback loop)를 형성한다. 상기 위상 동기 루프(110)는 포착 범위(capture range) 내의 수신된 동기 신호(Hsync)의 주파수와 프로그램가능한 분주기(130)의 출력 신호 즉, 궤환된 신호(CLKREF)의 주파수(fREF)를 비교하여 자신의 출력 신호(Dclk1)의 주파수(fOUT1)를 주파수 fIN×2×N(여기서, N은 데이터 신호 Hsize의 데이터 값)에 고정시킨다.
외부로부터 신호 입력 단자들(11∼13)을 통하여 아날로그-디지털 변환기(200)의 입력 포트들로는 아날로그 비디오 신호들 즉, 아날로그 컬러 신호들(analog color signals)(Ra, Ga, Ba)이 인가된다. 상기 아날로그-디지털 변환기(200)는 1/2 분주기(120)의 출력 신호(Dclk2)에 의해 동기되어서 아날로그 컬러 신호들(Ra, Ga, Ba)을 디지털 컬러 신호들(Rd, Gd, Bd)로 각각 변환하여 자신의 출력 포트들(14∼16)을 통하여 각각 출력한다. 상기 아날로그-디지털 변환기(200)의 상기 출력 단자들(14∼16)은 스위칭 회로(600)의 입력 포트들(17∼19)에 각각 연결된다. 각 디지털 컬러 신호들(Rd, Gd, Bd)이 8 비트 신호일 때 상기 스위칭 회로(600)는 24 개의 1×2 디멀티플렉서들로 구성될 수 있다. 각 디멀티플렉서들의 제어 단자 즉, 스위칭 회로(600)의 제어 단자(20)로는 수평 동기 신호(Hsync)가 인가된다. 스위칭 회로(600)의 출력 포트들(21∼26)에는 라인 메모리들(510∼560)의 입력 포트들(27∼32)이 각각 연결된다. 메모리 부(500)를 구성하는 6 개의 라인 메모리들(510∼560)의 기입 인에이블 단자들(33∼38)은 1/2 분주기(120)의 출력 단자에 연결되고, 그들의 독출 인에이블 단자들(39∼44)은 2×1 멀티플렉서(300)의 출력 단자에 연결된다. 예를 들어, 수평 동기 신호(Hsync)가 하이 레벨(high level)일 때 아날로그-디지털 변환기(200)로부터의 디지털 컬러 신호들(Rd, Gd, Bd)은 스위칭 회로(600)에 의해 메모리 부(500)의 첫 번째 영역 즉, 라인 메모리들(510, 530, 550)로 각각 전달되고, 상기 수평 동기 신호(Hsync)가 로우 레벨(low level)일 때에는 상기 디지털 컬러 신호들(Rd, Gd, Bd)이 상기 스위칭 회로(600)에 의해 메모리 부(500)의 두 번째 영역 즉, 라인 메모리들(520, 540, 560)로 각각 전달된다.
도 2A 및 도 2B는 본 실시예의 영상 크기 조정 장치에 의한 수평 크기 제어 신호(Hsize)의 데이터 값이 5 일 때의 샘플링 주파수와 픽셀 수를 각각 개략적으로 보여주고, 도 3A 및 도 3B는 본 실시예의 영상 크기 조정 장치에 의한 수평 크기 제어 신호(Hsize)의 데이터 값이 10 일 때의 샘플링 주파수와 픽셀 수를 각각 개략적으로 보여주고 있다. 도 2A와 도 3A를 비교하면, 수평 동기 신호(Hsync)의 1 주기 동안, 수평 크기 제어 신호(Hsize)의 데이터 값이 5 일 때의 샘플링 주파수(즉, 분주기 120의 출력 주파수)보다 상기 수평 크기 제어 신호(Hsize)의 데이터 값이 10 일 때의 그것이 2 배로 증가되었음을 볼 수 있다. 이와 같이, 수평 크기 제어 신호(Hsize)의 데이터 값을 변화시킴으로써, 도 2B 및 도 3B에 도시된 바와 같이, 영상의 수평 크기를 조절할 수 있게 된다.
한편, 타이밍 발생 회로(400)는 위상 동기 루프(110)로부터 출력되는 클럭 신호(Dclk1)에 동기되어서 잘 알려진 시스템 제어기(도시되지 않음)로부터 제공되는 수직 크기 제어 신호(Vsize)의 데이터 값에 대응하는 선택 제어 신호(SEL)를 발생한다. 이 선택 제어 신호(SEL)는 다음에 설명되는 다른 하나의 스위칭 회로(700)로 제공된다.
끝으로, 스위칭 회로(700)은, 역시 앞에서와 마찬가지로, 각 디지털 컬러 신호들(Rd, Gd, Bd)이 8 비트 신호일 때, 24 개의 2×1 멀티플렉서들로 구성될 수 있다. 상기 스위칭 회로(700)의 입력 포트들(51∼56)은 상기 라인 메모리들(510∼560)의 출력 포트들(45∼50)에 각각 연결된다. 스위칭 회로(700)의 제어 단자 또는 각 멀티플렉서들의 제어 단자(57)로는 타이밍 발생 회로(400)로부터의 선택 제어 신호(SEL)가 인가된다. 스위칭 회로(700)의 출력 포트들(58∼60)은 이 영상 크기 조정 장치의 신호 출력 포트들(61∼63)에 각각 연결된다. 예를 들어, 타이밍 발생 회로(400)로부터의 선택 제어 신호(SEL)가 하이 레벨일 때 스위칭 회로(700)에 의해 첫 번째 영역의 라인 메모리들(510, 530, 550)로부터의 데이터들이 각각 신호 출력 포트들(61, 62, 63)로 전달되고, 상기 선택 제어 신호(SEL)가 로우 레벨일 때에는 두 번째 영역의 라인 메모리들(520, 540, 560)로부터의 데이터들이 각각 신호 출력 포트들(61, 62, 63)로 전달된다.
도 4는 본 실시예의 영상 크기 조정 장치에 의한 영상의 수직 크기 변환이 이루어지지 않을 때 즉, 수직 크기 제어 신호(Vsize)의 값이 0일 때의 타이밍과 입력 라인 수 대 출력 라인 수를 각각 개략적으로 보여주고 있다. 영상의 수직 크기 변환이 이루어지지 않으면, 2×1 멀티플렉서(300)는 분주기(120)의 출력 신호(Dclk2)를 선택한다. 이로써, 도 4에 도시된 바와 같이, 메모리 기입 클럭 신호의 주파수와 메모리 독출 클럭 신호의 그것이 동일하게 되어 라인 수의 증가가 이루어지지 않는다. 그 결과, 영상의 수직 크기 변화는 발생되지 않는다.
도 5는 본 실시예의 영상 크기 조정 장치에 의한 영상의 수직 크기 변환이 이루어질 때의 타이밍과 입력 라인 수 대 출력 라인 수를 각각 개략적으로 예시하는 것으로, 수직 크기 제어 신호(Vsize)의 값이 1일 때의 타이밍과 입력 라인 수 대 출력 라인 수를 보여주고 있다. 영상의 수직 크기 변환이 이루어지지 않으면, 2×1 멀티플렉서(300)는 수직 크기 제어 신호(Vsize)에 의해 위상 동기 루프(110)의 출력 신호(Dclk1)를 선택한다. 이로써, 도 5에 도시된 바와 같이, 첫 번째 라인이 이중 주사된다. 즉, 하나의 메모리 영역에 기입된 데이터가 수평 동기 신호(Hsync)의 1 주기 동안 2 번 독출된다. 수직 크기 제어 신호(Vsize)의 값이 2이면, 첫 번째 라이과 두 번째 라인에 대한 이중 주사가 수행되고, 그것의 값이 3이면, 첫 번째 내지 세 번째 라인들에 대한 이중 주사가 각각 수행된다. 이와 같이, 수직 크기 제어 신호(Vsize)의 데이터 값을 변화시킴으로써 영상의 수직 크기를 조절할 수 있게 된다.
이상과 같은 본 발명에 따르면, 디지털 비디오 신호들에 의해 구동되는 디지털 모니터에서, 영상의 수직 및 수평 크기를 사용자가 용이하게 조정할 수 있게 된다.

Claims (7)

  1. 외부로부터 인가되는 아날로그 컬러 신호들(Ra, Ga, Ba)을 각각 받아들이기 위한 신호 입력 단자들과; 제 1 주파수(fIN)의 수평 동기 신호(Hsync)를 받아들이고, 영상의 수평 크기를 제어하기 위한 제 1 외부 제어 신호(Hsize)의 데이터 값에 대응하는 제 2 주파수(fOUT1)의 제 1 클럭 신호(Dclk1)와 상기 제 1 주파수의 분주된 주파수인 제 3 주파수(fOUT2)의 제 2 클럭 신호(Dclk2)를 발생하기 위한 주파수 체배 수단(100)과; 여기서, 상기 제 2 주파수는 상기 제 1 주파수보다 높고, 상기 제 3 주파수는 상기 제 1 주파수보다 높으나 상기 제 2 주파수보다는 낮으며; 상기 제 2 클럭 신호(Dclk2)에 동기되어서 상기 신호 입력 단자들을 통하여 입력된 상기 아날로그 컬러 신호들을 디지털 컬러 신호들(Rd, Gd, Bd)로 각각 변환하기 위한 아날로그-디지털 변환 수단(200)과; 상기 영상의 수직 크기를 제어하기 위한 제 2 외부 제어 신호(Vsize)에 응답하여, 상기 제 1 클럭 신호(Dclk1)와 상기 제 2 클럭 신호(Dclk2) 중 어느 하나를 선택적으로 출력하기 위한 신호 선택 수단(300)과; 상기 주파수 체배 수단으로부터의 상기 제 1 클럭 신호(Dclk1)에 동기되어서 상기 제 2 외부 제어 신호(Vsize)의 데이터 값에 대응하는 선택 제어 신호(SEL)를 발생하는 타이밍 발생 수단(400)과; 제 1 및 제 2 메모리 영역들을 구비하고, 상기 각 메모리 영역은 상기 주파수 체배 수단으로부터의 상기 제 2 클럭 신호(Dclk2)에 응답하여 기입 인에이블 상태로 되며 그리고 상기 신호 선택 수단의 출력 신호에 응답하여 독출 인에이블 상태로 되는 메모리 수단(500)과; 상기 메모리 수단으로부터 독출된 상기 디지털 컬러 신호들을 외부로 각각 출력하기 위한 신호 출력 포트들과; 상기 수평 동기 신호에 응답하여, 상기 아날로그-디지털 변환 수단으로부터의 상기 디지털 컬러 신호들을 선택적으로 상기 메모리 영역들 중 어느 하나로 전달하는 제 1 스위칭 수단(500) 및; 상기 선택 제어 신호(SEL)에 응답하여 상기 메모리 영역들 중 어느 하나로부터 독출된 데이터 신호들을 선택적으로 상기 신호 출력 포트들로 전달하기 위한 제 2 스위칭 수단(700)을 포함하는 디지털 디스플레이 모니터의 영상 크기 조정 장치.
  2. 제 1 항에 있어서, 상기 주파수 체배 수단은; 상기 제 1 주파수의 상기 수평 동기 신호(Hsync)와 제 4 주파수(fREF)의 궤환 신호(CLKREF)를 받아들이고 그리고 상기 제 1 주파수와 상기 제 4 주파수를 비교하여 상기 제 1 주파수에 고정된 상기 제 2 주파수의 상기 제 1 클럭 신호(Dclk1)를 출력하는 위상 동기 루프 수단과, 상기 제 1 클럭 신호를 받아들이고 그리고 상기 제 2 주파수의 소정 배수로 분주된 상기 제 3 주파수의 상기 제 2 클럭 신호(Dclk2)를 출력하는 제 1 분주 수단 및, 상기 제 1 분주 수단으로부터의 상기 제 2 클럭 신호(Dclk2)를 받아들이고 그리고 상기 제 3 주파수의 상기 제 2 외부 제어 신호의 데이터 값에 대응하는 배수로 분주된 상기 제 4 주파수의 상기 궤환 신호를 출력하는 제 2 분주 수단을 포함하는 디지털 디스플레이 모니터의 영상 크기 조정 장치.
  3. 제 2 항에 있어서, 상기 제 1 분주 수단은, 상기 위상 동기 루프 수단으로부터의 상기 제 1 클럭 신호(Dclk1)를 받아들이고, 상기 제 2 주파수의 1/2 배로 분주된 상기 제 2 클럭 신호(Dck2)를 출력하는 수단(120)을 포함하는 디지털 디스플레이 모니터의 영상 크기 조정 장치.
  4. 제 2 항에 있어서, 상기 제 2 분주 수단은, 상기 제 1 분주 수단으로부터의 상기 제 2 클럭 신호(Dclk2)를 받아들이기 위한 입력 단자와, 상기 제 1 외부 테이터 신호를 받아들이기 위한 프로그램 입력 단자들과, 상기 위상 동기 루프로 상기 궤환 신호를 출력하기 위한 출력 단자를 가지는 프로그램가능한 분주기(130)를 포함하는 디지털 디스플레이 모니터의 영상 크기 조정 장치.
  5. 제 1 항에 있어서, 상기 신호 선택 수단은, 상기 제 1 및 제 2 클럭 신호들을 각각 받아들이기 위한 입력 단자들과, 상기 제 2 외부 제어 신호와 연결되는 제어 단자와, 상기 메모리 수단과 연결되는 출력 단자를 가지는 멀티플렉서(300)를 포함하는 디지털 디스플레이 모니터의 영상 크기 조정 장치.
  6. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 복수개의 디멀티플렉서들을 포함하되, 상기 각 멀티플렉서들은 아날로그-디지털 변환 수단으로부터의 상기 디지털 컬러 신호들을 각각 받아들이기 위한 입력 포트들과, 상기 수평 동기 신호와 연결되는 제어 단자와, 상기 제 1 메모리 영역의 데이터 입력 단자들과 각각 연결되는 제 1 출력 포트들 및, 상기 제 2 메모리 영역의 데이터 입력 포트들과 각각 연결되는 제 2 출력 포트들을 가지는 디지털 디스플레이 모니터의 영상 크기 조정 장치.
  7. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 복수개의 멀티플렉서들을 포함하되, 상기 각 멀티플렉서들은 제 1 메모리 영역의 데이터 출력 포트들과 각각 연결되는 제 1 입력 포트들과, 상기 제 2 메모리 영역의 데이터 출력 단자들과 각각 연결되는 제 2 입력 포트들과, 상기 타이밍 발생 수단으로부터의 상기 선택 제어 신호와 연결되는 제어 단자 및, 상기 신호 출력 포트들과 각각 연결되는 출력 포트들을 가지는 디지털 디스플레이 모니터의 영상 크기 조정 장치.
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