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KR0168153B1 - 반도체 소자의 티타늄 실리사이드층 형성방법 - Google Patents

반도체 소자의 티타늄 실리사이드층 형성방법 Download PDF

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KR0168153B1
KR0168153B1 KR1019950000075A KR19950000075A KR0168153B1 KR 0168153 B1 KR0168153 B1 KR 0168153B1 KR 1019950000075 A KR1019950000075 A KR 1019950000075A KR 19950000075 A KR19950000075 A KR 19950000075A KR 0168153 B1 KR0168153 B1 KR 0168153B1
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titanium silicide
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김주용
현대전자산업주식회사
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Abstract

본 발명은 반도체 소자의 티타늄 실리사이드층 형성방법에 관한 것으로, 실리콘 기판 온도를 액화 질수 온도로 유지시킨 상태에서 티타늄을 증착하여 비정질계의 티타늄 박막을 형성한 후 이를 실리콘 원자와 반응시키므로서 N+접합 영역상의 티타늄 실리사이드층의 두께를 증가시킬 수 있는 반도체 소자의 티타늄 실리사이드층 형성방법에 관한 것이다.

Description

반도체 소자의 티타늄 실리사이드층 형성방법
제1a도 내지 제1c도는 본 발명에 따른 반도체 소자의 티타늄 실리사이드층 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 1 : 필드 산화막
2 : 게이트 산화막 3 : 게이트 전극
4 : 산화막 스페이서 5 : N+접합 영역
6 : 티타늄층 7 : 티타늄 실리사이드층
본 발명은 반도체 소자의 타타늄 실리사이드층 형성방법에 관한 것으로, 특히 실리콘 기판 온도를 액화 질수 온도로 유지시킨 상태에서 티타늄을 증착하여 비정질계의 티타늄 박막을 형성한 후 이를 실리콘 원자와 반응시키므로서 N+접합 영역상의 티타늄 실리사이드층의 두께를 증가시킬 수 있는 반도체 소자의 타타늄 실리사이드층 형성방법에 관한 것이다.
일반적으로 티타늄 실리사이드(TiSi2)층은 티타늄(Ti)과 실리콘(Si)을 선택적으로 반응시키는 샐리사이드(SALICIDE) 공정에 의해 형성되며 접합지역(Junction region) 및 게이트(Gate) 전극의 접합 저항을 감소시키기 위하여 형성시킨다. 그러면 종래의 반도체 장치의 제조에 이용되는 티타늄 실리사이드층 형성방법을 설명하면 다음과 같다.
종래의 샐리사이드 공정은 티타늄을 증착 챔버에서 물리증착 방법에 의해 약100~300℃ 사이에서 증착한 후 열처리 챔버로 옮겨 두 번의 열처리 공정을 실시하여 티타늄과 실리콘을 선택적으로 반응시켜 티타늄 실리사이드층을 접합층 및 게이트 전극에 형성한다. 이때 특히 N+접합층에서 티타늄 실리사이드 형성에 저해되어 충분한 두께의 박막이 형성되지 않는다. 이는 티타늄과 N+접합 영역이 실리콘과 반응할 때 실리콘이 티타늄내로 확산하지 못하기 때문이다. 이의 직접적인 원인은 이온 주입된 불순물인 비소가 티타늄과 실리콘이 반응할 때 티타늄내로 확산하여 실리콘의 타타늄내로의 확산을 방해하기 때문이다. 그러므로 티타늄 실리사이드층의 형성 두께가 P+접합층에서보다 N+접합층에서 50% 이하로 감소되어 후속 열처리 공정시 티타늄 실리사이드층에서 응집화 현상이 발생하여 N+접합층에서 티타늄 실리사이드층의 면저항값이 증가하는 문제점이 있다. 이는 응집화 현상으로 인한 티타늄 실리사이드층의 불연속화됨으로 인한 현상이다.
상기의 문제점을 해결하기 위해서는 N+접합층에서 실리콘 원자의 티타늄내로의 확신을 증가시켜야 한다. 본 출원이 얻은 실험 결과는 티타늄을 저온(약 100℃)에서 증착시 고온(300℃)에서 증착하였을 때 보다 약 50% 이상 티타늄 형성 두께가 증가하게 된다. 이는 저온에서 증착시 증착된 티타늄 박막에 공공(Vacancy) 및 결성 결함이 증가하게 되어 실리콘 원자의 타타늄내로의 확산이 고온에서 증착된 티타늄 박막에서보다 증가하기 때문이다.
따라서, 본 발명은 실리콘 기판 온도를 액화 질소 온도로 유지시킨 상태에서 티타늄을 증착하여 비정질계의 티타늄 박막을 형성한 후 이를 실리콘 기판 원자와 반응시키므로서 N+접합 영역상의 티타늄 실리사이드층의 두께를 증가시켜 상술한 문제점을 해소할 수 있는 반도체 소자의 티타늄 실리사이드층 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 티타늄 실리사이드층 형성방법은 접합 영역 및 게이트 전극이 형성된 실리콘 기판을 액화 질소 온도로 유지시킨 상태에서 티타늄을 증착하는 단계와, 열처리 공정을 실시하여 상기 티타늄과 상기 게이트 전극 및 접합 영역의 실리콘을 반응시켜 티타늄실리사이드층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명은 티타늄을 물리증착법에 의하여 극저온(액화 질소 온도; -175℃)에서 증착하여 비정질계의 티타늄 박막을 형성한다. 이때 증착된 박막은 준안정상으로 많은 공공과 결정 결함을 함유하고 있으므로 실리콘 원자의 티타늄내로의 확산을 증가시키게 되어 샐리사이드(salicide)공정 후 형성된 티타늄실리사이드(TiSi2) 박막 두께가 증가된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도는 실리콘 기판(10)상에 필드 산화막(1), 게이트 산화막(2), 게이트 전극(3) 및 산화막 스페이서(4)를 형성한 후 N+형 불순물을 이온 주입하여 N+접합영역(5)이 형성된 상태의 단면도이다.
제1b도는 게이트 전극(3)을 포함한 전체 구조 상부에 티타늄층(6)을 형성한 상태의 단면도이다. 이때 티타늄층(6)은 티타늄 증착 챔버에서 물리증착방법(예를들어 스퍼터링 공정)으로 증착되는데, 티타늄 증착시 실리콘 기판(10)의 온도를 액화 질수 온도인 극저온(-175℃) 상태로 유지시킨다. 그러므로 티타늄내의 공공 및 결정 결함 밀도가 증가한 준안정상의 비정질계 티타늄층(6)이 형성된다.
이후, 기존의 샐리사이드 공정을 이용하여 1차 급속 열처리 공정을 실시한 후 상기 게이트 전극(3) 및 N+접합 영역(5)의 상부에만 티타늄 실리사이드가 잔류하도록 선택 식각하고, 2차로 급속 열처리 공정을 실시하면 제1c도에 도시된 바와 같이 티타늄 실리사이드층(7)이 형성된다. 즉, 티타늄 증착 챔버에서 티타늄층(6)이 증착된 웨이퍼를 언로딩한 후 열처리 챔버에 로딩하여 1차 및 2차 열처리 공정을 실시한다.
상술한 바와 같이 본 발명에 의하면 N+접합 영역에 일정 두께 이상의 티타늄 실리사이드층이 형성되므로 후속 열처리 공정시(예를들어 BPSG 평탄화 공정; 900℃, 30분) 티타늄층이 응집화되어 불연속되는 현상을 방지할 수 있다. 그러므로 N+접합 영역이 낮은 접합 저항 및 면저항을 유지하게 되어 반도체 소자의 특성을 향상시킬 수 있다.

Claims (3)

  1. 접합 영역 및 게이트 전극이 형성된 실리콘 기판을 극저온 상태로 유지시킨 상태에서 티타늄을 증착하는 단계와, 열처리 공정을 실시하여 상기 티타늄과 상기 게이트 전극 및 접합 영역의 실리콘을 반응시켜 티타늄실리사이드층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 티타늄 실리사이드층 형성방법.
  2. 제1항에 있어서, 상기 티타늄은 물리증착법에 의해 증착되는 것을 특징으로 하는 반도체 소자의 티타늄 실리사이드층 형성방법.
  3. 제1항에 있어서, 상기 티타늄은 상기 실리콘 기판을 액화 질소 온도로 유지시킨 상태에서 증착되는 특징으로 하는 반도체 소자의 티타늄 실리사이드층 형성방법.
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