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KR100256246B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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KR100256246B1
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gate oxide
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주문식
Original Assignee
김영환
현대전자산업주식회사
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Abstract

본 발명은 실리사이드 구조를 갖는 반도체 소자의 게이트 전극 형성 방법에 있어서, 반도체 기판(1)상에 게이트 산화막(2)를 형성하는 단계, 상기 게이트 산화막(2)상에 비정질실리콘막(3)을 증착하는 단계, 상기 비정질 실리콘막(3)에 산소이온을 주입(4)하는 단계, 상기 비정질 실리콘막(3)에 불순물 도핑(Doping) 및 열처리하여 다결정 실리콘막(3')을 형성하는 단계, 상기 다결정 실리콘막(3')상에 실리사이드막(5)을 형성하는 단계, 마스크 및 식각 공정을 통해 상기 실리사이드막(5), 다결정 실리콘막(3'), 게이트 산화막(2)의 소정부위를 차례로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 소자의 접촉저항을 향상시키고자 하는 목적으로 텅스텐 실리사이드 박막을 형성할시 게이트 산화막 내부로의 불순물이 확산되는 것을 방지하여 산화막의 특성을 향상시켜 신뢰성 향상 및 수율증가를 가져오는 효과가 있다.

Description

반도체 소자의 게이트 전극 형성 방법
제1a도 내지 제1d도는 본 발명에 따른 게이트 전극 형성 공정도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 기판 2 : 게이트 산화막
3 : 비정질실리콘막 3' : 다결정 실리콘막
4 : 이온주입 5 : 실리사이드막
본 발명은 반도체 제조공정중 게이트 전극 형성 방법에 관한것으로, 특히 실리사이드 구조를 갖는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
종래에는 일반적으로, 실리사이드 구조의 게이트 전극을 형성할때 게이트 산화막이 형성된 반도체기판 상에 비정질실리콘막을 저압화학증착(LPCVP)방법으로 증착하고, PoCl3반응소오스(Source)를 이용하여 도핑(Doping)을 실시한 후(이때 비정질실리콘은 다결정실리몰으로 됨) 박막을 화학기상증착(CVD)방법으로 증착한 상태에서 웨이퍼를 고온에서 열처리 하였다.
이때, 텅스텐 실리사이드 증착시 사용되는 반응 가스에서 불소(F)성분이 함유되어 있는데 열처리 공정중, 이 불소가 하부층인 폴리실리콘막의 그레인 바운더리(Grain Boundary)를 따라 빠르게 확산하여 게이트 산화막쪽으로 침투하게 된다.
따라서 확산된 불소에 의해 산화막의 두께가 증가하고 게이트 산화막의 특성이 떨어지므로써 소자의 신뢰성을 떨어뜨리는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 비정질 상태로 증착된 실리콘막 상에 산소이온을 이온주입한 이후 실리사이드막을 증착하는 반도체 소자의 게이트 전극 형성 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 실리사이드 구조를 갖는 반도체 소자의 게이트 전극 형성 방법에 있어서, 반도체 기판상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막상에 비정질실리콘막을 증착하는 단계, 상기 비정질 실리콘막에 산소이온을 주입하는 단계, 상기 비정질 실리콘막에 불순물 도핑(Doping) 및 열처리 하여 다결정 실리콘막을 형성하는 단계, 상기 다결정실리콘막상에 실리사이드막을 형성하는 단계, 마스크 및 식각 공정을 통해 상기 실리사이드막, 다결정 실리콘막, 게이트 산화막의 소정부위를 차례로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1a도 내지 제1d도를 참조하여 본 발명을 상세히 설명한다.
먼저, 제1a도는 반도체기판(1)상에 게이트산화막(2)을 형성한 후, 550℃ 이하의 온도에서 비정질실리콘막(3)을 증착한 다음에 산소이온을 게이트 산화막(2)에 손상을 주지 않을 정도로 이온주입(4)하는 상태의 단면도이다.
그리고, 제1b도는 PoCl3도핑 공정으로 상기 비정질 실리콘막(3)을 다결정 실리콘막(3')으로 형성한 상태로서, 이때 다결정실리콘막(3') 내부에는 그레인 바운더리가 생기고, 이곳으로 이온주입되었던 산소이온들이 모이게 되면서 Si과 결합하여 Si-O 결합을 형성되게 된다. 이어서, 제1c도와 같이 텅스텐 실리사이드 박막(5)을 증착하는데, 이때 상기 다결정실리콘막(3')내에 형성된 Si-O 결합이 반응가스에 포함되어 있는 불소가 하부층인 게이트 산화막(2) 내로 확산하는 것을 방지하게 된다.
계속되는 이후의 일반적인 마스크 및 식각공정으로 제1d도와 같은 실리사이드 구조를 갖는 게이트 전극 패턴을 형성한다.
상기 설명과 같이 이루어지는 본 발명은 소자의 접촉저항을 향상시키고자 하는 목적으로 텅스텐 실리사이드 박막을 형성할시 게이트 산화막 내부로의 불순물이 확산되는 것을 방지하여 산화막의 특성을 향상시켜 신뢰성 향상 및 수율증가를 가져오는 효과가 있다.

Claims (1)

  1. 실리사이드 구조를 갖는 반도체 소자의 게이트 전극 형성 방법에 있어서, 반도체 기판(1)상에 게이트 산화막(2)를 형성하는 단계, 상기 게이트 산화막(2)상에 비정질실리콘막(3)을 증착하는 단계, 상기 비정질 실리콘막(3)에 산소이온을 주입(4)하는 단계, 상기 비정질 실리콘막(3)에 불순물 도핑(Doping) 및 열처리 하여 다결정 실리콘막(3')을 형성하는 단계, 상기 다결정 실리콘막(3')상에 실리사이드막(5)을 형성하는 단계, 마스크 및 식각 공정을 통해 상기 실리사이드막(5), 다결정 실리콘막(3'), 게이트 산화막(2)의 소정부위를 차례로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
KR1019930030830A 1993-12-29 1993-12-29 반도체 소자의 게이트 전극 형성 방법 KR100256246B1 (ko)

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