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KR0167590B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

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KR0167590B1
KR0167590B1 KR1019940024675A KR19940024675A KR0167590B1 KR 0167590 B1 KR0167590 B1 KR 0167590B1 KR 1019940024675 A KR1019940024675 A KR 1019940024675A KR 19940024675 A KR19940024675 A KR 19940024675A KR 0167590 B1 KR0167590 B1 KR 0167590B1
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KR
South Korea
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pair
circuit
semiconductor memory
data line
memory device
Prior art date
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KR1019940024675A
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Inventor
히로유끼 다까하시
Original Assignee
세끼모또 다다히로
니뽄 덴끼 가부시끼 가이샤
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Filing date
Publication date
Application filed by 세끼모또 다다히로, 니뽄 덴끼 가부시끼 가이샤 filed Critical 세끼모또 다다히로
Publication of KR950009727A publication Critical patent/KR950009727A/ko
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Publication of KR0167590B1 publication Critical patent/KR0167590B1/ko

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Abstract

메모리 셀의 보유내용을 차동출력에 의해 도출하는 한 쌍의 데이터 라인을 갖는 반도체 기억장치에서 선택시에 있어서의 전위확정시간을 단축한다.
메모리 셀이 비 선택 상태의 때에 선택신호(YS)가 비활성 상태로 변화하는 타이밍에 응답하여 pMOS 트랜지스터(M14)에 의해 한쌍의 데이터 라인(W, WB)을 단락시킨다.
다음에 선택상태로 되었을 때 이전 데이터 및 노이즈의 영향을 없애고, 판독할 데이터의 전위차를 즉시 발생시킬 수 있다.

Description

반도체 기억장치
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로서, 특히, 메모리 셀의 유지내용을 차동 출력(differential output)에 의해 도출하는 한 쌍의 데이터 라인을 갖는 반도체 기억장치에 관한 것이다.
[종래의 기술]
제5도에는 종래의 반도체 기억장치의 구성이 도시되어 있다. 이 도면의 구성은 정적(static) 메모리에 쌍극성 차동 증폭 회로(bipolar defferential amplifier circuit)를 설치한 것으로서, 1비트 분이 도시되어 있다. 제5도에 있어서, 종래의 반도체 기억장치는, 워드 라인에 의해 선택됨으로써 디지트 라인(D 및 DB)으로 데이터를 출력하는 메모리 셀(MC)과, 이 미모리 셀(MC)의 출력을 증폭하여 멀티플랙서를 겸한 증폭 회로(MUX)로 보내는 감지 증폭 회로(sense amplifier ; FS)를 포함하여 구성되어 있다. R1과 R2는 풀업(pull-up)저항이다.
상기 제5도의 회로의 구성을 상세히 설명한다.
복수개 존재하는 메모리 셀 중에서 워드라인(WL)과 한 쌍의 디지트 라인(D, DB)에 의해 선택된 메모리 셀(MC)의 정보가 디지트 라인(D, DB)상의 차동 전압 신호로서 쌍극성 차동 감지 증폭 회로(FS)로 입력된다. 감지 증폭 회로(FS)는 베이스 입력의 쌍극성 트랜지스터(Q11, Q12) 및 정전류용의 n채널형 MOS 트랜지스터(M11, M12)로 이루어진 에미터 폴로워 회로를 갖는다. 한 쌍의 데이터 라인(W, WB)으로의 출력이 에미터 공통의 차동 증폭회로를 구성하는 쌍극성 트랜지스터(Q13, Q14) 각각의 베이스로 입력된다. 이 쌍극성 트랜지스터의 공통 에미터에는 정전류용 nMOS 트랜지스터(M13)가 접속되어 있고, 각각의 컬렉터로부터 출력신호가 차동 전류의 형태로 출력된다.
또한, nMOS 트랜지스터(M11, M12, M13)의 게이트 단자에는 이 감지 증폭회로(FS)를 선택하기 위한 선택신호(YS)가 인가된다. 감지 증폭회로(FS)로부터의 출력은 전류전압변환 증폭회로(MUX)에서 선택되고 레벨 조정되며 판독 정보로서 출력된다.
다음에는, 이러한 구성으로 된 반도체 기억장치의 동작을 설명한다. 최고전위(Vcc) 부근의 동작전압에 있는 디지트 라인(D, DB) 상에 나타나는 메모리 셀(MC)로부터의 전압 진폭은 수10에서 수 100㎷ 의 미소 전압이다. 이것을 압력으로 하는 감지 증폭 회로(FS)는, 우선 nMOS 트랜지스터(M11, M12)로 구성되는 레벨 시프트용 에미터 플로워 회로를 거쳐 여기에서 약 0.8V의 낮은 전압으로 각각 변환하고, 데이터 라인(W, WB)으로의 출력 신호로서 쌍극성 트랜지스터(Q13, Q14)에 의해 차동 증폭 회로에 입력된다.
여기에서, 데이터 라인(W, WB)의 차동 전압은 디지트 라인(D, DB)과 같은 미소한 진폭이므로, 감도가 높은 쌍극성 트랜지스터를 사용한 차동 증폭회로를 사용하는 것이 효과적인 회로구성이다. nMOS 트랜지스터로 구성되는 에미터 폴로워를 삽입하는 이유는, 차동 증폭회로에 적합한 입력 전압을 획득하고, 차동 증폭회로의 신호 라인 부하를 디지트 라인으로부터 전기적으로 분리시키기 위해서이다.
차동 증폭회로의 출력은 각각의 트랜지스터의 컬렉터 단자로부터 차동 전류의 형태로 증폭회로(MUX)에 제공되고, 복수개의 증폭회로 중헤서 선택된 회로에만 정전류를 보냄으로써 정보의 선택 및 전달을 실현한다. 물론, 이 차동 전류 출력의 전류원은 차동 증폭회로의 정전류 회로(트랜지스터(M13))이지만, 비선택시에는, 에미터 폴로워 회로의 정전류 회로도 오프시켜 소비전류를 절감하고 있다. 이렇게 하지 않으면 다수 존재하는 차동 증폭회로의 모든 에미터 폴로워에 전류가 흘러, 반도체 장치 전체의 소비전력이 대폭 증대한다.
[발명이 해결하고자 하는 과제]
상술한 종래의 반도체 기억장치에 있어서는 감지 증폭회로(FS)의 선택 신호(YS)에 의해 선택될 때, 에미터 폴로워 회로에 의한 정전류가 흐르기 시작한다. 따라서, 차동 증폭회로의 입력신호인 에미터 폴로워 화로의 데이터 라인(W, WB)의 각 전위가 확정된 후 차동 증폭회로가 동작하게 된다.
한편 정전류가 흐르지 않는 비선택 상태의 에미터 폴로워 회로에 있어서, 쌍극성 트랜지스터(Q11, Q12)는 오프 상태에 있게 되어, 전위가 고정되지 않은 상태로 된다. 이것은 최후로 판독된 전위정보가 데이터 라인(W, WB) 상에 남아있거나, 혹은 데이터 라인(W, WB)이 노이즈 등으로 인해 미확정의 전위로 되어 있는, 즉 부유(floating) 상태인 것을 나타내며, 그 후의 선택상태에서 데이터 라인(W, WB)이 정상적인 판독을 하여 정보를 확정하기까지 지연 시간이 발생된다.
근래의 메모리 집적도의 향상은 에미터 폴로워 회로의 신호 라인의 부하용량이 증가함으로써 전위 확정시간의 증대를 초래하고 있으며, 고속동작을 실현하는데 큰 장해가 되는 결점이 있다.
본 발명은 상술한 종래의 결점을 해결하기 위해 행해진 것으로서, 그 목적은 선택시에 있어서의 전위 확정시간을 단축할 수 있는 반도체 기억장치를 제공하는 것이다.
[과제를 해결하기 위한 수단]
본 발명에 의한 반도체 기억장치는 메모리 셀의 유지출력을 한 쌍의 차동신호로 하여 도출하는 한 쌍의 데이터 라인과, 이 한 쌍의 데이터 라인의 차동신호를 검출 증폭하는 증폭수단과, 상기 증폭수단을 활성제어하는 활성화 제어수단, 및 상기 증폭수단의 비활성시에 상기 한 쌍의 데이터 라인을 부유 상태로 하는 부유 제어수단을 포함하는 반도체 기억장치에 있어서, 상기 증폭수단의 비활성시에 부유상태인 상기 한 쌍의 데이터 라인끼리 단락시키는 단락 제어 수단을 갖는 것을 특징으로 한다.
본 발명에 의한 다른 반도체 기억장치는 메모리 셀의 유지출력을 한 쌍의 차동 신호로 하여 도출하는 한 쌍의 에미터 폴로워 수단과, 이 한 쌍의 에미터 폴로워 출력을 도출하는 한 쌍의 데이터 라인과, 이 한 쌍의 데이터 라인의 차동 신호를 검출 증폭하는 쌍극성 자동증폭수단과, 상기 차동 증폭수단을 활성제어하는 활성화 제어 수단, 및 상기 차동증폭수단의 비활성시에 상기 한 쌍의 데이터 라인끼리 단락시키면서 소정 전위로 설정하는 수단을 갖는 것을 특징으로 한다.
제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 주요부의 구성을 도시하는 회로도.
제2도는 본 발명의 제2실시예에 따른 반도체 기억장치의 주요부의 구성을 도시하는 회로도.
제3도는 제2도의 반도체 기억장치의 동작을 도시하는 파형도.
제4도는 본 발명의 제3실시예에 따른 반도체 기억장치의 주요부의 구성을 도시하는 회로도.
제5도는 종래의 반도체 기억장치의 주요부의 구성을 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
D, DB : 디지트(digit)라인 FS : 감지 증폭 회로
M11 내지 M13, M17, M18 : nMOS 트랜지스터
M14, M15, M16 : pMOS 트랜지스터 MC : 메모리 셀
Q11 내지 Q14 : 쌍극성 트랜지스터 W, WB :출력
WL : 워드 라인 YS : 선택신호
[실시예]
이하, 본 발명을 도면을 참조하여 설명한다.
제1도는 본 발명에 의한 반도체 기억장치의 제1실시예의 주요부의 구성을 도시한 회로도이며, 제5도와 같은 부분은 동일부호로 표시되어 있다.
본 실시예의 회로가 종래 회로와 다른 점은, 선택신호(YS)를 게이트 입력으로 한 P채널형 MOS 트랜지스터(M14)가 데이터 라인(W, WB)사이에 삽입되어 있다는 점이다. 이 트랜지스터(M14)에 의해 비선택시에 데이터 라인(W)과 데이터라인(WB)을 단락시킴으로써 부유 상태가 발생하지 않도록 한 것이다.
이러한 구성에 있어서, 최고전위(Vcc) 부근의 동작 전압에 있는 디지트 라인(D, DB)상에 나타나는 메모리 셀로부터의 전압 진폭은 수 10에서 수 100 ㎷의 미소전압이다. 이것을 입력으로 하는 감지 증폭 회로는 우선 레벨 시프트용 에미터 폴로워를 거쳐 여기에서 약 0.8V의 낮은 전압으로 각각 변환하고, 데이터 라인(W, WB)의 신호로서 차동증폭 회로에 입력된다. 이때, 데이터 라인(W, WB)사이에 존재하는 트랜지스터(M14)는 선택시에 오프 상태로 되기 때문에 영향을 주지 않는다.
트랜지스터(Q13 및 Q14)로 구성되는 쌍극성 차동증폭회로는 트랜지스터(M13)에 의해 공급되는 정전류를 베이스 입력된 미소 전압차에 의해 어느 한쪽의 컬렉터 전류로서 출력한다. 복수개의 감지 증폭회로 중에서 선택된 회로를 활성제어하기 위한 선택신호(YS)만을 하이레벨로 하고, 정전류를 보냄으로써 메모리 셀로부터의 정보의 선택 및 전달을 실현한다.
또한, 선택신호(YS)가 로우레벨로 유지되는 비선택시에는 차동 증폭회로의 전류 외에도 에미터 폴로워 회로의 정전류용 nMOS 트랜지스터도 오프로 되어, 소비전류를 절감하고 있다. 이때에, 에미터 폴로워 회로의 Q11, Q12도 오프로 되기 때문에, 출력(W,WB)에는 온(ON)시의 최종전위가 보존되게 된다. 그러나, 비 선택시에는 pMOS 트랜지스터(M14)가 온으로 되기 때문에,에미터 폴로워 회로의 데이터 라인(W,WB)끼리는 단락되어 같은 전위로 설정된다.
다시 말해서, 비 선택시에 데이터 라인(W,WB)을 완전한 중간 데이터 상태로 함으로써, 다음의 선택상태로 들어갔을 때 이전 데이터의 영향을 없애는 것이다. 또한, 트랜지스터(M14)의 사이즈는 데이터 라인(W, WB)의 미소 진폭 전압분을 선택 주기인 사이클 시간 내에 이동시키는 능력을 가지면 되므로 사이즈가 클 필요는 없다. 따라서, 이 트랜지스터가 부하됨에 따른 지연은 전혀 발생하지 않는다.
다음에는, 본 발명의 제2실시예에 의한 반도체 기억장치에 관해서 제2도의 회로도를 참조하여 설명한다, 이 제2도에서 제1도 및 제5도와 동일한 부분은 동일부호로 표시되었다.
본 실시예에서는, 판독된 디지트 라인(D, DB) 상의 신호는 감지 증폭회로(FS)에 입력 되지만, 에미터 폴로워 회로는 디지트 라인(D, DB)을 베이스 입력으로 하는 쌍극성 트랜지스터(Q11, Q12) 외에도 복수개의 쌍극성 트랜지스터를 에미터 공통에 각각 접속한 구성을 갖고 있다.
다시 말해서, 널리 공지된 결선(wired) OR 논리접속으로 되어 있고, 출력의 데이터 라인(W,WB)에는 보다 큰 부하용량이 부가되는 회로구성이다. 이러한 경우에는 데이터 라인(W, WB)에 남아 있는 이전에 선택한 데이터에 의한 영향은 더욱 커진다. 여기에서, 선택시에 보다 고속으로 데이터 판독이 가능하도록 데이터 라인(W, WB)사이에 pMOS 트랜지스터(M14)를 추가하는 외에, 데이터 라인(W, WB)의 선택시의 전위로 설정한 정전압 회로에 의한 정전위(WSL)와의 사이에 각각 pMOS 트랜지스터(M15, M16)를 삽입한 구성이다.
즉, 본 실시예와 같이 결선 OR 회로를 갖고 데이터 라인에 큰 부하용량이 부가되는 회로구성이라도, 감지 증폭회로를 쌍극성 트랜지스터에 의해 구성하고 있기 때문에, MOS 트랜지스터만으로 구성하는 경우보다 고속으로 판독하는 것이 가능하게 된다. 여기에서, 쌍극성 트랜지스터에 의해 감지 증폭회로를 구성하고 있기 때문에, MOS 트랜지스터 구성에 의한 경우에 비해서 증폭능력이 높고, 감지 증폭회로에의 입력신호 레벨이 MOS 트랜지스터 구성의 경우의 1/10에서 1/100이라도 충분하다. 입력신호 레벨이 MOS 트랜지스터 구성의 경우에 비하여 작아도 되기 때문에, 소위 예비충정의 레벨이 달라도 감지 증폭회로로부터의 출력속도에 편차가 발생하지 않는다.
트랜지스터(M15, M16)의 게이트에는 트랜지스터(M14)와 같이 선택신호(YS)를 입력하므로, 비선택시에만 트랜지스터(M15, M16)가 온 상태로 된다. 이때에 데이터라인(W, WB)은 정전위(WSL)에 의해 전위가 고정되기 때문에, 외부로부터의 노이즈등에 의해 전위가 변동하는 일이 없다. 따라서, 다음의 선택시에는 동작 전위 영역까지의 동작은 수반되지 않고, 즉시 전위정보를 출력하기 시작할 수 있다. 또한, 이 실시예에 있어서는, 정전위(WSL)를 발생시키기 위한 정전압 회로는 전압(Vcc)으로부터 다이오드(D1)의 순방향 전압만큼 강하시킨 값으로 설정되도록 되어 있다. 또한, 선택신호(YS)는 복호기 신호(DEL)와 본 장치의 내부 또는 외부에서 생성되는 동기신호(CLK)와의 논리적에 의해 생성된다.
이 회로의 전위변화의 동작예에 관해서 제3도의 파형도를 참조하여 설명한다. 제3도에서는 선택신호(YS)가 사이클 시간(Tcyc)에 있어서 비선택 상태의 레벨로부터 다시 선택상태의 레벨로 되는 동작이 도시되어 있다.
디지트 라인(D, DB)은 전압(Vcc=5V)부근에서 100㎷ 차이로 동작하지만, 도시된 바와 같이 비선택시에 디지트 라인(D, DB)의 데이터가 절환되어도 Vcc-0.8V 부근의 데이터 라인(W, WB)에는 이 데이터가 나타나지 않는다.
종래의 회로에서는 선택신호(YS)가 비활성 상태로 되면 쌍극성 트랜지스터의 전류감소에 의해 데이터 라인(W, WB)의 신호는 큰 시정수에 의해 서서히 상승한다.(A). 그러나, 이 경우, 선택시의 전위차는 유지된 채로 있다. 따라서, 다음의 선택상태의 때(선택신호(YS)가 활성)에는 이전 데이터로부터 새로이 선택된 데이터 라인(W, WB)이 역데이터로 되기까지의 반전시간이 필요하게 된다(tD2).
이것에 대하여, 본 실시예에서는 비선택 상태(선택신호(YS)가 비활성)로 된 직후에 데이터 라인(W,WB)은 pMOS 트랜지스터(M14)에 의해 단락됨과 동시에, pMOS트랜지스터(M15, M16)에 의해 하이레벨측으로 동일한 전위로 고정된다(B). 따라서, 다음의 선택시에는 선택 직후에 선택 데이터의 전위차가 발생하는 것을 알 수 있다.(tD1) 본 예의 회로에 의하면, 감지 증폭회로의 선택시로부터 증폭회로(MUX)로 출력할 때까지의 시간은, 종래 회로와 비교하여 20 내지 50% 정도 단축될 수 있다.
다음에는, 본 발명의 제3실시예에 의한 반도체 기억장치에 관해서 제4도의 회로도를 참조하여 설명한다.
이 제4도에 있어서, 제1도, 제2도 및 제5도와 동일한 부분은 동일부호로 표시된다.
제4도에 있어서, 본 예의 반도체 기억장치에서는 선택신호(YS)의 전압레벨을 레벨 시프트시켜 다른 전압 레벨로 변환시키기 위한 레벨 변환회로(LC)가 설치되어 있다. 레벨 시프트 회로(LC)는 nMOS 트랜지스터(M17, M18)와 트랜지스터(M18)의 게이트에 반전신호를 주기 위한 인버터 회로(INV)를 갖고 있다. 또한, 정전압(VB)은 전압(Vcc)보다 낮게 한다.
이러한 구성에 있어서, 쌍극성 트랜지스터(Q13, Q14)를 포함하는 감지 증폭회로를 선택하기 위한 선택신호(YS)는 레벨 변환회로(LC)를 거쳐 에미터 폴로워 및 차동 증폭회로의 nMOS 트랜지스터 전류원으로 입력된다. 레벨 시프트 회로(LC)는 정전압(VB)과 최저 전위(VEE)와의 사이에 설치된 nMOS 트랜지스터(M17, M18)로 구성되는 스위치회로를 가지고, 트랜지스터(M17)의 게이트에는 선택신호(YS)가 입력되며, 트랜지스터(M18)의 게이트에는 반전신호가 입력된다.
선택신호(YS)는 데이터 라인(W, WB)의 단락용 pMOS 트랜지스터(M14)의 게이트에도 입력되지만, 그 도중에는 지연회로(DL)가 삽입되고 있다. 이 지연회로(DL)의 지연시간을 조정함으로써 감지 증폭회로로부터의 판독 동작을 보다 고속화할 수 있다.
즉, 레벨변환회로(LC)를 설치한 경우에는 트랜지스터(M13)가 온(ON)하는 타이밍이 어긋나 버린다. 따라서, 경우에 따라서는, 디지트 라인(D, DB)으로부터 데이터 라인(W, WB)으로의 데이터 입력 타이밍이 선택신호(YS)의 변화 타이밍보다 늦어진다. 즉 제3도의 파형도에서는 선택신호(YS)가 비활성 상태로 변화하기 전에 디지트 라인(D, DB)의 데이터가 절환되어 있지만, 레벨변화회로(LC)를 설치함으로써, 선택신호(YS)가 활성 상태로 변화한 후에 디지트 라인(D, DB)의 데이터가 절환한다. 이 경우에는 디지트 라인(D, DB)의 데이터가 절환하기 전의 데이터가 데이터라인(W, WB)에 입력되어 일시적으로 판독되고 만다.
이러한 불합리를 방지하기 위해서, 지연회로(DL) 에 의한 지연시간을 크게 하고, 감지 증폭회로가 선택된 후(선택신호(YS)가 비활성 상태로 변화한 후)에도 데이터 라인(W, WB)을 같은 전위로 하고, 디지트 라인(D, DB)의 데이터의 절환 타이밍에 맞추어 트랜지스터(M14)를 오프, 즉, 단락 해제시키면 된다. 이렇게 해서, 디지트 라인(D, DB)의 데이터 확정 타이밍에 맞추어 즉시 데이터를 판독할 수 있고, 이전의 데이터를 판독하지 않아, 고속 판독이 가능하게 된다.
한편, 제3도에 도시된 바와 같이, 선택신호(YS)가 활성 상태로 변화하기 전에 디지트라인(D, DB)의 데이터가 절환하는 경우에는 지연회로(DL) 에 의한 지연 시간을 적게하여, 디지트 라인(D, DB)의 데이터가 절환하는 타이밍으로부터 선택신호(YS)가 활성 상태로 절환하는 타이밍까지의 기간에 트랜지스터(M14)를 오프, 즉, 단락 해제시키면 제3도에 도시된 바와 같이 고속 판독이 가능하게 된다.
또한, 지연회로(DL)는 공지의 CMOS 트랜지스터에 의해 구성될 수 있다. 트랜지스터(M14)의 온 동작시의 지연시간과 오프 동작시의 지연시간을 독립적으로 조절 할 필요가 있는 경우에는 지연회로의 nMOS 트랜지스터 및 pMOS 트랜지스터의 면적을 미리 조정하여 두면 좋다.
이상과 같이 본 발명에서는, 메모리 셀의 비선택시에 데이터 라인끼리 단락시켜 동일한 전위로 하고, 선택시에는 이 단락을 해제하고 있기 때문에, 데이터 라인이 부유 상태로 되지 않아, 선택시에 있어서 데이터가 조기에 확정되는 것이다.
그리고, 선택신호를 이용하고, 그 비활성 상태로 변화하는 타이밍에 응답하여 데이터 라인끼리 단락시키고 있으므로, 그 단락을 위한 펄스가 불필요하고, 이 펄스 발생용 회로를 설치할 필요가 없다. 따라서, 칩의 크기에 주는 영향은 적다
이상과 같이, 본 발명은 메모리 셀이 비선택 상태일 때 데이터 라인끼리 단락시켜 동일한 전위로 하는 회로를 삽입함으로써, 다음의 선택상태로 되었을 때 이전 데이터의 영향을 없애고, 판독할 데이터의 전위차를 즉시 발생시킬 수 있는 효과가 있다.
또한, 메모리 셀의 유지 데이터의 내용에 따라서, 한 쌍의 데이터 라인의 전위변화 후에 데이터 라인끼리의 단락을 해제함으로써, 이전 데이터를 판독하지 않아, 고속 판독이 가능해진다.

Claims (6)

  1. 차동 신호 쌍의 형태로 메모리 셀의 내용을 출력하기 위한 상보형 데이터 라인 쌍과; 상기 차동 신호 쌍을 검출하고 증폭하기 위한 증폭 수단과; 상기 증폭 수단을 선택적으로 활성 및 비활성시키기 위한 활성화 수단과; 상기 증폭 수단이 상기 활성화 수단에 의해 비활성 상태에 놓이는 경우 상기 상보형 데이터 라인 쌍을 부유(floating)상태로 유지하기 위한 부유 수단(floating means); 및 상기 증폭 수단이 비활성 상태에 놓이는 경우 상기 상보형 데이터 라인 쌍을 단락시키기 위한 단락 수단을 포함하고, 상기 단락 수단은 상기 증폭 수단을 비활성 상태로 하기 위한 활성화 신호와 동기되어 상기 상보형 데이터 라인 쌍을 단락시키고, 상기 증폭 수단은 각각의 베이스가 상기 상보형 데이터 라인 쌍에 연결된 한쌍의 쌍극성 트랜지스터를 포함하는 차동 회로를 포함하며, 상기 활성화 수단은 상기 활성화 신호를 수신하고 상기 활성화 신호의 레벨을 변환하기 위한 레벨 변환 수단을 포함하고, 상기 활성화 신호를 수신해서 상기 레벨 변환 수단에서 발생하는 지연 시간에 따라 상기 활성화 신호를 지연시키기 위한 지연 수단을 더 포함하고, 상기 지연된 활성화 신호는 상기 단락 수단으로 제공되는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 부유 수단은 각각의 베이스가 상기 메모리 셀로부터 판독되는 상기 차동 신호 쌍을 수신하도록 접속된 한 쌍의 에미터 폴로워 트랜지스터와, 상기 에미터 플로워 트랜지스터의 에미터에 접속되고 상기 활성화 신호에 응답해서 온-오프 제어되는 한 쌍의 전류원을 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 상보형 데이터 라인 쌍은 결선(wired) OR를 통해 복수의 에미터 폴로워 트랜지스터 쌍에 연결되는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 상보형 데이터 라인 쌍의 전위가 상기 메모리 셀로부터 판독된 상기 차동 신호 쌍에 따라 변환된 후 상기 상보형 데이터 라인 쌍사이의 단락을 해제하기 위한 단락 해제 수단을 더 포함하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 단락 수단은 상기 상보형 데이터 라인 쌍을 소정의 전압으로 설정하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 소정의 전압은 상기 에미터 폴로워 트랜지스터가 동작중일 때 상기 에미터 폴로워 트랜지스터의 에미터 바이어스 전압에 가까운 전압인 반도체 메모리 장치.
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