KR0165343B1 - Device Separation Method of Semiconductor Device - Google Patents
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Abstract
반도체장치의 소자분리방법이 개시되어 있다. 본 발명은 표면에 패드산화막이 형성된 실리콘기판 상에 상기 패드산화막의 소정부분을 노출시키는 실리콘질화막 패턴을 형성하고, 상기 결과물 전면에 산화막을 형성하여 상기 실리콘질화막 패턴 사이의 간격이 넓은 부분에 요부를 형성하고, 상기 요부를 갖는 산화막 전면에 폴리실리콘막을 형성하고, 상기 폴리실리콘막을 평탄화시키어 상기 요부에 폴리실리콘 패턴을 형성하고, 상기 폴리실리콘 패턴 및 상기 실리콘질화막 패턴을 각각 식각 마스크 및 식각 저지막으로하여 상기 산화막 및 패드산화막을 연속적으로 이방성 식각함으로써 상기 실리콘질화막 패턴 사이의 실리콘기판 및 상기 폴리실리콘 패턴 양 옆의 실리콘기판을 노출시킴과 동시에 상기 폴리실리콘 패턴 아래에 산화막 패턴을 형성하고, 상기 실리콘질화막 패턴 및 상기 산화막 패턴을 각각 식각 마스크 및 식각 저지막으로하여 상기 노출된 실리콘기판을 일정깊이만큼 식각함으로써 트렌치 영역을 형성함과 동시에 상기 폴리실리콘 패턴을 제거하고, 상기 결과물 전면에 상기 트렌치 영역을 채우는 절연막을 형성하고, 상기 실리콘질화막 패턴이 노출될 때까지 상기 절연막을 전면식각하여 상기 트렌치 영역 내에 절연막 패턴을 형성하고, 상기 실리콘질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리방법을 제공한다.A device isolation method for a semiconductor device is disclosed. The present invention forms a silicon nitride film pattern that exposes a predetermined portion of the pad oxide film on a silicon substrate on which a pad oxide film is formed on a surface, and forms an oxide film on the entire surface of the resultant to form a main portion at a wide interval between the silicon nitride film patterns. Form a polysilicon film on the entire surface of the oxide film having the recess, planarize the polysilicon film to form a polysilicon pattern on the recess, and form the polysilicon pattern and the silicon nitride layer pattern as an etch mask and an etch stop layer, respectively. Thereby anisotropically etching the oxide film and the pad oxide film to expose the silicon substrate between the silicon nitride film patterns and the silicon substrates on both sides of the polysilicon pattern, and simultaneously form an oxide film pattern under the polysilicon pattern. Pattern and the oxide film Etching the exposed silicon substrate to a certain depth by using a turn as an etch mask and an etch stop layer to form a trench region, remove the polysilicon pattern, and form an insulating film filling the trench region in front of the resultant. And forming an insulating film pattern in the trench region by etching the entire surface of the insulating film until the silicon nitride film pattern is exposed, and removing the silicon nitride film pattern. .
Description
제1도 및 제2도는 종래기술에 의한 소자분리방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views for explaining a device isolation method according to the prior art.
제3도 내지 제8도는 본 발명의 실시예에 의한 소자분리방법을 설명하기 위한 단면도들이다.3 to 8 are cross-sectional views illustrating a device isolation method according to an embodiment of the present invention.
제9도는 본 발명에 의한 실시예에 있어서 폴리실리콘을 CMP 공정으로 평탄화시킨 결과를 도시한 그래프이다.9 is a graph showing the results of planarization of polysilicon in a CMP process according to an embodiment of the present invention.
본 발명은 반도체장치의 소자분리방법에 관한 것으로, 특히 트렌치에 의한 소자분리방법에 관한 것이다The present invention relates to a device isolation method of a semiconductor device, and more particularly to a device isolation method by a trench.
최근 반도체장치의 집적도가 크게 증가함에 따라 트랜지스터의 크기가 매우 작아지고 있다. 이와 아울러서 트랜지스터들을 서로 격리시키기 위한 소자분리 영역의 면적을 감소시키는 기술 또한 매우 중요해져 여러가지의 소자분리 기술이 발표되고 있다.Recently, as the degree of integration of semiconductor devices has increased greatly, the size of transistors has become very small. In addition, the technique of reducing the area of the isolation region for isolating transistors from each other is also very important, and various device isolation techniques have been published.
초기의 반도체장치의 소자분리 영역은 주로 실리콘기판의 부분산화법(local oxidation of silicon; 이하 LOCOS라 한다)을 사용하여 형성하였다. 여기서, LOCOS에 의한 소자분리방법은 소자가 형성될 활성영역들 사이에 열산화공정에 의해 두꺼둔 필드산화층들 국부적으로 성장시키는 방법이다. 그러나, 이러한 LOCOS 방법에 의한 소자분리 영역은 그 가장자리에 버즈비크(bird's beak)가 형성되므로 서로 이웃만 소자분리 영역 사이에 좁은 활성 영역, 예컨대 0 5㎛ 이하의폭을 갖는 활성영역을 한정할 경우에는 적합하지 않은 문제점이 있다.The device isolation region of the initial semiconductor device was mainly formed using a local oxidation of silicon (hereinafter referred to as LOCOS). Here, the device isolation method using LOCOS is a method of locally growing thick field oxide layers by a thermal oxidation process between active regions in which devices are to be formed. However, the device isolation region by the LOCOS method forms a bird's beak at the edge thereof, so that only the neighboring regions define a narrow active region, for example, an active region having a width of 0 5 μm or less between the device isolation regions. There is an unsuitable problem.
또한 상기 LOCOS 방법에 의하면, 소자분리 영역의 폭이 넓은 부분과 좁은 부분에 각각 서로 다른 두께를 갖는 필드산화층이 형성되어 필드산화층의 두께 설정시 매우 어려운 문제점이 있다. 따라서, 최근에는 상기 LOCOS 방법의 문제점을 개선하기 위하여 실리콘기판의 소정부분을 식각한 후, 상기 식각된 부분에 절연층을 매립하여 소자분리 영역을 형성하는 트렌치 소자분리 방법이 제안되었다. 그러나, 이러한 트렌치 소자분리 방법은 소자분리 영역의 폭이 넓은 부분에 절연막이 매우 얇게 형성되는 디슁(dishing) 현상이 발생하여 소자분리 특성을 저하시키는 문제점을 갖는다.In addition, according to the LOCOS method, field oxide layers having different thicknesses are formed in a wide portion and a narrow portion of the device isolation region, so that the field oxide layer has a very difficult problem in setting the thickness of the field oxide layer. Therefore, in order to improve the problem of the LOCOS method, a trench device isolation method has been proposed in which a predetermined portion of a silicon substrate is etched and an isolation layer is embedded in the etched portion to form an isolation region. However, such a trench isolation method has a problem in that a dishing phenomenon in which an insulating film is formed very thin in a wide portion of the isolation region occurs, thereby degrading device isolation characteristics.
제1도 및 제2도는 종래기술에 의한 트렌치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 참조부호 a로 표시한 각 도면의 왼쪽 부분은 소자분리 영역의 폭이 좁은 셀 어레이부를 나타내고, 참조부호 b로 표시한 각 도면의 오른쪽 부분은 소자분리 영역의 폭이 넓은 주변회로부를 나타낸다.1 and 2 are cross-sectional views for explaining a trench isolation method according to the prior art. Here, the left part of each drawing denoted by reference numeral a denotes a cell array portion having a narrow width of the device isolation region, and the right part of each figure denoted by reference numeral b denotes a peripheral circuit portion having a wide width of the element isolation region.
제1도는 트렌치 및 트렌치 영역을 채우는 절연막(7)을 형성하는 단계를 도시한 것이다. 먼저 실리콘기판 표면에 얇은 패드산화막 및 실리콘질화막을 차례로 형성한다. 다음에, 상기 실리콘질화막의 소정부분을 노출시키는 포토레지스트 패턴(도시하지 않을)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로하여 노출된 실리콘질화막을 식각함으로써 패드 산화막의 일부를 노출시키는 실리콘질화막 패턴(5)을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거하고, 그 아래의 실리콘질화막 패턴(5)을 식각 마스크로 하여 상기 노출된 패드 산화막을 식각함으로써 실리콘기판의 소정부분을 노출시킴과 동시에 패드 산화막 패턴(3)을 형성한다. 계속해서, 상기 실리콘질화막 패턴(5)을 식각 마스크로 하여 상기 노출된 실리콘기판을 일정깊이 만큼 식각하여 트렌치 영역을 형성함과 동시에 상기 트렌치 영역이 형성된 실리콘기판(1)을 형성한다. 도시된 바와 같이 셀 어레이부(a)에 형성된 트렌치 영역은 그 폭이 좁으며, 주변회로부(b)에 형성된 트렌치 영역은 그 폭이 매우 넓다.1 shows the step of forming an insulating film 7 filling the trench and the trench region. First, a thin pad oxide film and a silicon nitride film are sequentially formed on the surface of the silicon substrate. Next, after forming a photoresist pattern (not shown) which exposes a predetermined portion of the silicon nitride film, the silicon nitride film which exposes a part of the pad oxide film by etching the exposed silicon nitride film using the photoresist pattern as an etching mask. The pattern 5 is formed. Subsequently, the photoresist pattern is removed, and the exposed pad oxide film is etched using the silicon nitride film pattern 5 below as an etch mask to expose a predetermined portion of the silicon substrate and to form the pad oxide film pattern 3. do. Subsequently, using the silicon nitride film pattern 5 as an etching mask, the exposed silicon substrate is etched by a predetermined depth to form a trench region, and at the same time, a silicon substrate 1 having the trench region is formed. As shown, the trench region formed in the cell array portion a has a narrow width, and the trench region formed in the peripheral circuit portion b has a very wide width.
다음에, 상기 트렌치 영역이 형성된 실리콘기판(1) 전면에 상기 트렌치 영역을 채우는 두꺼운 절연막(7)을 형성한다. 여기서, 상기 절연막(7)으로는 단차도포성이 우수한 CVD 산화막을 널리 사용한다.Next, a thick insulating film 7 filling the trench region is formed over the entire silicon substrate 1 on which the trench region is formed. As the insulating film 7, a CVD oxide film excellent in step coverage is widely used.
제2도는 상기 트렌치 영역을 채우는 절연막 패턴(7a)을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 절연막(7)을 CMP(chemical mechanical polishing) 방법으로 평탄화시키어 상기 실리콘질화막 패턴(5)을 노출시킴과 동시에 상기 트렌치 영역을 채우는 절연막 패턴(7a)을 형성한다. 이때, 상기 주변회로부(b)의 넓은 트렌치 영역을 채우는 절연막 패턴(7a)은 도시된 바와 같이 그 중앙 부분의 두께(T)가 얇게 형성된다. 이는 앞에서 설명한 디슁 현상에 의한 결과이다. 이러한 디슁 현상은 참조부호 W로 표시한 트렌치 영역의 폭과 깊이가 클수록 더욱 심하게 발생하여 절연막 패턴(7a)의 중앙 부분이 완전히 제거되어 실리콘기판(1)이 노출되는 경우가 발생할 수 있다. 따라서, 상술한 디슁 현상을 완화시키기 위해서는 절연막을 트렌치 영역의 깊이보다 매우 두껍게 형성한 후 CMP 방법으로 절연막을 평탄화시켜야 한다. 그러나 이와 같이 절연막을 매우 두껍게 형성하는 경우에는 생산고(throughput)가 크게 저하되며, 또한 트렌치 영역 내의 절연막 패턴을 완전히 평평하게 형성할 수는 없다.2 shows a step of forming an insulating film pattern 7a filling the trench region. Specifically, the insulating film 7 is planarized by a chemical mechanical polishing (CMP) method to expose the silicon nitride film pattern 5 and to form an insulating film pattern 7a filling the trench region. In this case, the thickness of the center portion of the insulating layer pattern 7a filling the wide trench region of the peripheral circuit part b is thinly formed. This is a result of the Digg phenomenon described above. This dimming phenomenon occurs more seriously as the width and depth of the trench region indicated by the reference W are greater, and the center portion of the insulating film pattern 7a may be completely removed to expose the silicon substrate 1. Therefore, in order to alleviate the above-mentioned dipping phenomenon, the insulating film should be formed very thicker than the depth of the trench region, and then the insulating film should be planarized by the CMP method. However, in the case where the insulating film is formed very thick in this way, the throughput is greatly reduced, and the insulating film pattern in the trench region cannot be formed completely flat.
상술한 종래기술에 의하면, 넓은 폭을 갖는 트렌치 영역에 절연막을 매립하여 소자분리 영역을 형성할 때, 디슁 현상이 심하게 발생하여 소자분리 특성이 매우 열화되는 문제점이 있다.According to the above-described prior art, when the device isolation region is formed by embedding an insulating film in a trench region having a wide width, a digging phenomenon occurs severely, and the device isolation characteristic is very deteriorated.
따라서, 본 발명의 목적은 넓은 폭을 갖는 소자분리 영역의 양 끝에 각각 자기정렬형의 좁은 트렌치 영역을 형성함으로써 디슁 현상이 발생하는 것을 제거하여 소자분리 특성을 개선시킬 수 있는 반도체장치의 소자분리 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a device isolation method of a semiconductor device which can improve device isolation characteristics by eliminating the occurrence of the dimming phenomenon by forming self-aligning narrow trench regions at both ends of a device isolation region having a wide width. To provide.
상기 목적을 달성하기 위하여 본 발명은, 실리콘기판 상에 패드산화막을 형성하는 단계, 상기 패드산화막 상에 상기 패드산화막의 소정 부분을 노출시키는 실리콘질화막 패턴을 형성 하는 단계; 상기 실리콘질화막 패턴이 형성된 실리콘기판 전면에 산화막을 형성하여 상기 실리콘질화막 패턴 사이의 간격이 넓은 부분에 요부를 형성하는 단계; 상기 요부를 갖는 산화막 전면에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 평탄화시키어 상기 요부에 폴리실리콘 패턴을 형성하는 단계; 상기 폴리실리콘 패턴 및 상기 실리콘질화막 패턴을 각각 식각 마스크 및 식각 저지막으로 하여 상기 산화막 및 패드산화막을 연속적으로 이방성 식각함으로써 상기 실리콘질화막 패턴 사이의 실리콘기판 및 상기 폴리실리콘 패턴 양 옆의 실리콘기판을 노출시킴과 동시에 상기 폴리실리콘 패턴 아래에 산화막 패턴을 형성하는 단계; 상기 실리콘질화막 패턴 및 상기 산화막 패턴을 각각 식각 마스크 및 식각 저지 막으로하여 상기 노출된 실리콘기판을 일정깊이만큼 식각함으로써 트렌치 영역을 형성함과 동시에 상기 폴리실리콘 패턴을 제거하는 단계; 상기 결과물 전면에 상기 트렌치 영역을 채우는 절연막을 형성하는 단계; 상기 실리콘질화막 패턴이 노출될 때까지 상기 절연막을 전면식각하여 상기 트렌치 영역 내에 절연막 패턴을 형성하는 단계; 및 상기 실리콘질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리방법을 제공하는 데 있다.In order to achieve the above object, the present invention includes forming a pad oxide film on a silicon substrate, and forming a silicon nitride film pattern exposing a predetermined portion of the pad oxide film on the pad oxide film; Forming a recess in a portion having a large gap between the silicon nitride film patterns by forming an oxide film on an entire surface of the silicon substrate on which the silicon nitride film pattern is formed; Forming a polysilicon film on the entire surface of the oxide film having the recess; Planarizing the polysilicon film to form a polysilicon pattern in the recess; The anisotropic etching of the oxide film and the pad oxide film is performed using the polysilicon pattern and the silicon nitride film pattern as an etch mask and an etch stop layer, respectively, to expose the silicon substrate between the silicon nitride film pattern and the silicon substrates on both sides of the polysilicon pattern. Simultaneously forming an oxide film pattern under the polysilicon pattern; Etching the exposed silicon substrate by a predetermined depth using the silicon nitride layer pattern and the oxide layer pattern as an etch mask and an etch stop layer to form a trench region and simultaneously remove the polysilicon pattern; Forming an insulating film filling the trench region over the entire surface of the resultant material; Forming an insulating film pattern in the trench region by etching the entire insulating film until the silicon nitride film pattern is exposed; And removing the silicon nitride film pattern.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도 내지 제8도는 본 발명의 실시예에 의한 반도체장치의 소자분리 방법을 설명하기 위한 단면도들이고, 제9도는 본 발명에 의한 실시예에 있어서 폴리실리콘을 CMP 공정으로 평탄화시킨 결과를 도시한 그래프이다. 여기서, 각각의 도면에 있어서 참조부호 a 및 b로 표시한 부분은 각각 소자분리 영역의 폭이 좁은 셀 어레이부 및 소자분리 영역의 폭이 넓은 주변회로부를 나타낸다.3 to 8 are cross-sectional views illustrating a device isolation method of a semiconductor device according to an embodiment of the present invention, and FIG. 9 is a view showing a result of planarizing polysilicon by a CMP process according to an embodiment of the present invention. It is a graph. In the drawings, portions indicated by reference numerals a and b denote narrow cell array portions of element isolation regions and peripheral circuit portions of wide element isolation regions, respectively.
제3도는 패드산화막(13) 및 실리콘질화막 패턴(15)을 형성하는 단계를 도시한 것이다. 먼저, 실리콘기판(11)의 표면에 패드산화막(13) 및 실리콘질화막을 차례로 형성한다. 여기서, 상기 패드산화막(13)은 열산화막으로 형성하는 것이 바람직하며, 열팽창계수가 서로 다른 두 물질, 즉 실리콘기판(11)과 실리콘질화막을 서로 완충시키어 실리콘 기판(11) 표면에 결정결함이 발생하는 것을 방지하는 역할을 한다.3 illustrates the steps of forming the pad oxide film 13 and the silicon nitride film pattern 15. First, the pad oxide film 13 and the silicon nitride film are sequentially formed on the surface of the silicon substrate 11. Here, the pad oxide film 13 is preferably formed of a thermal oxide film, and two defects having different thermal expansion coefficients, that is, the silicon substrate 11 and the silicon nitride film are buffered with each other to generate crystal defects on the surface of the silicon substrate 11. It prevents you from doing it.
다음에. 상기 실리콘질화막을 통상의 사진/식 각공정으로 패터닝하여 상기 패드산화막(13)의 소정영역을 노출시키는 실리콘질화막 패턴(15)을 형성한다. 여기서, 상기 실리콘질화막 패턴(15) 사이의 간격은 도시된 바와 같이 셀 어레이부(a)에서 좁게 형성되며, 주변회로부(b)에서 넓게 형성된다.Next. The silicon nitride film is patterned by a conventional photo / etch process to form a silicon nitride film pattern 15 exposing a predetermined region of the pad oxide film 13. Here, the gap between the silicon nitride film pattern 15 is formed in the cell array portion (a) as shown in the narrow, it is formed in the peripheral circuit portion (b) wide.
제4도는 산화막(17) 및 폴리실리콘막(19)을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 실리콘질화막 패턴(15)이 형성된 실리콘기판 전면에 산화막(17)을 형성한다. 여기서, 상기 산화막(17)은 단차도포성이 우수한 CVD 산화막으로 형성하는 것이 바람직하다. 이와 같이 상기 산화막(17)을 CVD 산화막으로 형성할 경우 그 단차도포성이 우수하므로 참조부호 T1으로 표시한 실리콘질화막 패턴(15) 상의 산화막 두께와 T2로 표시한 실리콘질화막 패턴(15)의 측벽에 형성된 산화막 두께는 거의 동일한 크기를 갖는다. 또한, 주변회로부(b)에 형성된 질화실리콘 패턴(15) 사이의 간격(Wl)이 넓은 부분에 형성되는 산화막(17)은 상기 산화막 두께(71)과 동일한 두께를 갖는다. 따라서, 상기 주변회로부(b)의 실리콘질화막 패턴(15) 사이에 형성되는 산화막(15)의 표면이 상기 실리콘질화막 패턴(15)의 표면과 동일한 높이를 갖도록 하기 위해서는 상기 실리콘질화막 패턴(15)의 두께와 동일한 두께를 갖는 산화막(17)을 형성하는 것이 바람직하다. 결과적으로, 실리콘질화막 패턴(15)의 두께는 실리콘질화막 패턴(15) 사이의 간격이 좁은 부분, 예컨대 셀어레이부(a)에 형성되어져야 할 간격의 0.5배보다 크고 1.0배보다 작도록 결정하는 것이 가장 바람직하다. 이는, 셀 어레이부(a)의 실리콘질화막 패턴(15) 사이의 간격은 충분히 채우면서 주변회로부(b)의 실리콘질화막 패턴(15) 사이의 간격이 넓은 부분에는 도시된 바와 같이 요부를 갖는 산화막(17)을 형성하기 위함이다.4 shows the steps of forming the oxide film 17 and the polysilicon film 19. As shown in FIG. Specifically, an oxide film 17 is formed on the entire silicon substrate on which the silicon nitride film pattern 15 is formed. Here, the oxide film 17 is preferably formed of a CVD oxide film excellent in step coverage. As such, when the oxide film 17 is formed of a CVD oxide film, the step coverage is excellent. Therefore, the thickness of the oxide film on the silicon nitride film pattern 15 denoted by T1 and the sidewalls of the silicon nitride film pattern 15 denoted by T2 are excellent. The oxide film thickness formed has almost the same size. In addition, the oxide film 17 formed in the portion where the gap W1 between the silicon nitride patterns 15 formed in the peripheral circuit portion b is wide has the same thickness as the oxide film thickness 71. Therefore, in order to make the surface of the oxide film 15 formed between the silicon nitride film pattern 15 of the peripheral circuit part b have the same height as the surface of the silicon nitride film pattern 15, It is preferable to form the oxide film 17 having the same thickness as the thickness. As a result, the thickness of the silicon nitride film pattern 15 is determined to be greater than 0.5 times and less than 1.0 times the gap to be formed in the narrow space between the silicon nitride film patterns 15, for example, the cell array portion a. Most preferred. This is because an oxide film having recesses as shown in the portion where the gap between the silicon nitride film patterns 15 of the cell array part a is sufficiently filled and the gap between the silicon nitride film patterns 15 of the peripheral circuit part b is wide. 17) to form.
이어서, 상기 요부가 형성된 산화막 전면에 그 표면요철을 그대로 따르는 폴리실리콘막(19)을 형성한다.Subsequently, a polysilicon film 19 is formed on the entire surface of the oxide film on which the recess is formed, which follows the surface irregularities.
제5도는 폴리실리콘막 패턴(19a)을 형성하는 단계를 도시한 것이다.5 shows a step of forming the polysilicon film pattern 19a.
좀 더 상세히, 상기 폴리실리콘막(19)을 상기 셀 어레이부(a)에 형성된 산화막(17) 표면이 노출될 때까지 평탄화시키어 상기 요부에 폴리실리콘 패턴(19a)를 형성한다. 여기서, 상기 폴리실리콘막(19)을 평탄화시키는 방법으로는 CMP 방법을 사용하는 것이 바람직하다. 이때, 참조부호 A로 표시한 폴리실리콘 패턴(19a)의 표면이 도시된 바와 같이 접시모양과 같이 형성되어 그 중앙 부분의 두께(T3)가 얇게 형성되는 디슁 현상이 발생할지라도 본 발명에 의한 소자분리 영역을 형성하는 데에는 영향을 주지 않는다. 이러한 디슁 현상은 일반적으로 요부의 폭(W2)이 넓을수록 심하게 발생한다.In more detail, the polysilicon film 19 is planarized until the surface of the oxide film 17 formed on the cell array portion a is exposed to form a polysilicon pattern 19a on the recess. Here, as the method for planarizing the polysilicon film 19, it is preferable to use the CMP method. At this time, the surface of the polysilicon pattern 19a, denoted by reference A, is formed as a plate shape as shown, so that even if a dimming phenomenon occurs in which the thickness T3 of the central portion thereof is formed, the device is separated according to the present invention. It does not affect forming the area. This digging phenomenon generally occurs more severely as the width W2 of the recess is wider.
제9도는 상술한 바와 같이 요부에 폴리실리콘 패턴(19a)을 형성하기 위하여 상기 폴리실리콘막(19)을 CMP 방법으로 평탄화시킨 경우에, 실제로 디슁 현상이 얼마나 심하게 발생하는지 알아보기 위하여 상기 평탄화된 폴리실리콘 패턴(19a)의 두께를 위치별로 측정한 결과를 도시한 그래프이다. 여기서, X축은 CMP 방법에 의해 평탄화된 폴리실리콘 패턴(19a)의 위치를 나타낸다. 즉, X축이 0인 부분은 제5도의 폴리실리콘 패턴(19a)의 왼쪽 끝 부분을 나타내고, X축이 14인 부분은 제5도의 폴리실리콘 패턴(19a)의 오른쪽 끝 부분을 나타낸다. 그리고 X축에 표기된 14에 해당하는 크기, 즉 제5도의 요부의 폭(W2)은 600㎛이며 산화막(17)의 두께는 1300Å이다.FIG. 9 illustrates the planarization of polysilicon film 19 in order to form a polysilicon pattern 19a in the recess as described above. It is a graph showing the result of measuring the thickness of the silicon pattern 19a for each position. Here, the X axis represents the position of the polysilicon pattern 19a flattened by the CMP method. That is, the portion having the X axis at 0 represents the left end portion of the polysilicon pattern 19a of FIG. 5, and the portion having the X axis 14 represents the right end portion of the polysilicon pattern 19a of FIG. 5. The width W2 of the recessed portion of FIG. 5, which corresponds to 14 indicated on the X-axis, is 600 µm, and the thickness of the oxide film 17 is 1300 kPa.
제9도에 도시된 바와 같이, 상기 폴리실리콘 패턴(19a)의 두께를 실제로 측정한 결과 그 가장자리 부분보다 중앙부분의 두께가 오히려 더 두꺼운 것을 알 수 있다. 따라서, 디슁 현상이 전혀 발생하지 않았음을 보여 준다.As shown in FIG. 9, the thickness of the polysilicon pattern 19a is actually measured, and it can be seen that the thickness of the center portion is thicker than the edge portion thereof. Thus, it shows that no dicing phenomenon occurred at all.
제6도는 산화막 패턴(17a)를 형성하는 단계를 도시한 것이다.6 shows a step of forming the oxide film pattern 17a.
구체적으로, 상기 폴리실리콘 패턴(19a) 및 상기 실리콘질화막 패턴(15)을 각각 식각 마스크 및 식각 저지막으로하여 상기 산화막(17)과 상기 패드산화막(13)을 연속적으로 이방성 식각한다. 이때, 상기 실리콘질화막 패턴(15) 사이의 실리콘기판(11) 및 상기 폴리실리콘 패턴(19a) 양 옆의 실리콘기판(11)이 노출됨과 동시에 상기 실리콘질화막 패턴(15)이 노출되며, 패드산화막 패턴(13a) 및 산화막 패턴(17a)이 형성된다.In detail, the oxide layer 17 and the pad oxide layer 13 are continuously anisotropically etched using the polysilicon pattern 19a and the silicon nitride layer pattern 15 as etch masks and etch stop layers, respectively. In this case, the silicon substrate 11 between the silicon nitride layer pattern 15 and the silicon substrate 11 on both sides of the polysilicon pattern 19a are exposed and the silicon nitride layer pattern 15 is exposed, and the pad oxide layer pattern is exposed. 13a and the oxide film pattern 17a are formed.
제7도는 트렌치 영역 및 절연막(25)을 형성하는 단계를 도시한 것이다. 먼저, 상기 노출된 실리콘질화막 패턴(15) 및 상기 산화막 패턴(17a)을 각각 식각 마스크 및 식각 저지막으로하여 상기 노출된 실리콘기판을 일정 깊이만큼 식각하여 소자분리 영역에 해당하는 트렌치영역을 형성한다 이때, 도시된 바와 같이 주변회로부(b)의 실리콘질화막 패턴(15) 사이의 간격이 넓은 부분에는 그 양 쪽에 각각 트렌치 영역이 형성됨과 동시에 폴리실리콘 패턴(19a)이 제거된다. 결과적으로, 주 표면의 소정 부분에 트렌치 영역이 형성된 실리콘기판(11a)이 형성된다.7 shows the steps of forming the trench regions and the insulating film 25. First, the exposed silicon substrate is etched by a predetermined depth using the exposed silicon nitride layer pattern 15 and the oxide layer pattern 17a as an etch mask and an etch stop layer, respectively, to form trench regions corresponding to device isolation regions. At this time, trench regions are formed at both sides of the peripheral circuit portion b, and the polysilicon pattern 19a is removed at both sides of the silicon nitride film pattern 15. As a result, the silicon substrate 11a in which the trench region is formed in a predetermined portion of the main surface is formed.
여기서, 상기 실리콘기판(11) 대신에 S01 기판을 사용하는 경우에는 S0I 기판의 노출된 실리콘층을 그 아래의 매립된 산화막이 노출될 때까지 식각함으로써 트렌치 영역을 형성한다.In the case where the S01 substrate is used instead of the silicon substrate 11, the trench region is formed by etching the exposed silicon layer of the SOI substrate until the buried oxide film is exposed.
다음에, 상기 결과물을 열산화시키어 트렌치 영역의 측벽과 바닥에 얇은 열산화막(21)을 형성한다. 여기서, 상기 열산화막(21)을 형성하는 목적은 트렌치 영역을 형성하기 위하여 실리콘기판(11)을 식각할 때 발생되는 식각손상을 제거하기 위함이다. 이어서, 상기 열산화막을 버퍼층으로하여 상기 트렌치 영역의 측벽과 바닥의 표면에 불순물을 이온주입하여 불순물충(23)을 형성한다. 여기서, 상기 불순물층(23)은 실리콘기판과 동일한 도전형의 불순물을 이온 주입함으로써 전기적인 소자분리 특성을 개선시키기 위하여 형성한다. 그러나, 필요에 따라 상기 불순물층은 실리콘기판과 반대되는 도전형의 불순물을 이온 주입할 수도 있다. 이는, 실리콘기판의 표면농도가 너무 높은 경우에 해당한다.Next, the resultant product is thermally oxidized to form a thin thermal oxide film 21 on the sidewalls and the bottom of the trench region. The purpose of forming the thermal oxide film 21 is to remove etch damage generated when the silicon substrate 11 is etched to form the trench region. Subsequently, the impurity ions 23 are formed by implanting impurities into the surface of the sidewalls and the bottom of the trench region using the thermal oxide film as a buffer layer. Here, the impurity layer 23 is formed in order to improve electrical device isolation characteristics by ion implanting impurities of the same conductivity type as the silicon substrate. However, if necessary, the impurity layer may be ion implanted with an impurity of a conductivity type opposite to that of the silicon substrate. This is the case when the surface concentration of the silicon substrate is too high.
계속해서, 상기 결과물 전면에 트렌치 영역을 채우는 절연막(25), 예컨대 언도우프트(undoped) CVD 산화막과 도우프트(doped) CVD 산화막 중 어느 하나를 형성한 후, 이를 700℃ 내지 950℃ 사이의 고온에서 열처리하여 상기 불순물층에 이온주입된 불순물을 확산시킨다. 여기서, 상기 도우프트 CVD 산화막은 붕소(B)와 인(P)이 함유된 BPSG(borophosphosilicate glass)와 인(P)이 함유된 PSG(phosphosilicate g1ass) 중 어느 하나로 형성하는 것이 바람직하며, 언급한 고온(700℃ 내지 950℃)에서 열처리를 거치게 되면 상기 BPSG막 또는 상기 PSG막은 플로우되어 평탄화된 표면을 갖는다. 또한, 상기 절연막(25)으로 언도우프트 CVD 산화막을 사용하는 경우에는 USG(undoped silicate glass)막으로 형성하는 것이 바람직하다 이는, 상기 USG막이 트렌치 영역과 같은 요부를 채우는 특성이 우수하며, 증착된 후에 평탄화된 표면을 가지기 때문이다. 그리고 USG막을 고온에서 열처리하게 되면 막질 특성이 열산화막과 거의 동일한 특성을 보이므로 소자분리 특성을 향상시킬 수 있기 때문이다.Subsequently, an insulating film 25 filling the trench region, for example, an undoped CVD oxide film or a doped CVD oxide film is formed on the entire surface of the resultant, and then a high temperature between 700 ° C. and 950 ° C. is formed. Heat treatment at to diffuse the ion implanted impurities in the impurity layer. The doped CVD oxide layer may be formed of any one of borophosphosilicate glass (BPSG) containing boron (B) and phosphorus (P) and phosphosilicate g1ass (PSG) containing phosphorus (P). When the heat treatment is performed at (700 ° C. to 950 ° C.), the BPSG film or the PSG film flows to have a flattened surface. In addition, when an undoped CVD oxide film is used as the insulating film 25, it is preferable to form an undoped silicate glass (USG) film, which is excellent in that the USG film fills a recess such as a trench region and is deposited. This is because it has a flattened surface later. When the USG film is heat-treated at high temperature, the film quality is almost the same as that of the thermal oxide film, and thus device isolation characteristics can be improved.
제8도는 본 발명에 의한 소자분리 영역을 완성하는 단계를 도시한 것이다. 구체적으로, 상기 절연막(25)을 상기 실리콘질화막 패턴(15)이 노출될 때까지 전면식각한다. 여기서, 상기 절연막(25)을 전면식각하는 방법으로는 플라즈마 에치백 방법 또는 CMP 방법을 이용하는 것이 바람직하다. 다음에, 상기 노출된 실리콘질화막 패턴(15)을 인산(H3OP4) 용액으로 제거 한다.8 shows a step of completing the device isolation region according to the present invention. Specifically, the insulating layer 25 is etched entirely until the silicon nitride layer pattern 15 is exposed. In this case, it is preferable to use the plasma etch back method or the CMP method as a method of etching the entire surface of the insulating film 25. Next, the exposed silicon nitride film pattern 15 is removed with a phosphoric acid (H 3 OP 4 ) solution.
상술한 본 발명의 실시예에 의하면, 폭이 넓은 트렌치 영역이 형성되지 않으므로 디슁 현상에 의하여 소자분리 특성이 저하되는 문제전을 제거할 수 있다.According to the embodiment of the present invention described above, since the wide trench region is not formed, the problem of deterioration of the device isolation characteristics due to the dimming phenomenon can be eliminated.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.It is apparent that the present invention is not limited to the above embodiments, and many modifications are possible by one of ordinary skill in the art within the technical idea of the present invention.
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