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KR0165007B1 - 위상 고정 루프를 위한 위상 동기 회로 및 그에 따른 방법 - Google Patents

위상 고정 루프를 위한 위상 동기 회로 및 그에 따른 방법 Download PDF

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KR0165007B1
KR0165007B1 KR1019950702834A KR19950702834A KR0165007B1 KR 0165007 B1 KR0165007 B1 KR 0165007B1 KR 1019950702834 A KR1019950702834 A KR 1019950702834A KR 19950702834 A KR19950702834 A KR 19950702834A KR 0165007 B1 KR0165007 B1 KR 0165007B1
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KR
South Korea
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signal
phase
frequency signal
pll
reference frequency
Prior art date
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Expired - Lifetime
Application number
KR1019950702834A
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English (en)
Inventor
진니 한 코시엑
스티븐 프레드릭 길릭
Original Assignee
조나단 피. 메이어
모토롤라 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

위상 고정 루프(300)를 위한 개선된 위상 동기 회로(301)과 그에 따른 방법이 개신된다. 분할된 기준 주파수 신호(206)와 피드백 신호(209)들의 각각은 선정된 상태로 유지된다. 상기 분할된 기준 주파수 신호(206)는 기준 주파수 신호(115)의 위상에 응답하여 동작 가능해 진다. 상기 기준 주파수 신호(115)와 출력 주파수 신호(116 또는 117)사이의 위상 관계가 결정된다. 상기 피드백 신호(209)는 상기 분할된 기준 주파수 신호(206)을 동작가능하게 하는 것과 상기 결정된 위상 관계에 응답하여 동작 가능해 진다. 본 발명은 유익하게도 상기 PLL(300) 내에 위상 에러를 유도시키지 않고 최소의 추가 하드웨어를 갖는 상기 PLL(300)을 위한 빠르고 정확한 위상 동기를 제공한다.

Description

[발명의 명칭]
위상 고정 루프를 위한 위상 동기 회로 및 그에 따른 방법
[발명의 분야]
본 발명은 일반적으로 무선 통신 송수신기에 관한 것으로, 특히 무선 통신 송수신기에 있어서 위상 고정 루프(Phase Locked Loop: PLL)를 위한 위상 동기 회로 및 그에 따른 방법에 관한 것이다.
[발명의 배경]
제1도는 예를 들면, 종래 무선 통신 송수신기(100)(이하, 송수신기라 한다)의 블록도를 도시한 것이다. 송수신기(100)은 예를 들어 무선 통신 시스템(도시되지 않음)에서 무서 주파수(RF) 채널을 통하여 이동 또는 휴대용 가입자 유니트가 기지국(도시되지 않음)과 통신가능하게 한다. 그에 따라 기지국은 랜드라인(landline) 전화 시스템(도시되지 않음) 및 다른 가입자 유니트와의 통신을 제공한다. 송수신기(100)을 갖는 가입자 유니트의 예로는 셀룰러 무선 전화가 있다.
제1도의 송수신기(100)은 일반적으로 안테나(101), 듀플렉스 필터(duplex filter, 102), 수신기(103), 송신기(105), 기준 주파수 신호원(reference frequency signal source, 107), 수신(Rx) 위상 고정 루프(PLL) 주파수 합성기(frequency synthesizer 108), 송신(Tx) PLL주파수 합성기(109), 프로세서(110), 정보원(information source, 106), 및 정보 싱크(information sink, 104)를 포함한다.
이하, 송수신기(100)의 블록간 상호 접속 및 그의 동작을 설명한다. 안테나 (101)은 기지국으로부터 RF신호(119)를 수신하고 듀플렉스 필터(102)는 그 신호를 필터링하여 라인(111) 상에 RF수신 신호를 발생한다. 상기 듀플렉스 필터(102)는 라인(111) 상의 RF수신 신호와 라인(113) 상의 RF송신 신호를 분리시키는 주파수 선택성(frequency selectivity)를 제공한다. 수신기(103)은 라인(111) 상의 수신 기저대 신호(received baseband signal)를 발생하도록 동작한다. 기준 주파수 신호원(107)은 라인(115) 상에 기준 주파수 신호를 제공한다. Rx PLL주파수 합성기(108)은 라인(115)상의 기준 주파수 신호 및 데이터 버스(data bus,118) 상의 정보를 수신하도록 결합되고 특정 RF채널에 수신기(103)이 동조하도록 라인(116)에 수신기 동조 신호(receiver tune signal)를 발생하도록 동작한다. 마찬가지로, Tx PLL 주파수 합성기(109)는 라인(115) 상의 기준 주파수 신호 및 데이타 버스(118) 상의 정보를 수신하도록 결합되고 특정 RF 채널에 송신기(105)가 동조하도록 라인(117) 상에 수신기 동조 신호를 발생하도록 동작한다. 프로세서(110)은 Rx PLL주파수 합성기(108), Tx PLL주파수 합성기(109), 수신기(103) 및 송신기(105)의 동작을 데이터 버스(118)를 통하여 제어한다. 정보원(106)은 라인(114) 상에 기저대 송신 신호를 발생한다. 송신기(105)는 라인(114) 상의 기저대 송신 신호를 수신하도록 결합되고 라인(113) 상에 RF송신 신호를 발생하도록 동작한다. 듀플렉스 필터(102)는 안테나(101)에 의해 RF신호(120)으로 방사되도록 라인(113) 상의 RF송신 신호를 필터링한다.
예를 들면, 셀룰러 무선전화 시스템에서의 RF채널은 기지국과 가입자 유니트 사이에서 정보를 송신 및 수신(이하, 송수신이라 한다)하기 위한 음성 및 신호 채널을 포함한다. 음성 채널은 음성 정보를 송수신하기 위해 할당된다. 제어 채널로서 역시 언급되는 신호 채널은 데이터를 송수신하고 정보를 신호(signaling)하기 위해 할당된다. 이들 신호 채널을 통하여 가입자 유니트는 셀룰러 무선전화 시스템으로의 액세스를 획득하며 랜드라인 전화 시스템과도 통신할 수 있도록 음성 채널에 할당된다. 신호 채널 상의 광대역 데이터(wideband data)를 송수신할 수 있는 셀룰러 무선전화 시스템에 있어서, 신호 채널의 주파수 간격(frequency spacing)은 음성 채널의 다수의 주파수 간격일 수 있다.
일부 셀룰러 무선전화 시스템에서, 송수신기(100) 및 기지국은 신호 채널 상에서 정보를 그들간에 간헐적으로 송수신한다. 그러한 시스템중 하나를 예를 들면, 중간 정보를 동기화시키는 인터리브 데이터 신호 방법(interleaved data signaling method)이다. 이러한 유형의 시스템에서는, 송수신기(100)이 신호 채널에 동조되는 전체의 시간 동안 상기 송수신기(100)이 전체적으로 전력을 공급받는 것을 유지시키는 것은 정보가 수신되지 않는 시간 동안 송수신기의 배터리를 불필요하게 소모시킨다. 따라서, 송수신기(100)의 일부분은 상기 송수신기가 정보를 송수신하지 않는 때에 배터리 수명을 연장시키기 위하여 전원이 차단될 수 있다. 또한, 송수신기(100)의 일부분은 신호 품질(quality)이 동일 정보의 또다른 반복이 필요없도록 충분히 좋은 때에는 배터리 수명을 연장시키기 위하여 전원이 차단될 수 있다. 송수신기의 수신 동작 동안 상기 송수신기(100)을 간헐적으로 정원을 온(on) 또는 오프(off), 즉 동작가능 및 동작 불가능하도록 만드는 것은 불연속 수신(discontinuous receive: DRX) 모드 동작이라 불린다. DRX 모드 동작에서는, 수신기(100)의 일부분을 재빨리 동작가능하게 및 불가능하게 만드는 것은 배터리 수명의 견지에서 더 많은 절약을 하게 만든다.
제2도는 예를 들어 제1도의 상기 송수신기(100)에서 사용하기 위한 종래의 위상 고정 루프(PLL) 주파수 합성기의 블록 다이어그램을 도시한다. 제2도의 PLL 주파수 합성기에 대한 일반적인 구성은 Rx PLL주파수 합성기(108) 및 Tx PLL주파수 합성기(109) 양자 모두에 대해 동일하다.
제2도의 PLL주파수 합성기(108 또는 109)는 일반적으로 검토 목적의 기준 분할기(reference divider, 201) 및 PLL(212)를 포함한다. 상기 PLL(212)는 일반적으로 위상 감지기(phase detector, 202), 루프 필터(203), 전압 제어 오실레이터(voltage controlled oscillator, 204) 및 루프 분할기(loop divider, 205)를 포함한다. 상기 기준 분할기(201)은 라인(115) 상의 기준 주파수를 수신한다.
PLL주파수 합성기(108 또는 109) 블록의 상호접속(interconnection)은 다음과 같이 설명된다. 상기 기준 분할기(201)은 라인(115) 상의 기준 신호와 데이터 버스(118)을 수신하도록 접속되며, 라인(206) 상에 분할된 기준 주파수 신호를 발생하도록 동작한다. 상기 위상 감지기(202)는 라인(206) 상의 분할된 주파수 신호와 라인(209) 상의 피드백(feedback) 신호를 수신하도록 접속되며, 라인(207) 상에 위상 에러 신호를 발생하도록 동작한다. 상기 루프 필터(203)은 상기 위상 에러 신호(207)을 수신하도록 접속되며, 라인(208) 상에 필터링된 신호를 발생하도록 동작한다. 상기 전압 제어 오실레이터(204)는 라인(208) 상의 상기 필터링된 신호를 수신하도록 접속되며, 라인(116 또는 117) 상에 출력 주파수 신호를 발생하도록 동작한다. 상기 루프 분할기(205)는 라인(116 또는 117) 상의 상기 출력 주파수 신호를 수신하도록 접속되며, 라인(209) 상에 피드백 신호를 발생하도록 동작한다. 상기 루프 분할기(205)와 상기 기준 분할기(201)들은 상기 데이터 버스(118) 상의 프로그래밍 정보를 수신하도록 접속된다.
제2도의 상기 PLL주파수 합성기(108 또는 109)의 동작은 아래와 같이 설명된다. 상기 PLL(212)는 라인(115) 상의 기준 주파수 신호에 동기된 출력 주파수 신호를 라인(116 또는 117) 상에 발생시키는 회로이다. 라인(116 또는 117) 상의 상기 출력 주파수 신호는 라인(116 또는 117) 상의 상기 출력 주파수 신호의 상기 주파수가 라인(115) 상의 상기 기준 주파수 신호의 주파수에 대해 선정된 주파수 관계를 갖는 때에 라인(115) 상의 기준 주파수 신호에 동기 또는 고정(locked)된다. 고정된 상태에서, 상기 PLL(212)는 전형적으로 라인(115) 상의 상기 기준 주파수 신호와 라인(116 또는 117) 상의 상기 출력 주파수 신호 사이의 일정한 위상 차이(phase difference)를 제공한다. 상기 일정한 위상 차이는 0을 포함하는 어떠한 원하는 값으로 가정될 수 있다. 그와 같은 신호의 원하는 위상 차이에 대한 편이(deviation)가 형성된 때, 즉 라인(115) 상의 기준 주파수 신호의 주파수 또는 데이터 버스(118)을 통한 PLL의 프로그램가능한 파라메타 중 어느 하나에서의 변화에 기인한 라인(207) 상의 위상 에러가 형성되었다면, 상기 PLL은 일정한 위상 차이값에 도달하도록 라인(207) 상의 상기 위상 에러를 구동시키기 위하여 라인(116 또는 117) 상의 출력 주파수 신호의 주파수를 조정한다.
상기 PLL주파수 합성기(108 또는 109)들은 라인(115) 상의 상기 기준 주파수 신호의 주파수에 대한 라인(116 또는 117) 상의 출력 신호 주파수의 선정된 주파수 관계에 따라서 최소한 2개의 유형(category) 중의 하나에 속하도록 분류될 수 있다. 제1유형은 라인(116 또는 117) 상의 상기 출력 주파수 신호와 라인(115) 상의 기준 주파수 신호 사이의 관계가 정수(integer)인 것을 특징으로 하는 정수 분할(integer division) PLL주파수 합성기로 분류된다. 제2유형은 라인(116 또는 117)상의 상기 출력 주파수 신호와 라인(115) 상의 기준 주파수 신호 사이의 관계가 정수와 소수(fraction)로 이루어진 유리수(rational number), 즉 비정수(non-integer)인 것을 특징으로 하는 소수 분할(fractional division) PLL주파수 합성기로 분류된다.
PLL들은 루프 밴드폭(loop bandwidth)에 의해 특징 지어진다. 몇몇의 응용에 대하여, 소정의 상태, 예를 들어 라인(115) 상의 기준 주파수 신호의 주파수가 변하는 때 또는 상기 데이터 버스(118)을 통한 상기 PLL의 프로그래밍가능한 파라메타가 변하는 때와 같은 상태에서는, 상기 PLL의 루프 밴드폭을 변경시키는 것이 바람직하다. 상기 루프 밴드폭을 적절하게 변경시키는 것은 유익하게도 더 짧은 고정시간(locking), 개선된 잡음 및 더 낮은 의사 신호(spurious signal)를 제공한다.
PLL주파수 합성기가 DRX모드로 사용되는 때에는 위상 드리프트(phase drift)에 의하여 야기된 무제가 생기게 된다. 상기 DRX모드 중 동작 불가능한 부분 동안 상기PLL이 액티브(active)하지 않기 때문에, 상기 VCO의 위상은 상기 기준 주파수 신호원의 위상에 대하여 드리프트할 수 있다. 상기 PLL이 재사용 가능하게 된 때에는 상기 위상 드리프트는 요구되는 위상 조정을 제공하기 위하여 VCO주파수의 변화로 상기 PLL의 동작에 의하여 변환될 것이다. 이러한 유도 주파수 에러(induced frequency error)가 상기PLL의 고정이 발생되기 전에 상기PLL동작에 의하여 역시 결국 제거되어야만 하기 때문에, 상기 PLL은 고정하기 위한 별도의 시간(extra time)을 필요로 한다. 만일 상기PLL이 고정되지 않는다면, 상기 송수신기에 의하여 어떠한 데이터도 수신되지 않는다. 상기 PLL이 데이터가 존재하는 시간 동안 고정되는 것을 보장하기 위하여, 상기 송수신기는 상기 PLL을 미리 동작가능하도록 하므로써 상기 PLL이 고정되는 것을 허용하기 위한 별도의 시간을 허용하여야만 할 것이다. 그러나 한편으로, 상기PLL은 동작가능하게 되어야할 것이며, 따라서 수신될 어떠한 데이터도 존재하기 전에 전력을 소모하게 되어 배터리 수명을 감소시킬 것이다.
종래 기술에 의하여 제공된 하나의 해결책은 2개의 위상 고정 루프를 사용하므로써 위상 드리프트를 최소화시키는 것이다. 제1PLL기능 블록을 동작가능하도록 한 후, 그러나 제1 PLL 내의 상기 루프를 닫기(closing) 전에, 제1 PLL VCO에 대해 기준 주파수 신호원의 위상이 고정되도록 제2 PLL이 동작하게 된다. 일단 상기 기준 주파수 신호원이 상기 제1 PLL VCO에 고정되면, 상기 제2 PLL은 분리되며, 제1 PLL 내의 루프는 닫히게 된다. 이러한 해결책은 제1 PLL에 대해 빠른 고정 시간을 제공하나, 이러한 해결책의 단점은 상기 기준 주파수 신호원의 위상을 제1 PLL VCO에 대해 고정시키기 위한 상기 제2 PLL을 위해 심각한 추가 하드웨어가 필요하다는 점이다. 또한, 양 루프의 위상 특성 모두가 동일하여야만 하며 그렇지 않다면 PLL의 루프가 닫힌 때에 상기 PLL내에 위상 에러가 여전히 존재할 수 있다.
종래의 기술에 의하여 제공된 다른 해결책은 루프 분할기가 재동작 가능하게 된 후의 자신의 제1분할 주기의 전체 주기(complete divided cycle) 동안 루프 분할기의 값을 변경하는 것이다. 제2 및 후속적인 분할 주기는 정상 분할값(nominal divided value)을 사용한다. 이러한 해결책의 한 단점은 하나의 값이 전원(supply) 및 온도의 모든 상태에 대하여 최적이지 않을 것이기 때문에, 환경 상태가 변경되는 때에 제1주기 분할값을 조정하기 위하여 독립적 피드백 프로세서(independent feedback processor)를 요구한다는 점이다.
종래 기술에 의하여 제공되는 역시 다른 해결책은 기준 분할기 및 루프 분할기가 재동작 가능하게 된 후, 그러나 상기 PLL의 루프가 닫히기 전에 상기 기준 분할기 및 상기 루프 분할기들을 리셋(reset)시키는 것이다. 이러한 해결책의 단점은 상기PLL이 동작 불가능한 때에 상기 기준 주파수 신호원에 대한 상기 VCO의 위상 드리프트에 대한 정확한 보정(correction)을 제공하지 못한다는 점이다. 따라서, 상기PLL은 상기 부정확한 위상 보정 때문에 고정하기 위한 별도의 시간을 요구할 것이다.
종래 기술에 의하여 제공되는 역시 다른 해결책은 상기 PLL이 재동작 가능하게 된 때, 그러나 상기 PLL 내의 루프가 닫히기 전에 상기 PLL의 위상 에러 표시(phase error indication)를 제공하기 위하여 상기 위상 감지기의 출력을 사용하는 것이다. 상기PLL의 루프는 전형적으로 상기 위상 감자기와 상기 루프 필터 사이의 스위치에 의하여 닫힌다. 상기 위상 에러 표시는 초기적으로 상기 PLL의 위상을 고정시키기 위하여 상기 기준 주파수 분할기 및 가변 주파수 (루프) 분할기로의 클럭 신호를 게이팅(gating)하는데 사용된다. 그러나, 이러한 해결책의 단점은 상기 기준 주파수 분할기 및 상기 가변 주파수 (루프) 분할기의 클럭 신호에 대한 초기 위상 조정을 위해 요구되는 시간의 길이이다. 이러한 해결책의 또다른 단점은 초기 위상 조정이 완료된 후, 상기 PLL의 루프가 상기 스위치를 사용하여 닫힌 때에 위상 에러가 PLL내에 유도된다는 점이다.
따라서, PLL에 대한 최소 위상 에러 및 최소의 하드웨어를 갖는 상기 PLL을 위한 빠르고 정확한 위상 조정을 제공하는 PLL을 사용하기 위한 개선된 위상 동기 회로 및 그에 따른 방법에 대한 필요성이 존재한다.
[도면의 간단한 설명]
제1도는 종래의 무선 통신 송수신기에 대한 블록 다이어그램.
제2도는 제1도의 무선 통신 송수신기에서 사용하기 위한 종래의 위상 고정 루프 주파수 합성기에 대한 블록 다이어그램.
제3도는 본 발명에 따라 제1도의 무선 통신 송수신기에서 사용하기 위한 위상 고정 루프(PLL) 주파수 합성기에 대한 블록 다이어그램.
제4도는 본 발명에 따라 제3도의 상기 PLL주파수 합성기의 위상 동기 회로내의 디지털 신호를 도시하는 타이밍(timing) 다이어그램.
제5도는 본 발명에 따라 제3도의 상기 PLL주파수 합성기를 위한 동기 단계(synchronization)를 설명하는 플로우챠트(flow chart).
제6도는 본 발명에 따라 제3도의 상기 PLL주파수 합성기의 위상동기 회로에 대한 회로 구현도.
[양호한 실시예에 대한 상세한 설명]
본 발명에 따르면, 상술된 요구들이 위상 고정 루프를 위한 개선된 위상 동기 회로와 그에 따른 방법에 의하여 충족된다. 분할 기준 주파수 신호와 피드백 신호의 각각은 선정된 상태(predetermined state)로 유지된다. 상기 분할된 기준 주파수 신호와 출력 주파수 신호와의 사이의 위상 관계가 정해진다. 한편 상기 피드백 신호는 상기 분할 기준 주파수 신호와 상기 선정된 위상관계를 가능하게 함에 따라 동작가능해 진다. 본 발명은 유익하게도 PLL에 위상 에러를 유도시키지 않고 최소의 추가 하드웨어를 갖는 상기 PLL을 위한 빠르며 정확한 위상 동기를 제공한다.
본 발명은 제3도 내지 제6도를 참조하여 더 자세하게 설명될 수 있는데, 제3도는 본 발명에 따라 제1도의 무선 통신 송수신기에서 사용하기 위한 위상 고정 루프(PLL) 주파수 합성기에 대한 블록 다이어그램을 도시한다. 제3도의 상기 PLL(300)은 신규한 장치(301)과 그에 따른 관련 방법을 제외하고는 종래 기술의 PLL(212)와 실질적으로 동일한 구성을 갖으며 동일한 방법으로 동작한다. 따라서, 본 발명의 양호한 실시예에서는, 상기 신규 PLL(300)이 제1도의 상기 송수신기(100)내의 Rx PLL주파수 합성기(108) 또는 Tx PLL주파수 합성기(109)에서 사용하기 위하여 종래 기술의 PLL(212)를 대체한다. PLL설계 및 응용 기술에 있어서 일반적인 기술 중의 하나에 따라 무선 통신 분야 내와 밖 양자 모두에서 상기 신규 PLL(300)을 응용하는 것이 가능하다.
상기 신규 PLL회로(300)은 일반적으로 위상 감지기(202), 루프 필터(203), 전압 제어 오실레이터(VCO, 204), 루프 분할기(205) 및 신규한 위상 동기 회로(301)을 포함한다. 개별적으로, 상기 위상 감지기(202), 상기 루프 필터(203), 상기 VCO(204) 및 상기 루프 분할기(205)들은 일반적으로 본 기술 분야에 잘 알려져 있다; 따라서 본 발명의 이해를 돕기위한 경루를 제외하고는 또 다른 설명을 제시하지 않겠다. 상기 신규 위상 동기 회로(301)이 본 발명에 따라서 제3도 내지 제6도를 참조하여 아래에서 설명되고 되시될 것이다.
상기 신규 위상 동기 회로(301)을 제외한 상기 신규 PLL(300)은 예를 들어 모토롤라 MC145170 PLL주파수 합성기와 모토롤라 MC1648 저압 제어 오실레이터를 사용하여 구현될 수 있다. 상기 루프 필터(205)는 예를 들어 잘 공지된 필터 설계 기법에 따라서 표준 저항(standard resistor )과 커패시터(capacitor)를 사용하여 구현될 수 있다.
일반적으로, 상기 신규 PLL(300)은 다음과 같이 동작한다. 상기 신규 PLL(300)은 기준 주파수 신호(115)에 응하여 출력 주파수 신호(116 또는 117)을 발생한다. 상기 출력 주파수 신호(116 또는 117)과 상기 기준 주파수 신호(115)들은 각각 주파수와 위상에 의하여 특징되어 진다. 상기 출력 주파수 신호(116 또는 117)은 상기 기준 주파수 신호(115)보다 높은 주파수를 갖는다. 상기 기준 주파수 신호(115)의 상기 주파수는분할 기준 주파수 신호(206)을 발생시키도록 분할되며, 상기 출력 주파수 신호(116 또는 117)의 상기 주파수는 피드백 신호(209)를 발생시키기 위하여 분할된다. 위상 에러는 상기 기준 주파수 신호(115)의 위상과 상기 출력 주파수 신호(116 또는 117)의 위상 사이의 차이를 나타낸다. 상기 PLL(300)은 상기 위상 에러의 주기적인 표현(207)에 응하여 상기 위상 에러를 줄이도록 동작한다. 상기 PLL(300)은 요구 신호(302)에 응하는 제1 및 제2상태를 갖는다. 상기 요구 신호(302)의 발생(occurrence)은 상기 위상 에러의 주기적 표시(207)과 시간 상으로 동기되지 않는다.
상기 위상 에러에 대한 표시(207)은 상기 기준 주파수 신호(115)의 위상과 상기 출력 주파수 신호(116 또는117) 사이의 차이를 나타낸다. 상기 위상 에러에 대한 표시(207)은 상기 위상 감지기(202)에 의하여 발생될 수 있으며, 조정가능한 펄스폭을 갖는 디지털 신호의 형태일 수 있다.
상기 위상 에러에 대한 상기 주기적 표시(207)은 평균적으로 상기 분할 기준 주파수 신호(206)과 같은 레이트(rate)로 발생한다. 상기 위상에러에 대한 상기 표시(2207)이 액티브인 때에 , 상기 위상 에러 정보는 상기 루프 필터(203)에 접속된다.
양호한 실시예서, 상기 PLL(300)의 제1 및 제2상태들은 각각 상기 PLL(300)이 동작가능한 상태 및 동작 불가능한 상태들이다. 양호한 실시예에서, 상기 요구 신호(302)는 무선 송수신기(100)의 동작에 있어서의 상기 원하는 PLL상태를 표시하기 위하여 상기 프로세서(110)에 의하여 발생된다. 상기 요구 신호(302)는 상기 위상에러에 대한 표시(207)이 액티브인 때를 포함하여 상기 PLL(300)이 동작하는 동안 어떠한 시간에도 도달할 수 있다.
상기 신규 PLL(300)을 형성하기 위한 상기 신규 위상 동기 회로(301)과 상기 종래의 PLL루프(212) 사이의 상호접속은 다음과 같다. 상기 위상 동기 회로(301)은 라인(206) 상의 분할된 기준 주파수 신호, 라인(209) 상의 상기 피드백 신호, 라인(116 또는 117) 상의 상기 출력 주파수 신호, 라인(115) 상의 상기 기준 주파수 신호, 라인(207) 상의 위상에러 신호에 대한 상기 표시 및 라인(302) 상의 상기 요구 신호를 수신하도록 접속된다. 상기 신규한 위상 동기 회로(301)은 PLL상태 제어 신호를 라인(309) 상에, 동기된 분할 기준 주파수 신호를 라인(303)에, 또 동기된 피드백 신호를 라인(304) 상에 발생시킨다.
상기 위상 동기 회로(301)은PLL상태 제어 회로(305), 신호 감지기(307), 타이밍 제어 회로(308), 논리 회로(316) 및 리셋 회로(306)을 더 포함한다. 개별적으로, 상기 PLL상태 제어 회로(305), 상기 신호 감지기(307), 상기 타이밍 제어 회로(308), 상기 논리 회로(316) 및 상기 리셋 회로(306)들은 본 기술 분야에 잘 알려져 있으며, 따라서 본 명세서에서는 본 발명에 대한 이해를 충실히 하는 것이 요구되는 때를 제외하고 는 추가의 설명이 요구되지 않는다. 상기 PLL상태 제어 회로(305), 상기 신호 감지기(307), 상기 타이밍 제어 회로(308), 상기 논리 회로(316) 및 상기 리셋 회로(306)들의 조합이 본 발명의 신규한 소자(element)로서 고려될 것이며, 아래에 더 자세히 설명될 것이다.
상기 PLL상태 제어 회로(305), 상기 신호 감지기(307), 상기 타이밍 제어 회로(308), 상기 논리 회로(316) 및 상기 리셋 회로 (306)들은 예를 들어 표준 논리 소자(standard logic element)들을 사용하여 구현될 수 있다. 그와 같은 논리 소자에는 예를 들어 잘 공지된 논리 설계 기법에 따르는 모토롤라 MC74HC00와 같은 NAND게이트, 모토롤라 MIC74H02와 같은 NOR게이트 및 모토롤라 MC74HC74와 같은 D-유형 플립-폴롭이 포함될 수 있다. 제6도는 예를 들어 본 발명의 양호한 실시예에 따른 제3도의 상기 PLL(300) 내의 위상 동기 회로(301)에 대한 회로 구현을 도시한다.
상기 신규한 위상 동기 회로(301)의 블록들 간의 상호접속들은 다음과 같다.
상기 PLL상태 제어 회로(305)는 요구 신호(302), 상기 위상 에러에 대한 표시(207) 및 제1리셋 신호(311)을 수신하도록 접속되며, 셋 신호(310) 및 PLL상태 제어 신호(309)를 발생하도록 동작한다. 상기 PLL상태 제어 신호(309)는 상기 PLL의 제1 및 제2상태를 제어한다.
상기 신호 감지기(307)은 상기 요구 신호(302), 상기 출력 주파수 신호(116 또는 117), 상기 기준 주파수 신호(115) 및 상기 셋 신호(310)을 수신하도록 접속되며, 제2 및 제3리셋 신호(314 및 315)를 각각 발생하도록 동작한다. 상기 셋 신호(310)은 상기 요구 신호(302)의 제1상태를 감지하도록 상기 신호 감지기(307)을 준비시킨다. 상기 타이밍 제어 회로(308)은 각각의 상기 제2 및 제3리셋 신호(314 및 315) 및 상기 셋 신호(310)을 각각 수신하도록 접속되며, 제1 및 제2타이밍 신호(312 및 313)을 각각 발생시키도록 동작한다. 상기 셋 신호(310)은 상기 제1 및 제2타이밍 신호(312 및 313)의 각각을 개별적으로 선정된 상태로 유지시키며, 상기 제2 및 제3 리셋 신호(314 및 315)들은 개별적으로 상기 제1 및 제2타이밍 신호(312 및 313)의 개별적 선정된 상태로부터 상기 제1 및 제2타이밍 신호(312 및 313)을 개별적으로 해제한다.
상기 리셋 회로(306)은 상기 요구 신호(302) 및 상기 제1 및 제2타이밍 신호(312 및 313)을 개별적으로 수신하도록 접속되며, 상기 제1리셋 신호(311)을 발생하도록 동작한다. 상기 제1 리셋 신호(311)은 상기 요구 신호(302)의 제2 상태를 감지하도록 상기 PLL상태 제어 회로(305)를 준비시킨다.
상기 논리 회로 (316)은 각각의 상기 제1 및 제2타이밍 신호(312 및 313), 상기 분할된 기준 주파수 신호(206) 및 상기 피드백 신호(209)를 수신하도록 접속되며, 동기된 분할 기준 주파수 신호(303) 및 동기된 피드백 신호(304)를 발생시키도록 동작한다. 상기 제1타이밍 신호(312)와 상기 분할된 기준 주파수 신호(206)들은 상기 동기된 분할 기준 주파수 신호(303)을 발생시키도록 결합된다. 상기 제2타이밍 신호(313)과 상기 피드백 신호(209)들은 상기 동기된 피드백 신호(304)를 발생시키도록 결합된다.
상기 신규한 위상 동기 회로(301)의 일반적인 동작은 다음과 같다. 본 발명에 따라서, 상기 PLL상태 제어 회로(305), 상기 논리 회로(316), 상기 리셋 회로(306) 및 그에 따른 관련 방법은 상기 PLL의 상태를 제어하며, 상기 분할된 기준 주파수 신호(206) 및 상기 피드백 신호(209)를 선정된 상태로 유지시킨다. 상기 타이밍 제어 회로(308), 상기 신호 감지기(307), 상기 논리 회로(316) 및 그에 따른 상기 관련 방법은 상기 분할된 기준 주파수 신호(206)에 대한 타이밍 제어를 제공한다. 상기 신호 감지기(307)과 그에 따른 관련 방법은 상기 기준 주파수 신호(115)와 상기 출력 주파수 신호(116 및 117)의 상대적인 위상을 결정한다. 상기 타이밍 제어회로(308), 상기 신호 감지기(307), 상기 논리 회로(316) 및 그에 따른 상기 관련 방법은 상기 피드백 신호(209)에 대한 타이밍 제어를 제공한다. 상기 신규한 위상 동기 회로(301)의 동작에 대한 더 자세한 설명이 제4도 및 제5도를 참조하여 아래에 제공된다.
상기 신규한 위상 동기 회로(310)의 목적은 상기 PLL이 상기 제1 및 제2상태 사이에서 동작하는 때에 상기 PLL에 유도되는 위상 에러를 최소화하는 것이다. 상기 신규한 위상 동기 회로(301)은 유익하게도 상기 분할된 기준 주파수 신호(206)과 상기 피드백 신호(209)의 위상을 동기시키는데, 그에 따라 상기 PLL(300)이 제2상태로부터 상기 제1상태로 스위칭한 후 상기 PLL(300)이 고정된 상태에 도달하기 위해 요구되는 시간이 최소화된다.
상기 신규한 위상 동기 회로(301)은 유익하게도 상기 위상 감지기와 상기 루프 필터 사이의 종래 기술의 스위치를 제거하고, 상기 PLL상태 전이의 타이밍을 제어하는 상기 PLL상태 제어 회로(305)를 사용하므로써 상기 PLL에 유도되는 위상 에러를 최소화시킨다. 또한, 상기 신규한 위상 동기 회로(301)은 유익하게도 상기 PLL(300)이 상기 제1상태로 동작하자 마자 위상 에러에 대한 정확한 측정이 이루어질 수 있도록 상기 분할된 기준 주파수 신호(206)과 상기 피드백 신호(209)의 초기 위상을 조정하므로써, 상기 PLL(300)이 고정된 상태에 도달하기 위하여 요구되는 시간을 최소화시킨다. 상기 최기 위상 조정은 상기 PLL(300)이 고정된 때에 상기 분할된 기준 주파수 신호(206)과 상기 피드백 신호(209)의 자연적 동작을 따르는 일련의 이벤트(event)를 재발생시킨다.
본 발명의 범주 내에서, 상기 신규한 위상 동기 회로(301)과 상기 종래의 PLL(212)들 사이의 대안적인 상호접속이 상기 신규한 PLL(300)으로부터 구현될 수 있다. 상기 PLL 상태 제어 회로(305)는 상기 위상 에러에 대한 표시의 다른 형태를 판정하기 위하여 상기 위상 에러에 대한 표시(207) 대신에 상기 분할된 기준 주파수 신호(206)과 상기 피드백 신호(209)를 수신하도록 접속된다. 상기 PLL상태 제어 신호(309)는 잘 알려진 설계 기법에 따라 상기 PLL(300)을 제어하기 위하여 상기 PLL(300)의 다른 소자들에게 대안적으로 결합될 수 있다.예를 들어, 상기 PLL상태 제어 신호(309)는 프리스케일러(prescaler, 도시되지않음)를 역시 제어할 수 있다.
제3도의 상기 PLL(300)은 본 기술에 잘 알려져 있는 바와 같이, 차지 펌프(charge pump)와 프리스케일러(둘다 도시되지 않음)을 역시 포함할 수 있다. 상기 프리스케일러는 루프 분할기(205)가 VCO(204)로부터 더 높은 입력 주파수를 받아들일 수 있도록 허용하기 위하여 라인(116 또는 117) 상의 상기 피드백 경로 내의 상기 VCO(204)와 상기 루프 분할기(loop divider, 205) 사이에서 사용될 것이다. 상기 차지 펌프는 상기 PLL(300)에 높은 DC 루프 이득(DC loop gain)을 제공하기 위하여 상기 위상 감지기(202)의 출력단에서 사용될 것이다.
본 발명의 양호한 실시예에 따라서, 상기 PLL상태가 상기 PLL상태 제어 회로(305), 상기 논리 회로(316) 및 상기 리셋 회로(306)에 의하여 제어된다. 상기 셋 신호(310)은 상기 요구 신호가 상태를 변경시키는 때에, 또다른 동작을 하도록 상기 감지기(307)과 상기 타이밍 제어 회로(308)을 준비시킨다. 또한, 상기 제1리셋 신호(311)과 상기 셋 신호(310)은 상기 위상 동기 회로(301) 내의 소자들의 동작상태를 통신한다. 상기 위상 동기 회로(301) 내의 소자들의 위상 에러에 대한 표시(207)은 유익하게도 상기 PLL(300)에 위상 에러를 유도시키지 않고 상기 PLL(300)이 상기 제1 및 상기 제2상태 사이에서 스위칭하는 것이 가능하게 하기 위하여 상기 PLL상태 제어 신호(309)의 타이밍 제어를 제공한다.
본 발명의 양호한 실시예에 따라서, 상기 기준 주파수 신호(115)와 상기 출력 주파수 신호(116 또는 117)의 상대적 위상에 대한 감지와 조정이 상기 신호 감지기(307), 상기 타이밍 제어 회로(308) 및 상기 논리 회로(316)에 의하여 매우 빨리 이루어진다. 상기 기준 주파수 신호(115)와 상기 출력 주파수 신호(116 또는 117) 양자 모두가 감지된 후, 상기 신호 감지기(307)은 유익하게도 상기 기준 주파수 신호의 위상을 감지하며, 상기 출력 주파수 신호(116 또는 117)의 주기의 1/2인 시간 내에 상기 기준 상기 기준 주파수 신호(115)와 상기 출력 주파수 신호(116 또는 117)의 상대적인 위상을 판정한다. 상기 루프 분할기(205)와 상기 기준 분할기(201)들 양자 모두는 상기 상대적 위상에 대한 판정 후에 상기 기준 주파수 신호(115)의 한 주기 내에 동작가능하게 된다. 또다른 장점은 상기 제2 및 상기 제3리셋 신호(314 및 315)들이 후속적인 PLL동작에서 정확한 위상 에러 표시를 발생시키기 위하여 상기 타이밍 제어 회로(308) 내에서 상기 동기된 분할 기준 주파수 신호(303) 및 상기 동기된 피드백 신호(304) 각각의 초기 위상을 정확하게 조정한다는 사실이다.
본 발명의 양호할 실시예에 따라서, 상기 동기된 분할 기준 주파수 신호(303)과 상기 동기된 피드백 신호(304)에 대한 타이밍 제어가 상기 타이밍 제어 회로(308)에 의하여 제공된다. 상기 제1타이밍 신호(312)는 상기 셋 신호(310)에 의하여 셋팅되며, 상기 제2리셋 신호(314)에 의하여 리셋된다. 상기 제2타이밍 신호(313)은 상기 셋 신호(310)에 의하여 셋팅되며, 상기 제3리셋 신호(315)에 의하여 리셋팅된다. 상기 타이밍 제어 회로(308)은 유익하게도 상기 동기된 분할 기준 주파수 신호(303)과 상기 동기된 피드백 신호(304)에 대한 상기 위상 정보의 분리를 유지시킨다.
제4도는 본 발명에 따른 제3도의 상기 PLL주파수 합성기 내의 위상 동기회로 내에서의 디지털 신호를 도시하는 타이밍 다이어그램이다. 상기 타이밍 다이어그램은 위상 에러에 대한 상기 표시(207), 상기 요구 신호(302), 상기 PLL상태 제어 신호(309), 상기 기준 주파수 신호(115), 상기 분할된 기준 주파수 신호(206), 상기 동기된 분할 기준 신호(303), 상기 출력 주파수 신호(116 또는 117), 상기 피드백 신호(209) 및 상기 동기된 피드백 신호(304)를 포함한다.
상기 요구 신호(302)는 라이징 엣지(rising edge, 401)과 폴링 엣지(falling edge, 406)을 갖는다. 상기 PLL상태 제어 신호(309)는 라이징 엣지(404)와 폴링 엣지(405)를 갖는다. 상기 기준 주파수 신호(115)는 라이징 엣지(408 및 409)를 갖는다. 상기 분할된 기준 주파수 신호(206)은 라이징 엣지(402)를 갖는다. 상기 동기된 분할 기준 주파수 신호(303)은 라이징 엣지(414)와 폴링 엣지(412)를 갖는다. 상기 출력 주파수 신호(116 또는 117)은 라이징 엣지(407, 410 및 411)을 갖는다. 상기 피드백 신호(209)는 라이징 엣지(403)을 갖는다. 상기 동기된 피드백 신호(304)는 라이징 엣지(415)와 폴링 엣지(413)을 갖는다.
위상 에러에 대한 상기 표시(207)이 하이(high)인 때에, 상기 PLL(300)은 위상 에러 조정에 응한다. 상기 요구 신호(302)가 로우(low)인 때에, 상기 PLL(300)은 사용가능한 상태로 동작할 것을 요구한다. 상기 요구 신호(302)가 하이인 때에, 상기 PLL(300)은 사용 불가능한 상태로 동작할 것을 요구한다. 상기 PLL 상태 제어신호(309)가 로우인 때에, 상기 PLL(300)은 사용가능한 상태로 동작한다. 상기 PLL 상태 제어 신호(309)가 하이인 때에, 상기 PLL(300)은 사용 불가능한 상태로 동작한다. 상기 동기된 분할 기준 주파수 신호(303)이 하이인 때에는, 상기 기준 분할기(201)이 리셋 상태에 있게 된다. 상기 동기된 분할 기준 주파수 신호(303)이 로우인 때에는, 상기 기준 분할기(201)이 동작가능한 상태이다. 상기 동기된 피드백 신호(304)가 하이인 때에는, 상기 루프 분할기(205)가 리셋 상태에 있게 된다. 상기 동기된 피드백 신호(304)가 로우인 때에는, 상기 루프 분할기(205)가 동작가능한 상태이다.
시간 t0에서, 상기 요구 신호(302)는 로우이며, 상기 PLL(300)은 동작가능한 상태로 동작한다.
시간 t1에서, 상기 요구 신호(302)는 하이 상태로 스위칭한다. 상기 라이징 엣지(401)이 위상에러에 대한 상기 표시(207)이 로우인 때에 발생하기 때문에, 상기 PLL상태 제어 회로(305)는 라이징 엣지(404)에서 상기 PLL(300)을 동작 불가능하게 만든다.
시간 t2에서, 상기 PLL(300)은 상기 라이징 엣지(402 및 403) 양자 모두가 도달한 후에 동작 불가능한 상태로 동작한다. 상기 동기된 분할 기준 주파수 신호(303)과 상기 동기된 피드백 신호(304) 양자 모두는 하이 상태로 유지되며, 상기 출력 주파수 신호(116 또는 117)이 시간 t2후에 턴 오프(turn off)된다.
시간 t3에서, 상기 PLL상태 제어 회로(305)는 상기 폴링 엣지(406)에 응하여 상기 폴링 엣지(405)에서 상기 PLL을 동작가능하게 만든다. 상기 라이징 엣지(407)을 감지한 후, 그 다음으로 상기 신호 감지기(307)은 상기 라이징 엣지(408)을 감지한다.
시간 t4에서, 상기 라이징 엣지(408)에 대한 감지는 상기 기준 분할기(201)이 시간 t6의 상기 라이징 엣지(409)에서 동작가능하게 되도록 허용한다. 상기 라이징 엣지(408)에 대한 감지 후에, 상기 신호 감지기(307)은 상기 출력 주파수 신호(116 또는 117)의 가장 근접한 라이징 엣지를 역시 찾으며, 상기 루프 분할기(205)가 상기 출력 주파수 신호(116 또는 117)의 다음번 라이징 엣지에서 동작가능하게 되도록 허용한다. 도시된 타이밍 다이어그램에서, 상기 출력 주파수 신호(116 또는 117)의 가장 근접한 라이징 엣지는 라이징 엣지(411)에서 동작가능하게 된다.
시간 t5에서, 상기 루프 분할기(205)는 동작가능하게 된다. 상기 폴링 엣지(413)은 상기 라이징 엣지(411)에 응한다. 상기 PLL은 상기 기준 분할기(201)과 상기 루프 분할기(205) 양자 모두가 동작가능해진 후 자신의 정상 동작가능한 모드를 계속한다.
시간 t6에서, 상기 기준 분할기는 동작가능해 진다. 상기 폴링 엣지(412)는 상기 라이징 엣지(409)에 응한다. t5와 t6사이의 시간 간격은 상기 PLL(300)이 정상 PLL동작에 따라 고정된 때에 상기 루프 분할기(205)를 동작가능하게 하는 것과 상기 기준 분할기(201)를 동작가능하게 하는 것 사이의 시간 간격을 가깝게 닮는다. 따라서, 상기 위상 에러는 시간 t7에서 상기 분할된 기준 주파수 신호(206)과 상기 피드백 신호(209)의 도달 시간의 차이에 의하여 정확하게 측정된다.
시간 t7에서, 상기 라이징 엣지(414)는 위상 에러를 나타내는 상기 라이징 엣지(415)보다 먼저 도달한 것으로 도시된다. 위상 에러에 대한 상기 표시(207)은 상기 위상 에러를 나타내기 위하여 시간 t7과 t8사이에서 하이 상태이다. 만일 상기 요구 신호가 시간t7과 t8사이에서 하이가 된다면, t8이 지난 후까지 무시될 것이다.
시간 t8에서, 위상 에러에 대한 상기 표시(207)은 낮아 진다.
제5도는 본 발명에 따른 제3도의 상기 PLL주파수 합성기를 위한 동기 단계를 설명하는 프로우챠트를 도시한다. 상기 플로우챠트는 단계(501)에서 시작한다.
단계(502)에서, 상기 PLL상태 제어 회로 (305)는 상기 요구 신호의 상태를 감지한다. 만일 상기 요구 신호의 상태가 하이라면, 상기 플로우챠트는 단계(503)으로 진행한다.
단계(503)에서, 상기 PLL상태 제어 회로(305)와 상기 논리 회로(316)은 상기 분할된 기준 주파수 신호(206)과 상기 피드백 신호(209)를 선정된 상태로 유지시킨다. 상기 분할된 기준 주파수 신호(206)과 상기 피드백 신호(209)는 상기 요구 신호의 상태가 로우로 될 때까지 선정된 상태에서 유지될 것이다. 만일 상기 요구 신호가 로우라면, 상기 플로우챠트는 단계(504)로 진행한다.
단계(504)에서, 상기 분할된 기준 주파수 신호(206)이 상기 기준 주파수 신호(115)의 위상에 응하여 동작가능해 진다.
단계(505)에서, 상기 기준 주파수 신호(115)와 상기 출력 주파수 신호(116 및 117) 사의의 위상 관계가 결정된다.
단계(506)에서, 상기 피드백 신호(209)는 상기 타이밍 회로(308)과 상기 논리 회로(316)에 의하여 상기 분할된 기준 주파수 신호(206)를 동작가능하게 하는 것과 결정된 상기 위상 관계에 응하여 동작가능해 진다.
따라서, 본 발명은 위상 고정된 루프(300)을 위한 위상 동기 회로와 그에 따른 방법을 제공한다. 본 발명은 유익하게도 상기 위상 감지기와 상기 루프 필터 사이의 종래의 스위치를 제거하므로써 상태간에 스위칭이 일어난 때에 상기 PLL(300)으로 유도되는 위상 에러를 최소화시킨다. 상기 PLL상태 제어 회로(305)와 상기 리셋 회로(306)은 상기 PLL상태 전이의 타이밍을 제어한다. 또한, 상기 신규한 위상 동기 회로(301)은 유익하게도 상기 분할된 주파수 신호(206)과 상기 피드백 신호(209)의 초기 위상을 동기시키므로써 상기 PLL(300)이 고정된 상태에 도달하기 위하여 요구되는 시간을 최소화시킨다. 따라서, 위상 에러에 대한 정확한 판정이 상기 PLL(300)이 동작가능해지자 마자 이루어지게 된다. 본 발명에 따르면, 부정확한 위상 조정, 루프 스위치로 인해 상기 PLL(300) 내에 발생되는 위상 에러 및 종래 기술의 심각한 추가 하드웨어들이 질적으로 해결된다.
본 발명의 도시된 실시예를 참조하여 본 발명이 설명된 반면에, 본 발명이 상기 특정 실시예들에 한정되는 것이 의도된 것은 아니다. 본 기술 분야에 숙련된 당업자라면 부가된 청구 범위에 설명된 본 발명의 교시(spirit)와 범주로부터 벗어나지 않고 변형(variation)과 변경(modification)이 행해질 수 있다는 사실을 이해할 것이다.

Claims (11)

  1. 기준 주파수 신호에 응답하여 출력 주파수 신호를 발생시키는 위상 고정 루프(PLL)용으로서, 상기 출력 주파수 신호 및 기준 주파수 신호 각각은 주파수 및 위상에 의해 특징지워 지고, 기준 주파수 신호의 주파수는 분할된 기준 주파수 신호를 발생하기 위하여 분할되며, 출력 주파수 신호는 피드백 신호를 발생하기 위하여 분할되고, 위상 에러는 상기 기준 주파수 신호의 위상과 상기 출력 주파수 신호의 위상 간의 차이를 나타내고, 상기 PLL은 상기 위상 에러의 주기적 표시(periodic indication)에 응답하여 상기 위상 에러를 감소시키도록 동작하고, 그 발생이 상기 위상 에러의 상기 주기적 표시와 시간적으로 동기되지 않는 요구 신호(request signal)에 응답하여 제1및 제2상태를 갖도록 구성한 위상 고정 루프(PLL)용 위상 동기 회로에 있어서, 상기 요구 신호, 상기 위상 에러의 상기 주기적 표시 및 제1리셋(reset) 신호를 수신하도록 결합되고, 셋(set) 신호와 PLL상태 제어 신호를 발생하도록 동작하는 PLL상태 제어 회로; 상기 요구 신호, 상기 출력 주파수 신호, 상기 기준 주파수 신호 및 상기 셋 신호를 수신하도록 결합되고, 제2 및 제3리셋 신호를 발생하도록 동작하는 신호 감지기(signal detector); 상기 제2 및 제3리셋 신호와 상기 셋 신호를 수신하도록 결합되고, 제1 및 제2타이밍 신호를 발생하도록 동작하는 타이밍 제어 회로(timing control circuit); 상기 요구 신호와 상기 제1 및 제2타이밍 신호를 수신하도록 결합되고 상기 제1리셋 신호를 발생하도록 동작하는 리셋 회로; 및 상기 제1 및 제2 타이밍 신호, 상기 분할된 기준 주파수 신호 및 상기 피드백 신호를 수신하도록 결합되고, 동기된 분할 기준 주파수 신호와 동기된 피드백 신호를 발생하도록 동작하는 논리 회로를 포함하는 것을 특징으로하는 위상 동기 회로.
  2. 제1항에 있어서, 상기 PLL상태 제어 신호는 상기 PLL의 상키 제1 및 제2상태를 제어하는 것을 특징으로 하는 위상 동기 회로.
  3. 제1항에 있어서, 상기 셋 신호는 상기 신호 감지기가 상기 요구 신호의 제1상태를 감지하도록 준비시키는 것을 특징으로 하는 위상 동기 회로.
  4. 제1항에 있어서, 상기 셋 신호는 상기 제1 및 제2타이밍 신호들 각각을 선정된 상태로 유지시키며, 상기 제2 및 제3리셋 신호는 상기 제1 및 제2타이밍 신호들 각각을 그들 각각의 선정된 상태로부터 해체시키는 것을 특징으로 하는 동기 회로.
  5. 제1항에 있어서, 상기 제1리셋 신호는 상기 PLL상태 제어 회로를 상기 요구 신호의 제2상태를 감지하도록 준비시키는 것을 특징으로 하는 위상 동기 회로.
  6. 제1항에 있어서, 상기 제1타이밍 신호와 상기 분할된 기준 주파수 신호들은 상기 동기된 분할 기준 주파수 신호를 발생하도록 결합되며, 상기 제2타이밍 신호와 상기 피드백 신호들은 상기 동기된 피드백 신호를 발생시키도록 결합되는 것을 특징으로 하는 위상 동기 회로.
  7. 기준 주파수 신호에 응답하여 출력 주파수 신호를 발생시키며, 상기 출력 주파수 신호 및 상기 기준 주파수 신호 각각은 주파수 및 위상에 의해 특징지워 지고, 상기 출력 주파수 신호는 상기 기준 주파수 신호보다 더 높은 주파수를 가지며, 상기 기준 주파수 신호의 주파수는 분할된 기준 주파수 신호를 발생하기 위하여 분할되고, 상기 출력 주파수 신호의 주파수는 피드백 신호를 발생하기 위하여 분할되며, 제1 및 제2상태를 갖는 위상 고정 루프(PLL)에서, 상기 분할된 기준 주파수 신호의 위상과 상기 피드백 신호의 위상을 동기시키기 위한 방법에 있어서, ⒜ 상기 분할된 기준 주파수 신호와 상기 피드백 신호 각각을 선정된 상태로 유지시키는 단계; ⒝ 상기 PLL의 상기 제2상태 동안에, 상기 기준 주파수 신호의 위상에 응답하여 상기 분할된 기준 주파수 신호를 동작가능하게 만드는 단계; ⒞ 상기 기준 주파수 신호와 상기 출력 주파수 신호 사이의 위상 관계를 결정하는 단계; 및 ⒟ 상기 분할된 기준 주파수 신호를 동작가능하게 하는 것과 상기 결정된 위상 관계에 응답하여 상기 피드백 신호를 동작가능하게 만드는 단계를 포함하는 것을 특징으로 하는 위상 동기 방법.
  8. 기준 주파수 신호에 응답하여 출력 주파수 신호를 발생시키며, 상기 출력 주파수 신호 및 상기 기준 주파수 신호 각각은 주파수 및 위상에 의해 특징지워 지고, 상기 출력 주파수 신호는 상기 기준 주파수 신호보다 더 높은 주파수를 가지며, 상기 기준 주파수 신호의 주파수는 분할된 기준 주파수 신호를 발생하기 위하여 분할되고, 상기 출력 주파수 신호의 주파수는 피드백 신호를 발생하기 위하여 분할되며, 위상 에러는 상기 기준 주파수 신호의 위상과 상기 출력 주파수 신호의 위상 사이의 차이를 나타내고, 그 발생이 상기 위상 에러의 주기적 표시와 시간적으로 동기되지 않는 요구 신호에 응답하여 제1 및 제2상태를 갖는 위상 고정 루프(PLL)에서, 상기 분할된 기준 주파수 신호의 위상과 상기 피드백 신호의 위상을 동기시키기 위한 방법에 있어서, 상기 PLL의 제1 및 제2상태에 대응하는 제1 및 제2상태를 갖는 요구 신호를 감지하는(detecting) 단계; 및 상기 감지된 요구 신호가 제1상태인 경우에는, 상기 분할된 기준 주파수 신호와 상기 피드백 신호 각각을 선정된 상태로 유지시키고, 상기 감지된 요구 신호가 제2상태인 경우에는, 상기 기준 주파수 신호의 위상에 응답하여 상기 분할된 기준 주파수 신호를 동작가능하게 만들고, 상기 기준 주파수 신호와 상기 출력 주파수 신호 사이의 위상 관계를 결정하고, 상기 분할된 기준 주파수 신호를 동작가능하게 하는 것과 상기 결정된 위상 관계에 응답하여 상기 피드백 신호를 동작가능하게 만드는 단계를 포함하는 것을 특징으로 하는 위상 동기 방법.
  9. 위상 고정 루프(PLL) 주파수 합성기를 포함하는 무선 주파수 수신기로서, 상기 PLL 주파수 합성기는 상기 무선 주파수 수신기를 무선 주파수 채널에 동조시키도록 동작하고 요구 신호에 응답하여 동작가능 상태 및 동작불가능 상태로 될 수 있는 PLL을 포함하며, 상기 PLL은 기준 주파수 신호에 응답하여 출력 주파수 신호를 발생시키고, 상기 출력 주파수 신호 및 상기 기준 주파수 신호 각각은 주파수 및 위상에 의해 특징지워 지고, 상기 기준 주파수 신호의 주파수는 분할된 기준 주파수 신호를 발생하기 위하여 분할되며, 상기 출력 주파수 신호는 피드백 신호를 발생하기 위하여 분할되고, 위상 에러는 상기 기준 주파수 신호의 위상과 상기 출력 주파수 신호의 위상 사이의 차이를 나타내고, 상기 위상 에러의 주기적 표시에 응답하여 상기 위상 에러를 감소시키도록 동작하고, 상기 요구 신호의 발생은 상기 위상 에러에 대한 상기 주기적 표시에 시간적으로 동기되지 않도록 구성한 무선 주파수 수신기에 있어서, 무선 주파수 신호를 수신하도록 결합되고 수신 신호(received signal)를 발생하도록 동작하는 수신기 라인 업(receiver line up); 상기 수신 시호를 수신하도록 결합되고 상기 수신 신호에 응답하여 상기 요구 신호를 발생하도록 동작하는 프로세서(processor); 및 상기 PLL내의 위상 동기 회로를 포함하며, 상기 위상 동기 회로는, 상기 요구 신호, 상기 위상 에러의 상기 주기적 표시, 및 제1리셋 신호를 수신하도록 결합되고, 셋 신호와 PLL상태 제어 신호를 발생하도록 동작하는 PLL상태 제어 회로, 상기 요구 신호, 상기 출력 주파수 신호, 상기 기준 주파수 신호 및 상기 셋 신호를 수신하도록 결합되고, 제2 및 제3리셋 신호를 발생하도록 동작하는 신호 감지기, 상기 제2 및 제3리셋 신호와 상기 셋 신호를 수신하도록 결합되고, 제1 및 제2타이밍 신호를 발생하도록 동작하는 타이밍 제어 회로, 상기 요구 신호와 상기 제1 및 제2타이밍 신호를 수신하도록 결합되고, 상기 제1리셋 신호를 발생하도록 동작하는 리셋회로, 및 상기 제1 및 제2타이밍 신호, 상기 분할된 기준 주파수 신호 및 상기 피드백 신호를 수신하도록 결합되고, 동기된 분할 기준 주파수 신호와 동기된 피드백 신호를 발생하도록 동작하는 논리 회로를 포함하는 것을 특징으로 하는 무선 주파수 수신기.
  10. 위상 고정 루프(PLL) 주파수 합성기를 포함하는 무선 주파수 수신기를 동작시키는 방법으로서, 상기 PLL 주파수 합성기는 상기 무선 주파수 수신기를 무선 주파수 채널에 동조시키도록 동작하고, 요구 신호에 응답하여 동작가능 상태 및 동작불가능 상태로 될 수 있는 PLL을 포함하며, 상기 PLL은 상기 기준 주파수 신호에 응답하여 출력 주파수 신호를 발생시키고, 상기 출력 주파수 신호는 상기 기준 주파수 신호보다 높은 주파수를 가지며, 상기 출력 주파수 신호 및 기준 주파수 신호 각각은 주파수 및 위상에 의해 특징지워 지고, 상기 기준 주파수 신호의 주파수는 분할된 기준 주파수 신호를 발생하기 위하여 분할되며, 상기 출력 주파수 신호는 패드백 신호를 발생하기 위하여 분할되고, 위상 에러는 상기 기준 주파수 신호와 상기 출력 주파수 신호의 위상 사이의 차이를 나타내고, 상기 위상 에러의 주기적 표시에 응답하여 상기 위상 에러를 감소시키도록 동작하고, 상기 요구 신호의 발생은 상기 위상 에러의 상기 주기적 표시에 시간적으로 동기되지 않도록 구성한 무선 주파수 수신기를 동작시키기 위한 방법에 있어서, 수신 신호를 발생하도록 무선 주파수 신호를 수신하는 단계; 상기 요구 신호를 발생하도록 상기 수신 신호를 처리하는 단계; 및 상기 요구 신호에 응답하여 상기 무선 주파수 수신기를 동작시키는 단계를 포함하며, 상기 무선 주파수 수신기를 동작시키는 단계는, 상기 PLL의 분할된 기준 주파수 신호의 위상 및 피드백 신호의 위상을 동기시키는 단계를 더 포함하며, 상기 동기시키는 단계는, 상기 PLL의 제1 및 제2상태에 대응하는 제1 및 제2상태를 갖는 상기 요구 신호를 감지하는 단계; 및 상기 감지된 요구 신호가 상기 제1상태인 경우에는, 상기 분할된 기준 주파수 신호와 상기 피드백 신호 각각을 선정된 상태로 유지시키고, 상기 감지된 요구 신호가 상기 제2상태인 경우에는, 상기 기준 주파수 신호의 위상에 응답하여 상기 분할된 기준 주파수 신호를 동작가능하게 만들고, 상기 기준 주파수 신호와 상기 출력 주파수 신호 사이의 위상 관계를 결정하고, 상기 분할된 기준 주파수 신호와 상기 결정된 위상 관계를 동작가능하게 만드는 것에 응답하여 피드백 신호를 동작가능하게 만드는 단계를 더 포함하는 것을 특징으로 하는 무선 주파수 수신기 동작 방법.
  11. 요구 신호에 응답하여 제1 및 제2상태를 갖고, 위상 에러의 주기적 표시에 응답하여 상기 위상 에러를 감소시키도록 동작하고, 상기 요구 신호의 발생은 상기 위상 에러의 주기적 표시에 시간적으로 동기되지 않도록 구성한 위상 고정 루프(PLL)에 있어서, 상기 위상 고정 루프(PLL)는, 기준 주파수 신호와 동기된 분할 기준 주파수 신호를 수신하도록 결합되고, 분할된 기준 주파수 신호를 발생하도록 동작하는 기준 분할기; 상기 분할된 기준 주파수 신호와 피드백 신호를 수신하도록 결합되고, 상기 기준 주파수 신호의 위상과 출력 주파수 신호의 위상 사의의 차이를 나타내는 위상 에러 신호를 발생하도록 동작하는 위상 감지기; 상기 위상 에러 신호를 수신하도록 결합되고, 필터링(filtering)된 신호를 발생하도록 동작하는 루프 필터(loop filter); 상기 필터링된 신호와 PLL상태 제어 신호를 수신하도록 결합되고, 상기 출력 주파수 신호를 발생하도록 동작하는 전압 제어식 오실레이터(voltage controlled oscillator); 상기 출력 주파수 신호, 동기된 피드백 신호 및 PLL상태 제어 신호를 수신하도록 결합되며, 상기 피드백 신호를 발생하도록 동작하는 루프 분할기; 및 위상 동기 회로를 포함하며, 상기 위상 동기 회로는, 상기 요구 신호, 상기 위상 에러의 상기 주기적 표시 및 제1리셋 신호를 수신하도록 결합되고, 셋 신호와 PLL상태 제어 신호를 발생하도록 동작하는 PLL상태 제어 회로, 상기 요구 신호, 상기 출력 주파수 신호, 상기 기준 주파수 신호 및 상기 셋 신호를 수신하도록 결합되고, 제2 및 제3리셋 신호를 발생하도록 동작하는 신호 감지기, 상기 제2 및 제3리셋 신호를 수신하도록 결합되고, 제1 및 제2타이밍 신호를 발생하도록 동작하는 타이밍 제어 회로, 상기 요구 신호와 상기 제1 및 제2타이밍 신호를 수신하도록 결합되고, 상기 제1리셋 신호를 발생하도록 동작하는 리셋 회로, 및 상기 제1 및 제2타이밍 신호, 상기 분할된 기준 주파수 신호 및 상기 피드백 신호를 수신하도록 결합되고, 상기 분할된 기준 주파수 신호와 상기 피드백 신호를 동기시켜 상기 위상 감지기에 결합시키기 위한 상기 동기된 분할 기준 주파수 신호와 상기 동기된 피드백 신호를 발생하도록 동작하는 논리 회로를 포함하는 것을 특징으로 하는 위상 고정 루프.
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