DE4498749C2 - Phasensynchronisationsschaltung und entsprechendes Verfahren für einen phasenverriegelten Kreis - Google Patents

Description

Die Erfindung bezieht sich allgemein auf Radiokommunikationstransceiver und spezieller auf eine Phasensynchronisationsschaltung für einen phasenverriegel­ ten Kreis in einem Radiokommunikationstransceiver und ein Verfahren hierzu.

Fig. 1 zeigt beispielhaft ein Blockdiagramm eines konventionellen Radiokommuni­ kationstransceivers 100 (auf den nachstehend als "Transceiver" Bezug genom­ men wird). Der Transceiver 100 ermöglicht es einer mobilen oder tragbaren Teil­ nehmereinheit mit einer (nicht gezeigten) Basisstation zu kommunizieren, bei­ spielsweise über Radiofrequenz (RF)-Kanäle in einem (nicht gezeigten) Radio­ kommunikationssystem. Die Basisstation ermöglicht danach die Kommunikation mit (nicht gezeigten) landgebundenen Telefonsystemen und anderen Teilneh­ mereinheiten. Ein Beispiel für eine Teilnehmereinheit, die den Transceiver 100 aufweist, ist ein Mobilfunktelefon.

Der Transceiver 100 von Fig. 1 umfasst im allgemeinen eine Antenne 101, einen Duplexfilter 102, einen Empfänger 103, einen Sender 105, eine Referenzfre­ quenzsignalquelle 107, einen Empfangsfrequenzsynthesizer (Rx)-PLL-Kreis 108, einen Sendefrequenzsynthesizer (Tx)-PLL-Kreis 109, einen Prozessor 110, eine Informationsquelle 106 und eine Informationssenke 104.

Die Verbindung zwischen den Blöcken des Transceivers 100 und deren Funktion wird nachfolgend beschrieben. Die Antenne 101 empfängt ein RF-Signal 119 von der Basisstation zur Filterung durch den Duplexfilter 102, zur Erzeugung eines RF Empfangssignals auf Leitung 111. Der Duplexfilter 102 liefert eine Frequenzaus­ wahl, um das RF-Empfangssignal auf Leitung 111 und das RF-Sendesignal auf Leitung 113 voneinander zu trennen. Der Empfänger 103 ist verbunden mit der Leitung 111, um das RF-Empfangssignal auf Leitung 111 zu empfangen und tritt in Funktion, um ein Empfangsbasisbandsignal auf Leitung 112 für die Informations­ senke 104 zu erzeugen. Die Referenzfrequenzsignalquelle 107 liefert ein Refe­ renzfrequenzsignal auf Leitung 115. Der Rx-PLL-Frequenzsynthesizer 108 ist so verbunden, dass er das Referenzfrequenzsignal auf Leitung 115 und die Informa­ tion auf einem Datenbus 118 empfangen kann und tritt in Funktion zur Erzeugung eines Empfängerabstimmsignals auf Leitung 116, um den Empfänger 103 auf einen speziellen RF-Kanal abzustimmen. Der Tx-PLL-Frequenzsynthesizer 109 ist ebenso verbunden, um das Referenzfrequenzsignal auf Leitung 115 zu empfangen und Informationen auf dem Datenbus 118 und tritt in Funktion, um ein Transceiverabstimmsignal auf Leitung 117 zu erzeugen, um den Sender 105 auf einen speziellen RF-Kanal abzustimmen. Der Prozessor 110 steuert die Funktion des Rx-PLL-Frequenzsynthesizers 108, des Tx-PLL-Frequenzsynthesizers 109, des Empfängers 103 und des Senders 105 über den Datenbus 118. Die Informati­ onsquelle 106 erzeugt auf Leitung 114 ein Basisbandsendesignal. Der Sender 105 ist so verbunden, dass er das Basisbandsendesignal auf Leitung 114 empfängt und tritt in Funktion, um das RF-Sendesignal auf Leitung 113 zu erzeugen. Der Duplexfilter 102 filtert das RF-Sendesignal auf Leitung 113 zur Ausstrahlung über die Antenne 101 als RF-Signal 120.

Die RF-Kanäle in einem Funktelefonsystem umfassen beispielsweise Sprach- und Signalisierungskanäle zum Senden und Empfangen (hierauf wird nachfolgend unter "Senden/Empfangen" Bezug genommen) von Information zwischen der Ba­ sisstation und den Teilnehmereinheiten. Die Sprachkanäle dienen zur Übertra­ gung von Sprachinformation. Die Signalisierungskanäle, die auch als Steuerka­ näle bezeichnet werden, dienen zur Übertragung von Daten und Signalisierinfor­ mation. Durch diese Signalisierungskanäle erhalten die Teilnehmereinheiten Zu­ gang zum Mobilfunksystem und erhalten einen Sprachkanal für die weitere Kom­ munikation mit dem landgebundenen Telefonsystem zugewiesen. In Mobilfunk­ systemen, die Breitbanddaten auf ihren Signalisierungskanälen übertragen kön­ nen, kann der Frequenzabstand der Signalisierungskanäle ein Mehrfaches des Frequenzabstands der Sprachkanäle betragen.

In einigen Mobilfunksystemen übertragen der Transceiver 100 und die Basissta­ tion intermittierend auf den Signalisierungskanälen Informationen zwischen sich. In so einem System kann beispielsweise ein überlappendes Signalisierverfahren zur Synchronisierung der intermittierenden Information verwendet werden. Bei diesem Systemtyp, bei dem der Transceiver 100 die ganze Zeit, während er auf den Signalisierkanal eingestellt wird, voll unter Spannung gehalten wird, wird die Batterie des Transceivers unnötig während der Zeiten entleert, in denen keine In­ formation empfangen wird. Daher können Teile des Transceivers 100 von der Energie gelöst werden, wenn der Transceiver keine Information empfängt oder sendet, um so die Lebensdauer der Batterie zu verlängern. Weiterhin können, um die Lebensdauer der Batterie zu verlängern, Teile des Transceivers stromlos ge­ schaltet werden, wenn die Signalqualität so gut ist, dass keine weitere Wiederho­ lung der gleichen Information notwendig ist. Ein intermittierendes An- und Ab­ schalten der Spannung, d. h. ein Ein- und Ausschalten des Transceivers 100 wäh­ rend seines Empfangsbetriebes wird als diskontinuierlicher Empfangsmodus (DRX) bezeichnet. Im DRX-Betriebsmodus erhöht ein schnelles Ein- und Aus­ schalten von Teilen des Transceivers 100 die Batterielebensdauer.

Fig. 2 zeigt an einem Beispiel ein Blockdiagramm eines konventionellen PLL- Frequenzsynthesizers für die Verwendung in einem Transceiver 100 der Fig. 1. Die allgemeine Struktur des PLL-Frequenzsynthesizers der Fig. 2 ist die gleiche sowohl für den Rx-PLL-Frequenzsynthesizer 108 als auch für den Tx-PLL- Frequenzsynthesizer 109.

Der PLL-Frequenzsynthesizer 108 oder 109 von Fig. 2 umfasst im allgemeinen einen Referenzteiler 201 für Diskussionszwecke und einen PLL 212. Der PLL 212 umfasst im allgemeinen einen Phasendetektor 202, einen Kreisfilter 203, einen spannungsgesteuerten Oszillator 204 und einen Kreisteiler 205. Der Referenzteiler 201 empfängt auf Leitung 115 ein Referenzfrequenzsignal.

Die Verbindung zwischen den Blöcken der Frequenzsynthesizer 108 oder 109 wird im folgenden beschrieben. Der Referenzteiler 201 ist so geschaltet, dass er das Referenzsignal auf der Leitung 115 und dem Datenbus 118 empfängt und tritt in Funktion, um ein geteiltes Referenzfrequenzsignal auf Leitung 206 zu erzeugen. Der Phasendetektor 202 ist so geschaltet, dass er ein geteiltes Referenzfrequenz­ signal auf Leitung 206 empfängt und ein Rückkopplungssignal auf Leitung 209 und er tritt in Funktion, um ein Phasenfehlersignal auf Leitung 207 zu erzeugen. Der Kreisfilter 203 ist so geschaltet, dass er das Phasenfehlersignal 207 empfängt und er tritt in Funktion, um auf Leitung 208 ein gefiltertes Signal zu erzeugen. Der spannungsgesteuerte Oszillator ist so geschaltet, dass er das gefilterte Signal auf Leitung 208 empfängt und er tritt in Funktion, um ein Ausgangsfrequenzsignal auf Leitung 116 oder 117 zu erzeugen und um das Rückkopplungssignal auf Leitung 209 zu erzeugen. Der Kreisteiler 205 und der Referenzteiler 201 sind miteinander verbunden, um auf dem Datenbus 118 die Programmierinformation zu empfangen.

Die Funktion des PLL-Frequenzsynthesizers 108 oder 109 der Fig. 2 wird im fol­ genden beschrieben. Der PLL 212 ist eine Schaltung, die auf Leitung 116 oder 117 ein Ausgangsfrequenzsignal erzeugt, das synchronisiert ist mit dem Refe­ renzfrequenzsignal auf Leitung 115. Das Ausgangsfrequenzsignal auf Leitung 116 oder 117 ist synchronisiert oder "verriegelt" mit dem Referenzfrequenzsignal auf Leitung 115, wenn die Frequenz des Ausgangsfrequenzsignals auf Leitung 116 oder 117 ein vorbestimmtes Frequenzverhältnis zur Frequenz des Referenzfre­ quenzsignals der Leitung 115 aufweist. Unter den Verriegelungsbedingungen lie­ fert der PLL 212 typischerweise eine konstante Phasendifferenz zwischen dem Referenzsignal auf Leitung 115 und dem Ausgangsfrequenzsignal auf Leitung 116 oder 117. Die konstante Phasendifferenz kann jeden gewünschten Wert ein­ schließlich Null einnehmen. Sollte sich eine Abweichung der gewünschten Pha­ sendifferenz bei solchen Signalen entwickeln, das heißt, sollte sich ein Phasen­ fehler auf Leitung 207 entwickeln, verursacht beispielsweise durch Variationen von entweder der Frequenz des Referenzfrequenzsignals auf Leitung 115 oder der programmierbaren Parameter des PLL über den Datenbus 118, justiert der PLL die Frequenz des Ausgangsfrequenzsignals auf Leitung 116 oder 117, um den Phasenfehler auf Leitung 207 gegen den Wert der konstanten Phasendifferenz zu führen.

Der PLL-Frequenzsynthesizer 108 oder 109 kann als zugehörig zu mindestens zwei Kategorien klassifiziert werden, basierend auf dem vorgegebenen Frequenz­ verhältnis zwischen der Ausgangssignalfrequenz auf Leitung 116 oder 117 und der Frequenz des Referenzfrequenzsignals auf Leitung 115. Die erste Kategorie ist klassifiziert als ein PLL-Frequenzsynthesizer mit "ganzzahliger Division", wobei das Verhältnis zwischen dem Ausgangsfrequenzsignal auf Leitung 116 oder 117 und dem Referenzfrequenzsignal auf Leitung 115 ganzzahlig ist. Die zweite Kate­ gorie ist klassifiziert als ein PLL-Frequenzsynthesizer mit "nicht ganzzahliger Divi­ sion", wobei das Verhältnis zwischen dem Ausgangsfrequenzsignal auf Leitung 116 oder 117 und dem Referenzfrequenzsignal auf Leitung 115 eine rationale, nicht ganzzahlige Zahl darstellt, die aus einem ganzzahligen Teil und einem nicht ganzzahligen Teil besteht.

PLLs sind durch eine Kreisbandbreite charakterisiert. Bei einigen Anwendungen ist es wünschenswert, die Kreisbandbreite des PLL unter bestimmten Bedingun­ gen zu variieren, beispielsweise, wenn sich die Frequenz des Referenzfrequenzsi­ gnals auf Leitung 115 ändert oder wenn die programmierbaren Parameter des PLL über den Datenbus 118 sich ändern. Eine passende Variation der Kreisband­ breite liefert vorteilhafterweise eine kürzere Verriegelungszeit, ein verbessertes Rauschverhalten und weniger Falschsignale.

Wenn ein PLL-Frequenzsynthesizer im DRX-Modus verwendet wird, tritt durch die Phasendrift ein Problem auf. Wenn der PLL während des ausgeschalteten Teils des DRX-Modus nicht aktiv ist, kann die Phase des VCO sich relativ zur Phase der Referenzfrequenzsignalquelle verschieben. Wenn der PLL wieder einge­ schaltet wird, wird diese Phasendrift durch den PLL in einen Wechsel der VCO- Frequenz umgesetzt, um die benötigte Phasenjustierung zu liefern. Der PLL wird eine zusätzliche Zeit für die Verriegelung benötigen, da der verursachte Fre­ quenzfehler eventuell auch durch den PLL eliminiert werden muss, bevor eine Verriegelung erfolgen kann. Wenn der PLL nicht verriegelt ist, können keine Daten vom Transceiver empfangen werden. Um zu gewährleisten, dass der PLL zu der Zeit verriegelt ist, zu der Daten vorliegen, muss der Transceiver dem PLL zusätz­ lich Zeit für die Verriegelung zur Verfügung stellen, indem er den PLL früher ein­ schaltet. Dadurch wird jedoch der PLL eingeschaltet, bevor irgendwelche Daten, die empfangen werden sollen, vorhanden sind, wodurch Energie verbraucht wird, die die Batterielebensdauer verringert.

Eine im Stand der Technik angegebene Lösung besteht darin, die Phasendrift zu minimieren, indem zwei PLL verwendet werden. Nach dem Einschalten der PLL- Hauptfunktionsblöcke, aber vor dem Schließen der Kreise im Haupt-PLL wird ein zweiter PLL aktiviert, der die Referenzfrequenzsignalquelle mit dem Haupt-PLL- VCO verriegelt. Wenn die Referenzfrequenzsignalquelle mit dem Haupt-PLL-VCO verriegelt ist, wird die Verbindung des zweiten PLL gelöst und der Kreis im Haupt- PLL geschlossen. Diese Lösung gewährleistet eine schnelle Verschlusszeit für den Haupt-PLL, während aber ein Hauptnachteil dieser Lösung darin besteht, dass beträchtliche zusätzliche Bauteile für den zweiten PLL notwendig sind, um die Referenzfrequenzsignalquelle mit dem Haupt-PLL-VCO zu verriegeln. Zu­ sätzlich müssen die Phasencharakteristika beider Kreise identisch sein, da an­ dernfalls im Haupt-PLL zur Zeit, wenn der Kreis geschlossen wird, immer noch ein Phasenfehler existiert.

Eine andere im Stand der Technik beschriebene Lösung besteht darin, den Wert des Kreisteilers für seinen ersten kompletten Teilungszyklus, nachdem er wieder eingeschaltet wurde, zu modifizieren. Die zweiten und die folgenden Tei­ lungszyklen verwenden den nominalen Teilungswert. Ein Nachteil dieser Lösung besteht darin, dass sie einen unabhängigen Rückkopplungsprozessor benötigt, um den Teilungswert des ersten Zyklus zu justieren, wenn sich die Umgebungs­ bedingungen ändern, da ein Wert nicht für alle Spannungs- und Temperaturwerte optimal ist.

Eine weitere Lösung nach dem Stand der Technik besteht darin, den Referenztei­ ler und den Kreisteiler rückzusetzen, nachdem sie wieder eingeschaltet wurden, aber bevor der Kreis im PLL geschlossen wurde. Ein Nachteil dieser Lösung be­ steht darin, dass sie keine genaue Korrektur der Phasendrift des VCO relativ zur Referenzfrequenzsignalquelle liefert, wenn der PLL ausgeschaltet wurde. Daher benötigt der PLL durch die ungenaue Phasenkorrektur zusätzlich Zeit für die Ver­ riegelung.

Eine andere Lösung nach dem Stand der Technik besteht darin, das Ausgangs­ signal des Phasendetektors zu nutzen, um eine Phasenfehleranzeige des PLL zu liefern, wenn der PLL wiedereingeschaltet ist, aber bevor der Kreis im PLL ge­ schlossen wird. Der Kreis im PLL wird üblicherweise mit einem Schalter zwischen dem Phasendetektor und dem Kreisfilter geschlossen. Die Phasenfehleranzeige wird verwendet, um die Zeitsignale zum Referenzfrequenzteiler und einem vari­ ablen Frequenz-(kreis-)teiler durchzuschalten, um den PLL zu Beginn phasenzu­ verriegeln. Ein Nachteil dieser Lösung besteht jedoch in der Länge der Zeit, die erforderlich ist für die anfängliche Phasenjustierung des Zeittaktsignals des Refe­ renzfrequenzteilers und des variablen Frequenz-(kreis-)teilers. Ein weiterer Nach­ teil dieser Lösung besteht darin, dass, nachdem die anfängliche Phasenjustierung beendet ist, der Phasenfehler in den PLL gelangt, wenn der Kreis im PLL unter Verwendung des Schalters geschlossen wird.

US 4,841,255 beschreibt im Zusammenhang mit Fig. 1 einen Frequenzsynthesi­ zer, der in einer Betriebsart stabil ist, in der er nur zeitweise mit Leistung versorgt wird (vgl. Spalte 4, Zeile 16 bis Spalte 5, Zeile 32). Der Frequenzsynthesizer wird über ein Signal, das am Anschluss 111a angelegt wird, aktiviert bzw. deaktiviert. Wenn der Frequenzsynthesizer deaktiviert ist, wird der Schalter 112 geöffnet, um die Leistungsversorgung am Anschluss 112a zu entfernen, was in der Folge dazu führt, dass die Oszillatoren 103 und 101 deaktiviert werden, wodurch der Strom­ verbrauch verringert wird. Ebenfalls geöffnet ist der Schalter 109. Wenn der Fre­ quenzsynthesizer aktiviert wird (d. h. während des normalen PLL-Betriebs), ist der Schalter 112 geschlossen, um die Oszillatoren 103 und 101 zu aktivieren. Die Schalter 104, 105 und 109 sind dann ebenfalls geschlossen. Bevor der Frequenz­ synthesizer aktiviert wird, um den normalen Betrieb aufzunehmen, können die Phasen der Ausgangssignale der Frequenzteile 106 und 107 jedoch nicht über­ einstimmen. Gemäß US 4,841,255 wird eine Phasenübereinstimmung wie folgt erreicht:

Der Schalter 109 wird offengehalten, um den PLL offenzuhalten (Schalter 112 ist geschlossen, um die Oszillatoren 101, 103 zu aktivieren, die Schalter 104 und 105 sind geschlossen, um die Oszillatorsignale an die Teiler 106 und 107 weiter­ zugeben);
die Phasen der entsprechenden Signale am Ausgang der Frequenzteiler 106, 107 werden überwacht;
die Phase von einem der Ausgangssignale wird entsprechend eingestellt mittels Steuergatter 104, 105; und
der Schalter 109 wird geschlossen, um den PLL in Betrieb zu setzen.

Die Patentschrift US 5,180,992 beschreibt einen PLL-Frequenzsynthesizer mit einem Reset-Schaltkreis, der bestimmt, ob ein Oszillator in gewünschter Weise ein Referenzsignal liefert, wenn der Oszillator wieder eingeschaltet wird, nachdem er zwischenzeitlich in einem Standby-Modus betrieben wurde, um Energie zu sparen. Gemäß US 5,180,992 wird die Phasenbeziehung zwischen dem geteilten Refe­ renzfrequenzsignal und dem vom Oszillator gelieferten Referenzfrequenzsignal bestimmt. Wenn die Phasendifferenz unterhalb eines bestimmten Grenzwertes liegt, wird der PLL-Kreis geschlossen, ansonsten wird verhindert, dass das geteilte Referenzfrequenzsignal ausgegeben wird.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine verbesserte Pha­ sensynchronisationsschaltung und ein entsprechendes Verfahren für einen PLL anzugeben, die mit einem minimalen Aufwand an Bauteilen und einer minimalen Einführung des Phasenfehlers in den PLL eine schnelle und genaue Phasenjustie­ rung des PLL gewährleisten, wenn der PLL aus dem Energiesparmodus wieder in den normalen Betriebszustand versetzt wird.

Diese Aufgabe wird durch den Gegenstand der Ansprüche 1 und 7 gelöst. Vorteil­ hafte Weiterbildungen der Erfindung sind Gegenstand der Patentansprüche 2 bis 6.

Fig. 1 zeigt ein Blockdiagramm eines konventionellen Ra­ diokommunikationstransceivers.

Fig. 2 zeigt ein Blockdiagramm eines konventionellen phasenverriegelten Frequenzsynthesizers für die Verwendung im Radiokommunikationstransceiver der Fig. 1.

Fig. 3 zeigt ein Blockdiagramm eines phasenverriegelten (PLL)- Frequenzsynthesizers zur Verwendung in einem Radiokommunikationstransceiver der Fig. 1 in Übereinstimmung mit der vorliegenden Erfindung.

Fig. 4 ist ein Zeitdiagramm, das digitale Signale in einem Phasensynchroni­ sationskreis im PLL-Frequenzsynthesizer der Fig. 3 in Übereinstimmung mit der vorliegenden Erfindung zeigt.

Fig. 5 zeigt ein Flussdiagramm, das die Schritte der Synchronisation des PLL-Frequenzsynthesizers der Fig. 3 in Übereinstimmung mit der vorliegenden Erfindung zeigt.

Fig. 6 zeigt einen Schaltplan der Phasensynchronisationsschaltung des PLL-Frequenzsynthesizers der Fig. 3 in Übereinstimmung mit der vorliegenden Erfindung.

In Übereinstimmung mit der vorliegenden Erfindung wird das vorstehende Bedürf­ nis im wesentlichen durch eine verbesserte Phasensynchronisationsschaltung und ein entsprechendes Verfahren für einen phasenverriegelten Kreis erfüllt. Ein ge­ teiltes Referenzfrequenzsignal und ein Rückkopplungssignal werden jedes in einem vorbestimmten Zustand gehalten. Das geteilte Referenzfrequenzsignal wird eingeschaltet als Reaktion auf die Phase eines Referenzfrequenzsignals. Ein Phasenverhältnis zwischen dem Referenzfrequenzsignal und einem Aus­ gangsfrequenzsignal wird bestimmt. Das Rückkopplungssignal wird dann einge­ schaltet, um das geteilte Referenzfrequenzsignal und das vorbestimmte Phasen­ verhältnis einzuschalten. Die vorliegende Erfindung liefert vorteilhafterweise eine schnelle und genaue Phasensynchronisation für den PLL mit minimalen zusätzli­ chen Bauteilen und ohne eine Einführung des Phasenfehlers in den PLL.

Die vorliegende Erfindung kann unter Bezugnahme auf die Fig. 3 bis 6 besser beschrieben werden, wobei Fig. 3 ein Blockdiagramm eines phasenverriegelten (PLL)-Frequenzsynthesizers zur Verwendung im Radiokommunikationstransceiver der Fig. 1 in Übereinstimmung mit der vorliegenden Erfindung zeigt. Der PLL 300 in Fig. 3 hat im wesentlichen die gleiche Struktur und arbeitet in der gleichen Wei­ se wie der PLL 212 gemäß dem Stand der Technik mit Ausnahme einer neuen Vorrichtung 301 und dem zugehörigen Verfahren. In der bevorzugten Ausfüh­ rungsform der vorliegenden Erfindung wird daher der neue PLL 300 statt des PLL 212 gemäß dem Stand der Technik für die Verwendung im RX-PLL- Frequenzsynthesizer 108 oder im Tx-PLL-Frequenzsynthesizer 109 des Transcei­ vers 100 der Fig. 1 verwendet. Ein Durchschnittsfachmann für das PLL-Design und die PLL-Anwendung kann andere Anwendungen für den neuen PLL 300 in­ nerhalb und außerhalb des Gebietes der Radiokommunikation finden.

Die neue PLL-Schaltung 300 umfasst im allgemeinen einen Phasendetektor 202, einen Kreisfilter 203, einen spannungsgesteuerten Oszillator (VCO) 204, einen Kreisteiler 205 und eine neue Phasensynchronisationsschaltung 301. Im einzelnen sind der Phasendetektor 202, der Kreisfilter 203, der VCO 204 und der Kreisteiler 205 im Stand der Technik allgemein bekannt; daher wird hierzu keine weitere Er­ klärung gegeben, es sei denn, es erleichtere das Verständnis der vorliegenden Er­ findung. Die neue Phasensynchronisationsschaltung 301 wird nachfolgend unter Bezugnahme auf die Fig. 3 bis 6 in Übereinstimmung mit der vorliegenden Erfindung beschrieben und dargestellt.

Der neue PLL 300 kann mit Ausnahme der neuen Phasensyn­ chronisationsschaltung 301 verwirklicht sein unter Verwendung beispielsweise eines Motorola MC145170 PLL-Frequenzsynthesizers und eines spannungsge­ steuerten Motorola MC1648 Oszillators. Der Kreisfilter 205 kann beispielsweise mit üblichen Widerständen und Kondensatoren mittels eines bekannten Fil­ terdesigns verwirklicht werden.

Im allgemeinen arbeitet der neue PLL 300 wie folgt. Der neue PLL 300 erzeugt einen Ausgangsfrequenzsignal 116 oder 117 als Antwort auf ein Referenzfre­ quenzsignal 115. Das Ausgangsfrequenzsignal 116 oder 117 und das Referenz­ frequenzsignal 115 sind beide durch Frequenz und Phase charakterisiert. Das Ausgangsfrequenzsignal 116 oder 117 hat eine höhere Frequenz als das Refe­ renzfrequenzsignal 115. Die Frequenz des Referenzfrequenzsignals 115 wird ge­ teilt, um ein geteiltes Referenzfrequenzsignal 206 zu erzeugen und die Frequenz des Ausgangsfrequenzsignals 116 oder 117 wird geteilt, um ein Rückkopplungs­ signal 209 zu erzeugen. Ein Phasenfehler zeigt die Differenz zwischen der Phase des Referenzfrequenzsignals 115 und der Phase des Ausgangsfrequenzsignals 116 oder 117 an. Der PLL 300 tritt in Funktion, um den Phasenfehler, der auf eine periodische Anzeige des Phasenfehlers 207 reagiert, zu reduzieren. Der PLL 300 hat einen ersten und zweiten Zustand als Reaktion auf ein Anforderungssignal 302. Das Auftreten des Anforderungssignals 302 ist zeitlich nicht synchronisiert mit der periodischen Anzeige des Phasenfehlers 207.

Die Anzeige des Phasenfehlers 207 zeigt die Differenz zwischen der Phase des Referenzfrequenzsignals 115 und der Phase des Ausgangsfrequenzsignals 116 oder 117 an. Die Anzeige des Phasenfehlers 207 kann durch den Phasendetektor 202 erzeugt werden und kann die Form eines digitalen Signals mit justierbarer Pulsweite annehmen.

Die periodische Anzeige des Phasenfehlers 207 tritt im Mittel mit derselben Rate wie das geteilte Referenzfrequenzsignal 206 auf. Wenn die Anzeige des Phasen­ fehlers 207 aktiv ist, wird die Phasenfehlerinformation mit dem Kreisfilter 203 ge­ koppelt.

In der bevorzugten Ausführungsform sind die ersten und zweiten Zustände des PLL 300 die eingeschalteten bzw. ausgeschalteten Zustände des PLL 300. In der bevorzugten Ausführungsform wird das Anforderungssignal 302 durch den Pro­ zessor 110 erzeugt, um den gewünschten PLL-Zustand beim Betrieb des Radi­ otransceivers 100 anzuzeigen. Das Anforderungssignal 302 kann zu irgend einer Zeit während des Betriebs des PLL 300 eintreten, auch dann, wenn die Anzeige des Phasenfehlers 207 aktiv ist.

Die Verbindungen zwischen der neuen Phasensynchronisationsschaltung 301 und dem konventionellen PLL-Kreis 212, die den neuen PLL 300 formen, sind folgen­ dermaßen. Die Phasensynchronisationsschaltung 301 ist so verbunden, dass sie das geteilte Referenzsignal auf Leitung 206 empfangen kann, das Rückkopp­ lungssignal auf Leitung 209, das Ausgangsfrequenzsignal auf Leitung 116 oder 117, das Referenzfrequenzsignal auf Leitung 115, das Phasenfehleranzeigesignal auf Leitung 207 und ein Anforderungssignal auf Leitung 302. Die neue Phasen­ synchronisationsschaltung 301 erzeugt ein PLL-Zustandssteuersignal auf Leitung 309, ein synchronisiertes, geteiltes Referenzfrequenzsignal auf Leitung 303 und ein synchronisiertes Rückkopplungssignal auf Leitung 304.

Die Phasensynchronisationsschaltung 301 umfasst ferner eine PLL- Zustandssteuerschaltung 308, eine Logikschaltung 316 und eine Rücksetzschal­ tung 306. Einzeln sind die PLL-Zustandssteuerschaltung 305, der Signaldetektor 307, die Zeitsteuerschaltung 308, die logische Schaltung 316 und die Rück­ setzschaltung 306 wohlbekannt aus dem Stand der Technik und daher ist hier kei­ ne zusätzliche Beschreibung notwendig, mit der Ausnahme, dass sie das Verste­ hen der vorliegenden Erfindung erleichtert. Die Kombination der PLL- Zustandssteuerschaltung 305, des Signaldetektors 307, der Zeitsteuerschaltung 308, der logischen Schaltung 316 und der Rücksetzschaltung 306 werden als neue Elemente der vorliegenden Erfindung betrachtet und werden nachfolgend detaillierter beschrieben.

Die PLL-Zustandssteuerschaltung 305, der Signaldetektor 307, die Zeitsteuer­ schaltung 308, die logische Schaltung 316 und die Rücksetzschaltung 306 können beispielsweise unter Verwendung von Standardlogikelementen implementiert wer­ den. Solche logischen Elemente können beispielsweise umfassen: NAND-Gatter, wie das Motorola MC74HCOO, NOR-Gatter wie das Motorola MC74HCO2 und D- Typ Flip-Flops, wie das Motorola MC74HC74 in Verbindung mit wohlbekannten logischen Designtechniken. Fig. 6 zeigt beispielhaft eine Schaltungsimplemen­ tierung der Phasensynchronisierschaltung 301 im PLL 300 der Fig. 3 gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung.

Die Verbindungen zwischen den Blöcken der neuen Phasen­ synchronisationsschaltung 301 sind wie folgt. Die PLL-Zustandssteuerschaltung ist so verbunden, dass sie ein Anforderungssignal 302, eine Anzeige des Pha­ senfehlers 207 und ein erstes Rücksetzsignal 311 empfangen kann und tritt in Funktion, um ein Setzsignal 310 und ein PLL-Zustandssteuersignal 309 zu erzeu­ gen. Das PLL-Zustandssteuersignal 309 steuert einen ersten und einen zweiten Zustand des PLL.

Der Signaldetektor 307 ist so verbunden, dass er das Anforderungssignal 302, das Ausgangsfrequenzsignal 116 oder 117, das Referenzfrequenzsignal 115 und das Setzsignal 310 empfängt und tritt in Funktion, um die zweiten bzw. dritten Rück­ setzsignale 314 und 315 zu erzeugen. Das Setzsignal 310 bereitet den Signalde­ tektor 307 darauf vor, den ersten Zustand des Anforderungssignals 302 zu detek­ tieren. Die Zeitsteuerschaltung 308 ist so verbunden, dass sie die zweiten und dritten Rücksetzsignale 314 bzw. 315 und das Setzsignal 310 empfängt und tritt in Funktion, um erste und zweite Zeitsignale 312 bzw. 313 zu erzeugen. Das Setz­ signal 310 hält jedes der ersten und zweiten Zeitsignale 312 bzw. 313 in einem vorbestimmten Zustand und die zweiten und dritten Rücksetzsignale 314 bzw. 315 lösen die ersten und zweiten Zeitsignale 312 bzw. 313 aus ihrem entsprechend vordefinierten Zuständen.

Die Rücksetzschaltung 306 ist so verbunden, dass sie das Anforderungssignal 302 und die ersten und zweiten Zeitsignale 312 bzw. 313 empfängt und tritt in Funktion, um das erste Rücksetzsignal 311 zu erzeugen. Das erste Rücksetz­ signal 311 bereitet die PLL-Zustandssteuerschaltung 305 darauf vor, einen zwei­ ten Zustand des Anforderungssignals 302 zu empfangen.

Die Logikschaltung 316 ist so verbunden, dass sie die ersten und zweiten Zeitsig­ nale 312 bzw. 313, das geteilte Referenzfrequenzsignal 206 und das Rückkopp­ lungssignal 209 empfängt und tritt in Funktion, um ein geteiltes Refe­ renzfrequenzsignal 303 und ein synchronisiertes Rücksetzsignal 304 zu erzeugen. Das erste Zeitsignal 312 und das geteilte Referenzfrequenzsignal 206 werden miteinander kombiniert, um das synchronisierte geteilte Referenzfrequenzsignal 303 zu erzeugen. Das zweite Zeitsignal 313 und das Rückkopplungssignal 209 werden miteinander kombiniert, um das synchronisierte Rückkopplungssignal 304 zu erzeugen.

Die allgemeine Funktion der neuen Phasensynchronisationsschaltung ist wie folgt. Gemäß der vorliegenden Erfindung steuern die PLL-Zustandssteuerschaltung 305, die logische Schaltung 316, die Rücksetzschaltung 306 und ein zugehöriges Verfahren den Zustand des PLL und halten das geteilte Referenzfrequenzsignal 206 und das Rückkopplungssignal 209 in einem vorbestimmten Zustand. Die Zeit­ steuerschaltung 308, der Signaldetektor 307, die logische Schaltung 316 und das zugehörige Verfahren liefern die Zeitsteuerung für das geteilte Re­ ferenzfrequenzsignal 206. Der Signaldetektor 307 und das zugehörige Verfahren bestimmen daher die relative Phase des Referenzfrequenzsignals 115 und des Ausgangsfrequenzsignals 116 und 117. Die Zeitsteuerschaltung 308, der Signal­ detektor 307, die logische Schaltung 316 und das zugehörige Verfahren liefern die Zeitsteuerung für das Rückkopplungssignal 209. Eine detailliertere Beschreibung der Funktion der neuen Phasensynchronisationsschaltung 301 wird nachfolgend mit Bezugnahme auf die Fig. 4 und 5 gegeben.

Der Zweck der neuen Phasensynchronisationsschaltung 301 besteht darin, den in den PLL eingeführten Phasenfehler zu minimieren, wenn der PLL zwischen dem ersten und dem zweiten Zustand arbeitet. Die neue Phasensynchronisations­ schaltung 301 synchronisiert vorteilhafterweise die Phase des geteilten Referenz­ frequenzsignals 206 und des Rückkopplungssignals 209, so dass die Zeit, die der PLL 300 benötigt, um eine verriegelte Position zu erreichen, minimiert wird, nach­ dem der PLL 300 vom zweiten in den ersten Zustand schaltet.

Die neue Phasensynchronisationsschaltung 301 minimiert vorteilhafterweise den Phasenfehler, der in den PLL eingeführt wird, durch Elimination eines Schalters gemäß dem Stand der Technik zwischen dem Phasendetektor und dem Kreisfilter und durch die Verwendung der PLL-Zustandssteuerschaltung 305, die den Zeit­ ablauf des Übergangs des PLL-Zustands steuert. Zusätzlich minimiert die neue Phasensynchronisationsschaltung 301 vorteilhafterweise die Zeit, die der PLL 300 benötigt, um einen verriegelten Zustand zu erreichen durch die Justierung der Anfangsphasen des geteilten Referenzfrequenzsignals 206 und des Rückkopp­ lungssignals 209, so dass eine genaue Messung des Phasenfehlers durchgeführt werden kann, sobald der PLL 300 im ersten Zustand arbeitet. Die anfängliche Phasenjustierung erzeugt wieder die Reihenfolge der Ereignisse, die dem natürli­ chen Verhalten des geteilten Referenzsignals 206 und dem Rückkopplungssignal 209 entsprechen, wenn der PLL 300 verriegelt wird.

Innerhalb des Umfangs der vorliegenden Erfindung können alternative Verbindun­ gen zwischen der neuen Phasensynchronisationsschaltung 301 und dem konven­ tionellen PLL 212 implementiert werden, um den neuen PLL 300 zu formen. Die PLL-Zustandssteuerschaltung 305 kann anders verbunden sein, um das geteilte Referenzfrequenzsignal 206 und das Rückkopplungssignal 209 anstatt des Pha­ senfehleranzeigesignals 207 zu empfangen, um eine andere Form der Anzeige des Phasenfehlers festzulegen. Das PLL-Zustandssteuersignal 309 kann anders mit anderen Elementen des PLL 300 verbunden sein, um den PLL 300 in Über­ einstimmung mit wohlbekannten Designtechniken zu steuern. Beispielsweise kann das PLL-Zustandssteuersignal 309 auch einen (nicht dargestellten) Impulsvorfre­ quenzteiler steuern.

Der PLL 300 von Fig. 3 kann auch eine Ladungspumpe und einen Impulsvorfre­ quenzteiler (beide nicht gezeigt) umfassen, die aus dem Stand der Technik wohl­ bekannt sind. Der Impulsvorfrequenzteiler würde zwischen dem VCO 204 und dem Kreisteiler 205 im Rückkoppelkreis auf Leitung 116 oder 117 verwendet wer­ den, um es dem Kreisteiler 205 zu erlauben, höhere Eingangsfrequenzen vom VCO 204 zu empfangen. Die Ladungspumpe würde am Ausgang des Phasende­ tektors 202 benutzt werden, um eine hohe DC-Kreisverstärkung für den PLL 308 zu liefern.

Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung wird der PLL-Zustand von der PLL-Zustandssteuerschaltung 305, der logischen Schaltung 316 und der Rücksetzschaltung 306 gesteuert. Das Setzsignal 310 bereitet den Signaldetektor 307 und die Zeitsteuerschaltung 308 für weitere Aktionen vor, wenn das Anforderungssignal seinen Zustand wechselt. Weiterhin übertragen das erste Rücksetzsignal 311 und das Setzsignal 310 den Funktionsstatus der Elemente in der Phasensynchronisationsschaltung 301. Der Funktionsstatus der Elemente in der Phasensynchronisationsschaltung 301 und die Anzeige des Phasenfehlers 207 liefern vorteilhafterweise die Zeitsteuerung des PLL-Zustandssteuersignals 309, um es dem PLL 300 zu ermöglichen, zwischen den ersten und zweiten Zu­ ständen zu schalten, ohne Phasenfehler in den PLL 300 einzuführen.

Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung werden die Detektion und das Justieren der relativen Phase des Referenzfrequenzsignals 115 und des Ausgangsfrequenzsignals 116 oder 117 sehr schnell durch den Signalde­ tektor 307, die Zeitsteuerschaltung 308 und die logische Schaltung 316 durchge­ führt.

Nachdem sowohl das Referenzfrequenzsignal 115 als auch das Ausgangsfre­ quenzsignal 116 oder 117 detektiert wurden, detektiert der Signaldetektor 307 vorteilhafterweise die Phase des Referenzfrequenzsignals und bestimmt die relati­ ve Phase des Referenzfrequenzsignals 115 und des Ausgangsfrequenzsignals 116 oder 117 innerhalb der halben Zeitperiode des Ausgangsfrequenzsignals 116 oder 117. Sowohl der Kreisteiler 205 als auch der Referenzteiler 201 werden in­ nerhalb einer Periode des Referenzfrequenzsignals 115 nach der Bestimmung der relativen Phasen eingeschaltet. Ein weiterer Vorteil besteht darin, dass die zweiten und dritten Rücksetzsignale 314 und 315 genau die Anfangsphasen des synchro­ nisierten geteilten Referenzfrequenzsignals 303 bzw. des synchronisierten Rück­ kopplungssignals 304 in der Zeitsteuerschaltung 308 justieren, um eine genaue Phasenfehleranzeige in nachfolgenden PLL-Operationen zu bilden.

Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung wird die Zeitsteuerung des synchronisierten geteilten Referenzfrequenzsignals 303 und des synchronisierten Rückkopplungssignals 304 durch die Zeitsteuerschaltung 308 geliefert. Das erste Zeitsignal 312 wird durch das Setzsignal 310 gesetzt und durch das zweite Rücksetzsignal 314 rückgesetzt. Das zweite Zeitsignal 313 wird durch das Setzsignal 310 gesetzt und durch das dritte Rücksetzsignal 315 rückge­ setzt. Die Zeitsteuerschaltung 308 behält vorteilhafterweise die Trennung der Phaseninformation für das synchronisierte, geteilte Referenzfrequenzsignal 303 und das synchronisierte Rückkopplungssignal 304 bei.

Fig. 4 ist ein Zeitdiagramm, das die digitalen Signale in einer Phasensynchronisa­ tionsschaltung des PLL-Frequenzsynthesizers von Fig. 3 in Übereinstimmung mit der vorliegenden Erfindung zeigt. Das Zeitdiagramm umfasst die Phasenfehle­ ranzeige 207, das Anforderungssignal 302, das PLL-Zustandssteuersignal 309, das Referenzfrequenzsignal 115, das geteilte Referenzfrequenzsignal 206, das synchronisierte, geteilte Referenzfrequenzsignal 303, das Ausgangsfrequenzsig­ nal 116 oder 117, das Rückkopplungssignal 209 und das synchronisierte Rück­ kopplungssignal 304.

Das Anforderungssignal 302 hat eine ansteigende Flanke 401 und eine abfallende Flanke 406. Das PLL-Zustandssteuersignal 309 hat eine ansteigende Flanke 404 und eine fallende Flanke 405. Das Referenzfrequenzsignal 115 hat ansteigende Flanken 408 und 409. Das geteilte Referenzfrequenzsignal 206 hat eine anstei­ gende Flanke 402. Das synchronisierte geteilte Referenzfrequenzsignal 303 hat eine ansteigende Flanke 414 und eine abfallende Flanke 412. Das Ausgangsfre­ quenzsignal 116 oder 117 hat ansteigende Flanken 407, 410 und 411. Das Rück­ kopplungssignal 209 hat eine ansteigende Flanke 403. Das synchronisierte Rück­ kopplungssignal 304 hat eine ansteigende Flanke 415 und eine abfallende Flanke 413.

Wenn die Anzeige des Phasenfehlers 207 hoch ist, antwortet der PLL 300 auf eine Phasenfehlerjustierung. Wenn das Anforderungssignal 302 niedrig ist, fordert der PLL 300 eine Operation im eingeschalteten Zustand. Wenn das Anforderungs­ signal 302 hoch ist, fordert der PLL 300 eine Operation im ausgeschalteten Zu­ stand. Wenn das PLL-Zustandssteuersignal 309 niedrig ist, arbeitet der PLL 300 im eingeschalteten Zustand. Wenn das PLL-Zustandssteuersignal 309 hoch ist, arbeitet der PLL 300 im ausgeschalteten Zustand. Wenn das synchronisierte ge­ teilte Referenzfrequenzsignal 303 hoch ist, ist der Referenzteiler 201 im rückge­ setzten Zustand. Wenn das synchronisierte geteilte Referenzfrequenzsignal 303 niedrig ist, ist der Referenzteiler 201 eingeschaltet. Wenn das synchronisierte Rückkopplungssignal 304 hoch ist, ist der Kreisteiler 205 im rückgesetzten Zu­ stand. Wenn das synchronisierte Rückkopplungssignal 304 niedrig ist, ist der Kreisteiler 205 eingeschaltet.

Zur Zeit t0 ist das Anforderungssignal 302 niedrig und der PLL 300 arbeitet im eingeschalteten Zustand.

Zur Zeit t1 schaltet das Anforderungssignal 302 in einen hohen Zustand. Wenn die ansteigende Flanke 401 auftritt, während die Phasenfehleranzeige 207 niedrig ist, schaltet die PLL-Zustandssteuerschaltung 305 den PLL 300 mit ansteigender Flanke 404 aus.

Zur Zeit t2 arbeitet der PLL 300 im ausgeschalteten Zustand nach dem Auftreten der ansteigende Flanken 402 und 403. Das synchronisierte geteilte Referenzfre­ quenzsignal 303 und das synchronisierte Rückkopplungssignal 304 werden beide im hohen Zustand gehalten und das Ausgangsfrequenzsignal 116 oder 117 wird nach der Zeit t2 abgeschaltet.

Zur Zeit t3 schaltet die PLL-Zustandssteuerschaltung 305 den PLL mit der fallende Flanke 405 als Antwort auf die fallende Flanke 406 ein. Nach Detektierung der ansteigende Flanke 407 detektiert der Signaldetektor 307 die ansteigende Flanke 408.

Zur Zeit t4 gestattet die Detektion der ansteigende Flanke 408 dem Referenzteiler 201 mit der ansteigende Flanke 409 zur Zeit t6 eingeschaltet zu werden. Nach der Detektion der ansteigende Flanke 408 sucht der Signaldetektor 307 auch nach der nächstliegenden ansteigenden Flanke des Ausgangsfrequenzsignals 116 oder 117 und gestattet es dem Kreisteiler 205, dass er eingeschaltet wird mit der nächsten ansteigende Flanke des Ausgangsfrequenzsignals 116 oder 117.

Im gezeigten Zeitdiagramm ist die nächstliegende ansteigende Flanke des Aus­ gangsfrequenzsignals 116 oder 117 die ansteigende Flanke 410. Daher wird der Kreisteiler 205 mit der ansteigende Flanke 411 eingeschaltet.

Zur Zeit t5 wird der Kreisteiler eingeschaltet. Die fallende Flanke 413 reagiert auf die fallende Flanke 411. Der PLL setzt seinen normalen eingeschalteten Opera­ tionsmodus fort, nachdem sowohl der Referenzteiler 201 als auch der Kreisteiler 205 eingeschaltet wurden.

Zur Zeit t6 wird der Referenzteiler eingeschaltet. Die fallende Flanke 412 reagiert auf die ansteigende Flanke 409. Die Zeitdifferenz zwischen t5 und t6 ähnelt stark der Zeitdifferenz zwischen dem Einschalten des Kreisteilers 205 und dem Ein­ schalten des Referenzteilers 201, wenn der PLL 300 während des normalen PLL Betriebs verriegelt wird. Daher wird der Phasenfehler genau gemessen durch die Differenz zwischen der Ankunftszeit des geteilten Referenzfrequenzsignals 206 und des Rückkopplungssignals 209 zur Zeit t7.

Zur Zeit t7 ist die ansteigende Flanke 414 als früher angekommen als die anstei­ gende Flanke 415 dargestellt, was einen Phasenfehler anzeigt. Die Phasenfehler­ anzeige 207 ist zwischen der Zeit t7 und t8 hoch, um den Phasenfehler anzu­ zeigen. Wenn das Anforderungssignal zwischen der Zeit t7 und t8 hoch wird, wird es bis nach t8 ignoriert.

Zur Zeit t8 geht die Phasenfehleranzeige 207 auf einen niedrigen Pegel.

Fig. 5 zeigt ein Flussdiagramm, das die Schritte der Synchronisation für den PLL- Frequenzsynthesizer der Fig. 3 in Übereinstimmung mit der vorliegenden Erfin­ dung zeigt. Das Flussdiagramm startet mit Schritt 501.

Bei Schritt 502 detektiert die PLL-Zustandssteuerschaltung 305 den Zustand des Anforderungssignals. Wenn der Zustand des Anforderungssignals hoch ist, geht das Flussdiagramm zu Schritt 503.

Bei Schritt 503 halten die PLL-Zustandssteuerschaltung 305 und die logische Schaltung 316 das geteilte Referenzfrequenzsignal 206 und das Rückkopplungs­ signal 209 in einem vorbestimmten Zustand. Das geteilte Referenzfrequenzsignal 206 und das Rückkopplungssignal 209 werden in einem vorbestimmten Zustand gehalten, bis der Zustand des Anforderungssignals niedrig wird. Wenn der Zu­ stand des Anforderungssignals niedrig ist, geht das Flussdiagramm zu Schritt 504.

Bei Schritt 504 wird das geteilte Referenzfrequenzsignal 206 eingeschaltet als Antwort auf die ansteigende Flanke des Referenzfrequenzsignals 115.

Bei Schritt 505 wird ein Phasenverhältnis zwischen dem Referenzfrequenzsignal 115 und dem Ausgangsfrequenzsignal 116 und 117 bestimmt.

Bei Schritt 506 wird das Rückkopplungssignal 209 durch die Zeitsteuerschaltung 308 und die logische Schaltung 316 als Reaktion auf das Einschalten des geteilten Referenzfrequenzsignals 206 und gemäß des ermittelten Phasenverhältnisses aktiviert.

Somit liefert die vorliegende Erfindung eine Phasensynchronisationsschaltung und ein zugehöriges Verfahren für einen phasenverriegelten Kreis 300. Die vorliegen­ de Erfindung minimiert vorteilhafterweise den in den PLL 300 beim Umschalten zwischen verschiedenen Zuständen eingeführten Phasenfehler durch Eliminierung eines gemäß dem Stand der Technik vorgesehenen Schalters zwischen dem Phasendetektor und dem Kreisfilter. Die PLL-Zustandssteuerschaltung 305 und die Rücksetzschaltung 306 steuern den Zeitverlauf des PLL-Zustandsübergangs. Zusätzlich minimiert vorteilhafterweise die neue Phasensynchronisationsschaltung 301 die Zeit, die der PLL 300 benötigt, um einen verriegelten Zustand zu errei­ chen, durch Synchronisation der Anfangsphasen des geteilten Refe­ renzfrequenzsignals 206 und des Rückkopplungssignals 209. Daher ist die ge­ naue Bestimmung des Phasenfehlers beendet, sobald der PLL 300 eingeschaltet wird. Mit der vorliegenden Erfindung werden die Probleme einer ungenauen Pha­ senjustierung, einer Phasenfehlererzeugung im PLL 300 mit einem Kreisschalter und der beträchtlichen zusätzlichen Bauelemente des Standes der Technik im we­ sentlichen gelöst.

Claims (7)

1. Phasensynchronisationsschaltung für einen phasenverriegelten Kreis (300) (PLL), der ein Ausgangsfrequenzsignal (116) in Abhängigkeit von einem Referenzfre­ quenzsignal (115) erzeugt, wobei das Ausgangsfrequenzsignal und das Referenzfre­ quenzsignal durch Frequenz und Phase charakterisiert sind, wobei die Frequenz des Referenzfrequenzsignals (115) geteilt wird, um ein geteiltes Referenzfrequenzsignal (206) zu erzeugen, wobei das Ausgangsfrequenzsignal (116) geteilt wird, um ein Rückkopplungssignal (209) zu erzeugen, wobei ein Phasenfehler (207) die Differenz zwischen der Phase des Referenzfrequenzsignals (115) und der Phase des Aus­ gangsfrequenzsignals (116) anzeigt, wobei der PLL bewirkt, dass der Phasenfehler in Antwort auf eine periodische Feststellung des Phasenfehlers reduziert wird, wobei der PLL einen ersten und einen zweiten Zustand in Abhängigkeit von einem Anforde­ rungssignal (302) aufweist, wobei das Auftreten des Anforderungssignals nicht zeitlich synchronisiert ist mit der periodischen Feststellung des Phasenfehlers, und wobei die Phasensynchronisationsschaltung für den PLL folgendes umfasst:
eine PLL Zustandssteuerschaltung (305), die so verschaltet ist, dass sie das Anforderungssignal (302), das periodische Phasenfehlersignal und ein erstes Rück­ setzsignal (311) empfängt und bewirkt, dass ein Setzsignal (310) und ein PLL Zu­ standssteuersignal (309) erzeugt wird;
einen Signaldetektor (307), der so verschaltet ist, dass er das Anforderungs­ signal (302), das Ausgangsfrequenzsignal (116), das Referenzfrequenzsignal (115) und das Setzsignal (310) empfängt und bewirkt, dass zweite (314) und dritte (315) Rücksetzsignale erzeugt werden;
eine Zeitsteuerschaltung (308), die so verschaltet ist, dass sie das zweite und dritte Rücksetzsignal sowie das Setzsignal (310) empfängt und bewirkt, dass erste und zweite Zeitsignale (312, 313) erzeugt werden;
eine Rücksetzschaltung (306), die so verschaltet ist, dass sie das Anforde­ rungssignal (302) und die ersten und zweiten Zeitsignale empfängt und bewirkt, dass ein erstes Rücksetzsignal (311) erzeugt wird, und
eine logische Schaltung (316), die so verschaltet ist, dass sie die ersten und zweiten Zeitsignale (312, 313), das geteilte Referenzfrequenzsignal (206) und das Rückkoppelsignal (209) empfängt und die bewirkt, dass ein synchronisiertes geteiltes Referenzfrequenzsignal (304) und ein synchronisiertes Rückkopplungssignal (303) erzeugt wird.

2. Phasensynchronisationsschaltung nach Anspruch 1, bei der das PLL Zu­ standssteuersignal (309) die ersten und zweiten Zustände des PLL steuert.

3. Phasensynchronisationsschaltung nach Anspruch 1, bei der das Setzsignal (310) den Signaldetektor (307) vorbereitet, einen ersten Zustand des Anforderungs­ signals (302) zu detektieren.

4. Phasensynchronisationsschaltung nach Anspruch 1, wobei das Setzsignal (310) jedes der ersten und zweiten Zeitsignale (312, 313) in einem vorbestimmten Zustand hält und wobei die zweiten und dritten Zeitsignale (314, 315) die ersten und zweiten Zeitsignale aus ihrem jeweiligen vorbestimmten Zustand freigeben.

5. Phasensynchronisationsschaltung nach Anspruch 1, bei der das erste Rücksetzsignal (311) die PLL Zustandssteuerschaltung (309) darauf vorbereitet, ei­ nen zweiten Zustand des Anforderungssignals (302) zu erkennen.

6. Phasensynchronisationsschaltung nach Anspruch 1, bei der das erste Zeit­ signal (312) und das geteilte Referenzfrequenzsignal (206) kombiniert werden, um das synchronisierte geteilte Referenzfrequenzsignal (304) zu erzeugen und bei der das zweite Zeitsignal (313) und das Rückkoppelsignal (209) kombiniert werden, um das synchronisierte Rückkoppelsignal (303) zu erzeugen.

7. Verfahren für einen phasenverriegelten Kreis (PLL), der ein Aus­ gangsfrequenzsignal (116) in Abhängigkeit von einem Referenzfrequenzsignal (115) bildet, wobei das Ausgangsfrequenzsignal und das Referenzfrequenzsignal beide charakterisiert sind durch Frequenz und Phase, wobei das Ausgangsfrequenzsignal eine höhere Frequenz als das Referenzfrequenzsignal hat, wobei die Frequenz des Referenzfrequenzsignals geteilt wird, um ein geteiltes Referenzfrequenzsignal (206) zu erzeugen, wobei die Frequenz des Ausgangsfrequenzsignals geteilt wird, um ein Rückkopplungssignal (209) zu erzeugen, wobei der PLL einen ersten und einen zweiten Betriebszustand aufweist und wobei das Verfahren zur Synchronisation der Phase des geteilten Referenzfrequenzsignals (206) und der Phase des Rückkopp­ lungssignals (209) dient und folgende Schritte umfasst:

• a) Halten des geteilten Referenzfrequenzsignals (206) und des Rückkopp­ lungssignals (209) in einem vorbestimmten Zustand, während sich der PLL im ersten Zustand befindet;
• b) Aktivieren des geteilten Referenzfrequenzsignals (206) in Abhängigkeit von einer ansteigenden Flanke des Referenzfrequenzsignals (115), während sich der PLL im zweiten Zustand befindet;
• c) Bestimmen eines Phasenverhältnisses zwischen dem Referenzfrequenz­ signal (115) und dem Ausgangsfrequenzsignal (116); und
• d) Aktivieren des Rückkopplungssignals (209) in Antwort auf das Aktivieren des geteilten Referenzfrequenzsignals (206) und in Abhängigkeit von dem bestimm­ ten Phasenverhältnis.