KR0160493B1

KR0160493B1 - 디지탈 오디오 신호 발생 장치 및 데이타 처리 장치

Info

Publication number: KR0160493B1
Application number: KR1019890015923A
Authority: KR
Inventors: 겐 구따라기; 마꼬또 후루하시; 도시야 이시바시
Original assignee: 오오가 노리오; 소니 가부시끼가이샤
Priority date: 1988-11-04
Filing date: 1989-11-03
Publication date: 1999-03-20
Also published as: GB9304329D0; GB2263350A; GB2226683A; GB2263356B; GB8924630D0; GB2226683B; FR2638883B1; US5111530A; HK121795A; GB9304330D0; FR2638883A1; DE3936693A1; KR900008436A; HK121395A; GB2263356A; GB9304331D0; DE3936693C2; GB2263357B; GB2263357A

Abstract

전자 악기, 오락 기기용 음향 효과 발생기 등에 대한 응용에 적합한 디지털 오디오 신호 발생 장치를 기술한다. 이러한 디지탈 오디오 신호 발생 장치는 음성 합성을 실행하는데 이용되는 메모리 및 신호 처리부를 가지며, 신호 처리부는 반향음을 부가하도록 지연처리를 실행하기 위해 메모리의 비어있는 영역을 활용한다. 따라서, 메모리의 수는 감소될 수 있으며, 상기 장치의 구성은 간단하게 될 수 있다.

Description

디지탈 오디오 신호 발생 장치 및 데이타 처리 장치

제1도는 악기 소리의 재생 동작을 설명하기 위한 개략도.

제2a도, 제2b도 및 제3도는 본 발명의 실시예에 따른 디지탈 오디오 신호 발생 장치의 주요 부분을 각각 도시한 블록도.

제4도는 본 발명의 한 실시예에 대한 전반적인 배열을 도시한 개략적 블록도.

제5도는 랜덤 액세스 메모리의 한 실시예에 대한 개략도.

제6a도 내지 제6c도는 본 발명에 따른 장치의 동작을 설명하기 위한 주파수 스펙트럼도.

제7도는 반향음을 디지탈 오디오 신호에 부가시키는데 사용되는 계산부의 배열에 있어서 주요 부분을 도시한 블록도.

제8도는 주파수-변조와 연관되는 계산부의 배열중 주요 부분을 도시한 블록도.

제9a도 내지 제9c도는 제8도 계산부의 동작을 설명하기 위한 개략도.

제10도는 본 발명에 사용되는 동기 회로의 단 실시예를 도시한 블럭도.

제11a도 내지 제11d도는 제10도의 동기 회로의 동작을 설명하기 위한 타이밍도.

제12a도 내지 제12g도는 외부 랜덤 액세스 메모리가 제어되는 타이밍을 설명하기 위한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

14V : 외부 RAM 23 : 피치 변환 회로

24 : 제어 회로 56 : 저역 통과 필터

71 : 승산기 84 : 레벨 시프터

91 : 발진기 94 : 시분할 제어 회로

95 : 비교기

본 발명은 디지탈 오디오 신호 발생 장치에 관한 것으로, 특히 전자 악기, 오락 기구용 음향효과 발생기(sound effect generator) 등에 대한 응용에 적합한 디지탈 오디오 신호 발생 장치에 관한 것이다.

전자 악기용 음원(sound source) 또는 오락 기구용 음향 효과 음원으로서, 종래에 있어서 다음의 기술이 제안되어 있다.

전술된 음원에 따르면, 예를들면, 구형파 신호는 서로 다른 주파수 분할비 및 서로 다른 충격계수를 각각 갖는 다수의 사전설정 주파수 분할기에 공급된다. 각각의 주파수 분할기로 부터의 음원 신호(즉, 음성(voice))는 적절한 레벨로 합성된다. 그러한 경우에, 원발진 파형(original oscillation waveform)은 삼각파나 정현파가 될 수 있다.

피아노 및 드럼과 같은 일부 악기에 있어서, 전체의 음 발생 주기는 개시 구간(attack period), 쇠퇴 구간(decay period), 유지 구간(sustain period) 및 해제구간(release period)와 같은 4개의 구간을 제공하도록 분할되며, 각 구간내의 신호의 진폭(레벨)은 특정 변화 상태를 나타낸다. 따라서, 소위 ADSR(개시, 쇠퇴, 유지, 해제) 제어는 각 음의 신호 레벨이 유사하게 변화되도록 실행된다.

한편으로, 악기용 음원으로서, 소위 FM 음원이 공지되어 있는데, 여기서, 정현파 신호는 저주파를 갖는 정현파 신호에 의해 주파수-변조(FM)된다. 이런 FM 음원에 따르면, 변조율은 시간 함수로서 이루어지고, 각종 음 신호(본 명세서에 있어서 음 신호는 오디오 신호를 의미함)는 더욱 작은 음원에 의해 얻어질 수 있다. 음향 효과 음원은 노이즈 성분(즉, 백색 노이즈 성분등)이 될 수 있다.

전술된 전자 음원(electronic sound source)을 이용하여 각종 악기의 실제음을 얻기 위해, 매우 복잡한 신호 처리가 요구되며, 그러므로 오디오 신호 발생 장치의 회로는 대규모가 되는 문제점이 있다.

전술된 문제점을 해소하기 위하여, 최근에는 소위 샘플러 음원(sampler sound source)이 제안되어 , 각종 악기의 실제음이 디지탈적으로 레코드되어 메모리(ROM)내에 기록되며, 소정 악기의 신호가 이러한 메모리로부터 판독된다.

이러한 샘플러 음원에 있어서, 메모리의 저장 용량을 절약하기 위하여, 디지탈 오디오 신호는 데이타 압축되어 메모리내에 기록되며, 메모리로부터 판독된 압축 디지탈 신호는 데이타 확장되어 원래 디지탈 음 신호로 다시 변환된다. 이러한 경우에 있어서, 단지 특정 크기(피치)를 갖는 음 신호만이 모든 악기에서의 메모리 내에 기록되며, 메모리로부터 판독된 신호는 피치-변환되어 소정의 소리의 세기를 갖는 음의 기본 주파수 신호를 발생한다.

더우기, 음 발생의 초기 단계에 나타나며 각각의 악기에 독특한 신호 파형은 메모리에 직접 기록되며, 메모리에서 판촉된다. 이러한 신호 파형은 소위 포르만트(formant)라고 부르는데, 포르만트는 예를들어 피아노의 경우에 피아니스트가 피아노의 건반을 눌러 해머가 키를 치게할 때 발생된 동작음 등과 같은 음을 의미한다. 그러한 경우에, 기본 주기의 반복 파형 부분은 단지 한 주기 만큼만 메모리에 기록되며, 메모리로부터 반복적으로 판독된다.

특히, 제1도에 도시된 바와같이 재생시에 있어서, 단시간 주기의 포르만트 성분 a 에 후속 하여, 반복적인 파형 p 로 형성된 기본 주파수 신호 성분 b 가 얻어지며, 그로써 소정 악기의 음이 얻어질 수 있게된다. 피아노 등의 소리의 경우에, 악기의 자연적인 음은 소정의 규칙에 따라 파형 p 의 레벨을 점차 감소시킴으로써 발생될 수 있다.

전술된 악기에 따르면, 반향음(reverberation sound) 등이 재생된 악기 음에 가산될 경우, 각종 음색(tone)의 음을 재생시킬 수 있다. 특히, 디지탈 오디오 신호 발생 장치가 오락기기용 음향 효과 발생 장치로서 사용될 경우, 흡족하게 실제감을 얻기 위하여 재생된 소리에 반향음을 부가하는 것이 자주 요청된다.

그러나, 반향음이 디지탈 오디오 신호에 가산될 때, 디지탈 오디오 신호는 랜덤 액세스 메모리(RAM)등과 같은 메모리내에 임시 저장되고, 상기 메모리에 의해 지연 처리되어, 반향음을 발생시킬 수 있다. 이러한 것은 디지탈 오디오 신호가 저장되는 큰 저장 용량의 메모리를 필요로 하여, 장치의 구성을 복잡하게 한다.

더우기, 이전에 제안된 반향 장치에 따르면, 상기 장치의 전원 스위치가 막 켜지는 순간으로 인하여 중앙 처리 장치(CPU)로 부터의 제어 데이타가 규정되지 않을 때, 지연 처리 영역이 메모리의 음원 데이타 기록 영역에 잘못 설정되며, 이러한 것은 상기 장치를 고장나게 한다.

더우기, FM 동작이 샘플러 음원의 각종 음을 얻도록 실행될 때, 주파수 변조용 신호원이 필요하게 되며, 이러한 것은 회로 구성을 더욱 복잡하게 한다.

게다가, 연주 효과를 얻기 위하여 진폭 변조(AM)가 실행될 때에도 유사한 문제가 발생된다.

또한, 음원 데이타를 처리할 때 요구되는 제어 프로그램 및 음원 데이타를 임시 저장하는 메모리는 비교적 큰 기억 용량을 갖는데, 이는 피할 수 없이 회로 구성의 복잡성을 등가시킨다.

따라서, 본 발명의 목적은 종래 기술이 안고있는 결점을 해소할 수 있는 개선된 디지탈 오디오 신호 발생 장치를 제공하는 것이다.

특히, 본 발명의 목적은 특정 메모리를 필요로 하지 않고서 디지탈 오디오 신호에 반향음을 부가할 수 있는 간단한 구성의 디지탈 오디오 신호 발생 장치를 제공하는 것이다.

본 발명의 다른 목적은 많은 음성들(voices)에 대한 에코(echo)의 가산이 특정 메모리를 필요로 하지 않고서 안정적이고 실재적으로 실행될 수있는 간단한 구성의 디지탈 오디오 신호 발생 장치를 제공하는 것이다.

본 발명의 또다른 목적은 주파수 변조 및 진폭 변조에 의해 요구된 특정 신호원을 필요로 하지 않고서 주파수 변조 및 진폭 변조를 실행할 수 있는 디지탈 오디오 신호 발생 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 음원 데이타 등과 같은 데이타가 처리될 때 요구된 임시 저장 메모리를 더욱 효과적으로 이용함으로써 필요한 메모리수가 감소될 수 있는 디지탈 오디오 신호 발생 장치를 제공하는 것이다.

본 발명의 한 관점에 따르면, 디지탈 오디오 신호 발생 장치는,

(가) 디지탈 오디오 신호를 저장하기 위한 메모리 수단과,

(나) 상기 메모리 장치로부터 상기 디지탈 오디오 신호의 판독을 제어하기 위한 제어 수단과,

(다) 상기 제어 수단에 의해 판독된 상기 디지탈 오디오 신호의 소정된 음성 합성(speech synthesis)을 실행하기 위한 신호 처리 수단과,

(라) 상기 제어 수단 및 상기 신호 처리 수단의 음성 합성에 이용되는 임시 메모리 수단 및,

(마) 반향음이 상기 신호 처리 수단의 음성 합성에 의해 처리된 디지탈 오디오 신호에 가산될 때, 지연 처리를 실행하기 위해 상기 임시 메모리 수단의 비어 있는 영역에 지연 영역을 설정하는 수단을 구비한다.

본 발명의 다른 관점에 따르면, 다수의 디지탈 오디오 신호가 제각기 피치 변환 수단을 통해 발생되는 디지탈 오디오 신호를 발생하기 위한 장치가 제공되는데, 상기 장치는 상기 피치 변환 수단의 출력중 한 출력을 제어 신호로서 다른 피치 변환 수단에 공급하기 위한 수단을 구비하며, 여기에서 주파수 변조된 디지탈 오디오 신호가 상기 다른 피치 변환 수단으로부터 발생된다.

본 발명의 또다른 관점에 따르면, 다수의 디지탈 오디오 신호가 제각기 진폭 제어 수단을 통해 발생되는 디지탈 오디오 신호를 발생하기 위한 장치가 제공되는데, 상기 장치는 상기 진폭 제어 수단의 출력중 한 출력을 제어 신호로서 다른 진폭 제어 수단에 공급하기 위한 수단을 구비하며, 여기에서 진폭 변조된 디지탈 오디오 신호는 상기 다른 진폭 제어 수단으로부터 발생된다.

본 발명의 또다른 관점에 따르면, 데이타 처리 장치는,

(가) 제1실행 주기에 따라 그 동작을 실행하도록 제1실행 주기를 가지며, 공통 메모리로부터 데이타를 기록 및 판독하기 위한 제1 실행 수단과,

(나) 제2실행 주기에 따라 그 동작을 실행하도록 상기 제1실행 주기와는 다른 제2실행 주기를 가지며, 상기 공통 메모리로부터 데이타를 기록 및 판독하기 위한 제2실행 수단과,

(다) 데이타가 상기 제1 및 제2실행 수단중 한 실행 수단에 의해 상기 공통 메모리로부터 기록 및/또는 판독되도록, 상기 제1 및 제2실행 수단중 한 실행 수단을 상기 공통 메모리에 선택적으로 접속하기 위한 선택 수단과,

(라) 데이타가 상기 제1실행 수단에 의해 상기 공통 메모리로부터 기록 및/또는 판독되지 않는 비-액세스(non-access)기간 동안에 데이타가 상기 제2실행 수단에 의해 상기 공통 메모리로부터 기록 및/또는 판독될 수 있도록, 상기 선택 수단을 제어하기 위한 제어 수단, 및

(마) 상기 제2실행 수단이 상기 공통 메모리로부터 데이타를 기록 및/또는 판독하는 기간이 상기 비-액세스 기간과 일치하도록, 상기 제2실행 수단과 상기 공통 메모리 사이에 제공되어 데이타를 보유(holding)하기 위한 보유 수단을 구비한다.

본 발명의 목적, 특징 및 이점은 첨부된 도면을 참조하여 기술되는 양호한 실시예에 대한 아래의 상세한 설명에서 명백해지며, 여기서 동일 참조 번호는 여러 관점에서 동일하거나 유사한 부분을 나타낸다.

본 발명의 실시예에 따른 디지탈 오디오 신호 발생 장치에 대해서는 제2a도 및 제2b도 내지 제5도를 참조로 하여 설명하기로 한다.

먼저 제4도를 참조하여, 본 발명의 실시예에 대한 전반적인 설명을 한다.

제4도를 보면, 상기 장치의 외측에 설치된 ROM 카트릿지 등과 같은 음원 판독 전용 메모리(ROM)가 도시되어 있다. 이 음원 ROM(1)에서, 예를 들면, 여러 악기로부터 발생되며 앞서 언급한 바와같이 디지탈식으로 기록되는 16 비트의 음 데이타가 실례로 비트율에 있어 4 비트로 감소되고(즉, BRR-인코드됨), 블록으로 저장된다. 이 실시예에서, 피아노등과 같은 악기음들은 음 발생의 초기에서 포르만트(formant) 성분이라 불리는 비음정 성분과 특정 높이의 음에 대한 1 주기분의 기본 주파수 신호인 음정 성분의 형태로 분리하여 저장된다.

제4도에서, 참조번호 10 은 전자 악기로서 제공되는 디지탈 신호 처리 장치(DSP)를 나타낸다. 이 디지탈 신호 처리 장치(10)는 신호 처리부(11)와 레지스터 랜덤 액세스 메모리(RAM)(12)를 포함한다. ROM(1)에 저장되어있는 여러 종류의 음원으로부터의 음 데이타중 원하는 음 데이타는 중앙 처리 장치(CPU)(13)의 제어하에서 신호 처리부(11)를 통해 외부 RAM(14)에 전송된다. 이 외부 RAM(14)은 예를 들면 64 킬로 바이트의 기억용량을 가지고 있으며, 음원 데이타 외에도 CPU(13)의 프로그램, 및 반향음 부가 처리에 사용되는 지연 데이타를 저장한다. 이들은 사용 시 시분할 방식으로 각각 이용된다. 유사하게, 각종 제어 데이타 등을 저장하는 레지스터 RAM(12)은 시분할 방식으로 신호 처리부(11)와 CPU(13)에 의해 동작하게된다.

외부 RAM(14)으로부터 판독된 음원 데이타는 상술된 BRR 인코딩-처리와 반대인 BRR 디코딩-처리에 의해 원래 음원 데이타로 디코드된다. 필요할 경우, 디코드된 원래 음원 데이타는 앞서 언급한 ADSR-처리, 피치-변환 처리등과 같은 여러 데이타 처리를 이행할 수 있다. 그래서, 처리된 디지탈 오디오 신호는 디지탈-아날로그(D/A) 변환기(2)에 공급되어, 아날로그 오디오 신호로 변환되고 스피커(3)에 공급된다.

본 발명의 한 실시예에 대한 주요성분의 구성에 대해서는 제2a도, 제2b도 및 제3도를 참조로 하여 설명될 것이다.

이 실시예에서, 8 개의 음성 #A, #B‥‥‥ #H 는 합성 또는 혼합되어 좌우 2채널 디지탈 오디오 신호로서 출력된다. 각각의 음성 및 각각의 채널에 대한 디지탈 오디오 신호는 시분할 방식으로 연산 처리된다. 본 발명에 대한 이해를 도모하기 위하여, 동일한 구성의 가상 하드웨어가 제2a도, 제2b도 및 제3도에서 각각의 음성 및 각각의 채널에 대해 준비되었다.

제2a도 및 제2b도에서, 참조번호 20A, 20B‥‥‥20H 는 각각 음성 #A, #B‥‥‥#H 에 대한 신호 처리부를 나타낸다. 이들 신호 처리부 20A, 20B‥‥‥20H에는 외부 RAM(14)의 단자(15)에 공급된 음원 선택 데이타 SRCa 내지 SRCh 에 따라 음원 데이타 저장부(14V)로부터 판독되는 원하는 음원이 공급된다. 이 실시예에서, 음원 데이타 저장부(14V)는 음원 데이타와 CPU(13)의 프로그램 데이타가 기록되는 외부 RAM(14)의 영역을 나타낸다.

이 실시예에서, 비음정 성분과 음정 성분의 형태로 음원 ROM(1)에 독립적으로 기억된 악기의 음색이 재생될 때, 비음정 성분의 데이타는 음성 #A 의 신호 처리부(20A)에 공급된다. 이에 반하여 , 음정 성분의 데이타는 이후 설명될 제어 데이타의 제어하에서 다른 음성의 신호 처리부(20B 내지 20H)에 공급된다.

신호 처리부(20A)에 공급된 음원 데이타는 스위칭 S_1a를 통하여 BRR 디코더(21)에 인가되며, 상술한 바와같이 데이타-확장되어 버퍼 RAM(22)을 통하여 피치 변환 회로(23)에 공급된다. 스위치 S_1a는 단자(31a 및 32a)를 통하여 레지스터 RAM(12)(제4도 참조)로부터 공급된 제어 데이타 KON(키 ON) 및 KOF(키 OFF)에 따라 개방 및/또는 폐쇄된다. 피치 변환 회로(23)에는 단자(33a)와 파라미터 등을 연산 처리하기 위한 제어 회로(24)를 통하여 레지스더 RAM(12)으로부터의 피치 제어 데이타 P(H) 및 P(L)이 공급되고, 상기 제어 회로(24)에는 단자(34a)와 스위치(S_2a)를 통하여 다른 음성 #H 와 같은 신호가 공급된다. 스위치(S_2a)는 단자(35a)를 통하여 레지스터 RAM(12)으로부터의 제어 데이타 FMON(FM ON) 제어에 따라 그 접속된 상태에서 제어된다.

피치 변환 회로(23)의 출력은 승산기(26)에 공급되고, 이 승산기에는 단자(36a 및 37a), 제어 회로(27 및 28), 및 전환 스위치(S_3a)를 통하여 레지스터 RAM(12)으로부터의 ADSR(ADSR-제어) 및 제어 데이타 EUV(엔벨로프-제어)가 공급된다. 전환 스위치(S_3a)는 제어 데이타 ADSR의 최상위 비트(MSB)에 따라 위치가 변환된다.

노이즈가 효과 음원으로 사용될 때, 예를들면 도시되지는 않았지만 M-직렬 노이즈 발생기의 출력은 피치 변환 회로(23)의 출력 대신에 사용되고, 이 출력은 승산시 (26)에 공급된다.

승산기(26)의 출력은 제2 및 제3승산기(291 및 29r)에 공통적으로 공급되고, 레지스터 RAM(12)으로부터의 제어 데이타 LVL(좌측 음량) 및 제어 데이타 RVL(우측 음량)은 단자(38a 및 39a) 각각을 경유하여 승산기(291 및 29r)에 각각 인가된다.

승산기(26) 출력의 순시치 OUTX는 단자(41a)를 통하여 레지스터 RAM(12)에 공급되고, 또한 신호 처리부(20B)의 단자(34b)에 공급된다. 스위치(S_3a) 출력의 최대값 ENVX는 단자(42a)를 통하여 레지스터 RAM(12)에 공급된다. 더욱이, 신호 처리부(20A)의 단자(41a)에서의 출력은 제2a도 및 제2b도에서 점선으로 도시된 바와같은 신호 처리부(20B)의 단자(36b)에 공급될 수 있다.

표 1 및 표 2는 레지스터 RAM(12)상의 제어 데이타의 맵을 보여준다.

표 1의 제어 데이타는 각각의 음성에 대한 것이고, 표 2의 제어 데이타는 8개 음성에 대한 공통적인 것이다. 어드레스 OD 이하의 제어 데이타는 하기 설명될 제3도를 형성하는 블록도와 관련한다. 표 1 및 2 의 각각의 레지스터는 8 비트 레지스터이다.

제3도를 보면, 좌우측-채널 신호 처리부(50L 및 50R)가 각각 도시되어 있다. 제2도의 신호 처리부(20A)의 제2승산기(291) 출력은 단자 TLa 를 통하여 좌측-채널 신호 처리부(50L)의 주 가산기(51m1)에 직접 공급되고, 또한 스위치 S를 통하여 보조-가산기(51el)에 공급된다. 제3승산기(29r)의 출력은 단자 TRa를 통하여 우측-채널 신호 처리부(50R)의 주 가산기(51mr)에 직접 공급되고, 또한 스위치 S를 통하여 보조-가산기(51er)에 공급된다. 유사하게, 음성 #B 내지 #H의 신호 처리부(20B 내지 20H)의 각 출력은 좌측-채널 및 우측-채널 신호 처리부(50L 및 50R)의 가산기(51m1, 51e1 및 51mr, 51er)에 공급된다.

양측 신호 처리부(50L 및 50R)의 동일한 음성에 대응하는 스위치 S, S; S, S‥‥‥ S, S는 단자(61a, 61b‥‥‥61h)를 통하여 레지스터 RAM(12)으로부터 인가된 제어 데이타 EONa(에코-ON), EONb‥‥ EONh 에 따라 연동하여 각각 개방 및/또는 폐쇄된다.

이 경우에, 상술된 비음정 성분의 신호 처리가 음성 #A 의 신호 처부(20A)에 의해 실행될 때, 스위치 S및 S는 폐쇄되지 않도록 제어되어, 그에 따라 반향음(에코)이 비음정 성분에 부가되지 않게 한다.

주 가산기(51m1)의 출력은 승산기(52)에 인가되고, 레지스터 RAM(12)으로부터의 제어 데이타 MVL(주요 음량(main sound volume))은 단자(62)를 통하여 승산기(52)에 인가된다. 승산기(52)의 출력은 가산기(53)에 공급된다.

보조-가산기(51e1)의 출력은 가산기(54), 외부 RAM(14)의 좌측-채널 에코 제어부(14E1) 및 버퍼 RAM(55)을 통하여 유한 임펄스 응답(FIR) 필터와 같은 디지탈 저역 필터(56)에 공급된다. 에코 제어부(14E1)에는 단자(63 및 64)를 통하여 레지스터 RAM(12)으로부터의 제어 데이타 ESA(에코 개시 어드레스) 및 EDL(에코 지연)이 공급된다.

이 실시예에서, 좌측-채널 및 우측-채널 에코 제어부(14El 및 14Er)는, 필요할 경우, 외부 RAM(14)내에 설치될 수 있다. 특히, 제5도에 도시된 바와같이, 외부 RAM(14)의 음원 데이타 저장부(14V)의 저장 용량은 이용되는 음원에 따라 바뀐다. 결과적으로, 음원 데이타와 제어 데이타가 저장되지 않는 비어있는 영역(14Z)이 이용 조건에 따라 생겨난다. 이 경우에, 좌측-채널 및 우측-채널 에코 제어부(14El 및 14Er)는 비어있는 영역(14Z)내에 설정된다. 에코 제어부(14El 및 14Er)의 개시 어드레스는 제어 데이타 ESA에 의해 결정되고, 그 개시 어드레스로부터 이어지는 에코 제어부(14El 및 14Er)의 어드레스량은 제어 데이타 EDL에 의해 결정된다. 만약 어드레스량이 충분하다면, 지연량과 반향 시간은 증가 될 것이다.

제3도를 볼 때, 저역 필터(56)에는 단자(66)를 통하여 레지스터 RAM(12)으로부터 계수 데이타(C내지 C)가 공급된다. 저역 필터(56)의 출력은 승산기(57) 를 통하여 가산기(54)에 다시 공급되고, 또한 승산기(58)에 공급된다. 승산기(57,58)에는 단자(67, 68) 각각을 통하여 레지스터 RAM(12)으로부터 제어 데이타 EFB(에코 피드백) 및 EVL(에코 음량)가 공급된다. 승산기(58)의 출력은 가산기(53)에 공급되며, 여기에서 승산기(52)를 통한 주 가산기(51m1)의 출력과 혼합되며, 그 혼합된 출력은 오버 샘플링 필터(59)를 통하여 출력 단자(L)에 전달된다.

제3도의 외부 RAM(14El, 14Er)은 제2도의 외부 RAM(14V)과 유사하게 제4도의 외부 RAM(14)의 한 부분을 구성하여, 신호는 시분할 방식으로 각각의 음성 및 채널로 입력/출력된다. 또한, 제2도의 버퍼 RAM(22)과 제3도의 버퍼 RAM(55)은 상술된 바와같은 유사한 시분할 방식으로 동작된다.

본 발명의 한 실시예의 동작이 이후에 설명될 것이다.

음원 데이타 저장부(14V)는 피아노, 섹스폰, 심벌즈등의 다양한 악기의 음원 데이타를 저장한다. 이러한 경우에, 상술된 음원 데이타는 0 내지 255의 번호로 할당되며, 피아노등과 같은 비음정 성분을 가지고 있는 음원 데이타는 비음정 성분 및 음정 성분의 번호와는 다른 번호를 가지도록 저장부(14V)에 저장된다. 음원 선택 데이타(SRCa 내지 SRCh)에 의해 선택된 8 개의 음원 데이타는 시분할 방식으로 각각의 음성의 신호 처리부(20A 내지 20H)에 의해 처리된다.

이러한 실시예에서, 샘플링 주파수 fs 는 예를들면 44.1KHz로 선택되고, 실례로 총 128 주기의 연산 처리는 하나의 샘플링 주기(1/f)내에서 8개의 음성 및 2개의 채널로 실행된다. 하나의 연산 주기는, 예를들면, 170 nsec 이다.

이러한 실시예에서, 통상적인 동작과 다르게, 각각의 음성의 음 개시(키 ON)및 음 정지(키 OFF)를 나타하는 스위치(S내지 S)는 다른 플래그를 사용하여 제어된다. 다시 말하자면, 제어 데이타 KON(키 ON) 및 KOF(키 OFF)가 각각 준비된다. 양측 제어 데이타는 8 비트이며, 별개의 레지스터에 기록되고, 각각의 제어 데이타의 비트(D내지 D)는 음성(#A 내지 #H)의 각각의 키 ON 및 키 OFF에 대응한다.

따라서, 사용자(음악 소프트웨어 제작자)는 사용자가 키 ON 또는 키 OFF 하고자하는 음성에만 플래그(1)를 설정할 수 있으므로, 개별 음표(musical note)마다 변경되지 않는 비트가 버퍼 메모리에 일시 기록되는 프로그램을 제작하는 번거로운 작업이 필요없게 된다.

이러한 실시예에서, 비음정 성분과 음정 성분의 형태로 분리된 음원 데이타가 재생될 때, 비음정 성분 데이타는 RAM(14V)으로부터 판독되고, 음성 #A 의 신호 처리부(20A)의 스위치(S)는 제6a도에 도시된 바와같이 음성 #A 에서 비음정 성분 a 을 처리하도록 제어된다. 비음정 성분 a 의 데이타가 완전히 RAM(14V)으로 부터 판독될 때, 연속하는 음정 성분의 한 주기의 데이타는 반복적으로 판독되고, 음성(#B 내지 #H)의 비어있는 신호 처리부(20B 내지 20H)중 한 처리부의 스위치(S내지 S)에서 하나의 스위치가 음성(#B 내지 #H)중 어느 한 음성의 음정 성분을 신호-처리하도록 제어된다. 음성(#B)의 신호 처리부(20B)가 비어있다고 가정하면, 비음정 성분 a 에 뒤이은 음정 성분 b 는 제6b도에 도시된 바와같은 신호 처리부(20B)에 의해 신호-처리될 것이다. 이러한 경우, 음정 성분 b 는 피치 변환 회로(23)에 의해 소정 피치의 데이타로 변환된다.

비음정 성분 a 와 음정 성분 b 로 구성된 악기 음색(tone)이 제6a도에 도시된 바와같이 재생되며, 동일한 악기로부터 유도된 다른 크기의 음이 중복 음으로서 재생될 때, 비음정 성분(a)과 유사한 비음정 성분(a')이 RAM(14V)으로부터 판독되어, 음성(#A)의 신호 처리부(20A)에 의해 처리된다. 그러한 경우에, 음정 성분(b)은 음성(#B)의 신호 처리부(20B)에 의해 처리되어, 비음정 성분(a')에 뒤이은 음정 성분(b')이, 예를들면, 제6c도에 도시된 바와같은 음성(#C)의 신호 처리부(20C)인 다른 비어있는 음성의 신호 처리부에 의해 처리된다. 그러한 경우에, 음정 성분(b')은 피치 변환 회로(23)에 의해 음정 성분(b)과는 다른 음정 성분으로 변환된다. 그후, 각각의 음은 좌측-채널 및 우측-채널 신호 처리부(50L 및 50R)의 주가산기(51m1 및 51mr) 또는 보조-가산기(51e1 및 51er)에 의해 가산되고, 이중 성으로서 재생된다.

이러한 실시예에서, 8 개의 음성(#A 내지 #H)은 시분할 방식으로 처리되어, 피치 변환 회로(23)가 전후의 4개의 샘플의 입력 데이타에 기초한 보간 연산 즉, 오버 샘플링을 실행하며, 피치 변환이 입력 데이타에 사용된 것과 동일한 샘플링 주파수(f)에서 실행된다. 원하는 피치는 제어 데이타 P(H) 및 P(L)에 의해 표현된다.

만약 제어 데이타 P(L)의 하위 시트가 0 으로 선택되면, 보간 데이타가 불규칙적으로 선택되고 제거되는 것을 피할수 있다. 그래서, 피치의 미세한 진동이 없는 고품질의 재생된 음성을 얻는 것이 가능하다.

스위치(S)가 단자(35a)로부터의 제어 데이타(FMON)에 의해 폐쇄될 때, 단자(34a)에 공급된 실례로 음성(#H)의 오디오 신호 데이타는 피치 제어 데이타 P(H)및 P(L)에 가산되어, 음성(#A)의 오디오 신호는 주파수 변조(FM)된다.

그래서, 만약 변조 신호가 실례로 수 헤르쯔의 초저주파수를 가지면, 변조된 신호는 비브라토(vibrato)가 될 것이다. 만약 변조 신호가 가청 또는 저주파수를 가지면, 변조된 신호의 재생음의 음색은 변경될 것이다. 따라서, 변조 전용의 음원을 제공하지 않고서 샘플러 시스템에 의해 FM 음원은 제공된다. 제어 데이타(FMON)는 상술한 데이타(KON)와 유사하게 8 비트의 레지스터에 기록되고, 각각의 비트(D내지 D)는 음성(#A 내지 #H)과 대응한다.

승산기(26)에서, 피치 변환 회로(23)의 출력 신호의 레벨은 ADSR상의 제어 데이타(ENV)를 기초로 하여 시간적으로 제어된다. 특히, 제어 데이타(ADSR)의 MSB가 1일 때, 스위치(S)는 제2a도에 예증된 상태로 접속되어, ADSR 제어가 실행된다. 반면에, 제어 데이타 (ADSR)의 MSB가 0일 때, 스위치(S)는 제2a도의 반대 상태로 접속되고, 페이딩(fading)과 같은 엔벨로프 제어가 실행된다.

엔벨로프 제어에 대하여, 직접 지정, 직선 또는 절선(polygonal line) 페이드-인 및 직선 또는 지수 페이드-아웃과 같은 5 개의 모드가 제어 데이타(ENV)의 상위 3 비트에 의해 선택될 수 있다. 그러한 경우에, 현재의 피크값은 각 모드의 초기값으로서 이용될 수 있다.

ADSR 제어에서, 신호 레벨은 개시 구간(attact period)에서만 직선적으로 증가되고, 쇠퇴 구간(decay period), 유지 구간(sustain period) 및 해제구간(release period)과 같은 3 개의 구간에서는 지수적으로 감소된다.

페이드-인 구간 및 페이드-아웃 구간의 기간은 제어 데이타(ENV)의 하위 5 비트로 지정된 파라미터 값에 따라 각각의 모드에 대해 적절히 결정된다.

유사하게, 개시 구간 및 유지 구간의 기간은 제어 데이타 ADSR(2)의 상위 및 하위 4 비트로 지정된 파라미터 값에 따라 결정된다. 또한, 유지 레벨(sustain level)과 쇠퇴 구간 및 해제구간의 기간은 제어 데이타 ADSR(1)의 각각의 2 비트로 지정된 파라미터 값에 따라 결정된다.

이러한 실시예에서, 연산의 횟수를 감소하기 위하여, 신호 레벨은 ADSR 모드의 개시 주기에서 직선적으로 증가된다. 대안적으로, ADSR 모드는 엔벨로프 모드로 스위치되고, 절선 페이드-인 모드는 개시 구간과 대응하며, 지수적 페이드-아웃 모드는 쇠퇴 구간, 유지 구간 및 해제구간과 대응하여, ADSR 제어는 더욱 자연스럽게 수동적으로 실행될 수 있다.

승산기(26)의 신호 출력과 엔벨로프 제어 입력이 단자(41a, 42a)로부터 레지스터 RAM(12)에 공급되고, 샘플링 주기마다 재기록되며, 아주 다른 피치를 각각 갖는 다수의 오디오 신호가 실례로 동일한 악기의 음원 데이타로부터 발생될 때, 소정의 ADSR 패턴과는 다른 원하는 엔벨로프 특성의 오디오 신호를 얻는 것이 가능하게 된다.

제3도의 신호 처리부(50L, 50R)에서, 스위치(S, S내지 S, S)는 단자(61a 내지 61h)로부터의 제어 데이타 EON(EONa 내지 EONh)에 의해 각각 폐쇄되어, 반향될 음성이 선택된다. 제어 데이타(EON)는 상술된 표 2에 도시된 바와같은 8비트 레지스터에 기록된다.

보조-가산기(51e1)로부터 각각의 음성에 주어진 에코의 지연 시간은 단자(64)로부터 에코 제어부(14E1)에 공급된 제어 데이타(EDL)에 의해 실례로 0 내지 250 msec의 범위에서 좌측 및 우측 채널에서 같도록 지정된다. 또한, 선행하는 그리고 후속하는 에코의 진폭비는 단자(67)로부터 승산기(57)로 공급되는 코드화된 8비트의 제어 데이타(EFB)에 의해 좌측 및 우측 채널에서 동상으로 결정된다.

단자(63)로부터의 제어 데이타(ESA)는 외부 RAM(14)에서 에코(반향음)를 제어하는데 사용된 부분의 개시 어드레스의 상위 8 비트를 제공한다.

FIR 필터(56)에는 단자(66)로부터 코드화된 8 비트의 계수(C내지 C)가 공급되어, FIR 필터(56)의 대역 통과 특성이 청각적 감지관점(auditory sense standpoint)에서 자연 에코 음향을 제공하도록 결정된다.

이와같이 얻어진 에코 신호는 단자(68)로부터의 제어 데이타(EVL)로 승산되는 승간기(58)에 공급된다. 그후, 승산되어진 에코 신호는 가산기(53)에 공급되고, 여기서 승산기(52)에 의해 제어 데이타(MVL)로 승산된 주 오디오 신호로 가산된다. 제어 데이타(MVL, EVL)는 코드가 없는 8 비트이며 서로간에 독립적이며, 또한, 좌측 및 우측 채널과 관련하여 독립적이다.

따라서, 주 오디오 신호 및 에코 신호는 독립적으로 레벨-제어될 수 있어, 듣는 사람이 원래 음향 공간에 있는 것처럼 현장감이 풍부한 재생된 음장(sound field)을 얻을 수 있다.

본 실시예의 전자 악기에 따라서, 포르만트 성분과 같은 비음정 성분은 음성 #A의 신호 처리부(20A)에 의해 신호 처리되며, 음정 성분은 음성 #B 내지 #H 의 비어있는 신호 처리부(20B 내지 20H)중 어떤 한 처리부에 의해 신호 처리되어, 악기음은 최대 8 음성의 일곱 중복음의 비음정 성분을 포함하는 샘플러 음원에 의해 우수하게 실행될 수 있다. 결과적으로, 비음정 성분 및 음정 성분의 2 음성이 각각의 음에 지정되는 경우에 비하여, 보다 많은 다중음이 보다 적은 음성을 사용하여 재생될 수 있다.

게다가, 본 실시예에 따라서, 반향음 부가 처리가 신호 처리부(50L, 50R)에 의해 실행될 때, 디지탈 오디오 신호는 음원 데이타를 기록하는데 이용되는 외부 RAM(14)의 비어있는 영역을 사용하여 지연된다. 따라서, 외부 RAM(14)은 보다 효과적으로 이용되며, 디지탈 오디오 신호를 지연시키기 위해서 전용으로 이용되는 RAM이 필요없게 된다. 따라서, 본 실시예의 오디오 신호 발생 장치는 보다 적은 메모리에 의해 발생될 수 있으며, 그 회로 구성은 간단하게 된다.

지연 처리 에코 제어부(14El, 14Er)에 의해 결정될 수 있는 저장 용량은 음원 데이타 저장부(14V)의 저장 용량의 증가에 따라서 감소되는 것을 유의해야 한다. 이러한 단점은 음원 데이타 저장 단부(14V)의 전체 저장 용량을 고려하여 제거될 수 있으며, 에코 제어부(14El, 14Er)는 음원 ROM(1)에서 기억될 음악 소프트웨어가 제작될 때 외부 RAM(14)의 전체 저장 용량을 초과하지 않을 수 있다.

제7도는 에코의 부가 처리와 관련한 연산 처리부의 구성을 도시한다. 제7도에서, 제3도 및 제4도의 부호에 대응하는 유사부분은 동일 참조 부호로 표시되며 더 세부적으로 설명되지 않는다.

제7도는 버스 라인(72)을 통하여 Y레지스터(85) 및 버퍼 RAM(55)의 출력이 공급되는 승산기(71)를 도시하고 있다. 이 승산기(71)에는 버스 라인(73)을 통해 레지스터 RAM(12)의 출력이 또한 공급된다. 상기 승산기(71)의 출력은 C 레지스터(82)에 공급되며, 상기 C 레지스터(82)의 출력은 오버플로우 리미터(83)와 레벨 시프트(84)를 통하여 Y레지스터(85), Y레지스터(86) 및 Y레지스터(87)에 공통으로 공급된다. 레지스터(85)의 출력은 상술된 바와같이 버스 라인(72)를 통하여 승산기(71)에 공급된다. 상기 레지스터(86)의 출력은 외부로 전송된다. 상기 레지스터(87)의 출력은 버퍼 RAM(55)에 공급되며, 또한 Z레지스터(88)를 통하여 레지스터 RAM(12)과 외부 RAM(14)에 공통으로 공급된다.

제7도에서 도시된 주요부분의 동작은 후술될 것이다.

실례로 음성 #A의 좌측 채널의 음량이 제어될 때, 레지스터 RAM(12)으로부터의 좌측 음량 제어 계수[LVL] 및 Y레지스터(85)로부터의 신호 데이타 Xe 는 승산기(71)에 의해 서로 승산된다. 우측 채널의 음량이 제어될 때, 레지스터 RAM(12)으로부터의 우측 음량 제어 계수[RVL] 및 Y레지스터(85)로부터의 신호 데이타 Xe는 승산기(71)에 의해 서로 승산된다.

연산 순서는 다음 식(3) 및 (4)로 표시된다.

Xe·[LVL] +X_Li-1→ X_Li‥‥(3)

Xe·[RVL] +X_Ri-1→ X_Ri‥‥(4)

다른 음성 ##B 내지 #H에 대해서, 좌/우 채널의 음량은 상술된 바와같이 유사하게 제어된다.

본 실시예에 따라서, 다음의 연산이 반향 음을 디지탈 오디오 신호에 부가하기 위해 실행된다.

좌/우 채널의 주요 음량이 제어될 때, 레지스터 RAM(12)으로부터의 주요 음량 제어 계수[MVL]와 식 (3) 및 (4)로 표현되며 Y₀레지스터(85)로부터 유도된 신호 데이타 X_L및 X_R이 승산기(71)에 의해 승산된다. 상기 승산된 결과는 레지스터(82)에서 일시적으로 기억된다.

한편, 좌/우측 채널의 보조 음량이 제어될 때, 에코로 선택적으로 부가되는 음성의 오디오 데이타 X_LE및 X_RE는 이전에 기술된 바와같은 저역필터에 의해 처리된다. 그래서, 처리된 오디오 데이타 Y_LF및 Y_RF는 에코 피드백 계수[EVL]로 승산되어, 선택된 오디오 데이타 X_LE및 X_RE로 가산되며, 외부 메모리 14El 및 14Er 에 각각 공급된다.

이와같이 저역 필터에 의해 처리된 오디오 데이타 Y_LF및 Y_RF는 에코 음량 제어 계수[EVL]로 승산되어, 상술된 주요 음량 데이타로 가산된다.

상술된 계산을 다음 식(5)와 (8)으로 표시된다.

Y_LF· [EFB] +X_LF→ Y_LF‥‥(5)

X_L· [MVL] → C, Y_LF·[EVL] +C→Z_7L‥‥(6)

Y_RF· [EFB] + X_RE→ Y_RE‥‥(7)

X_R·[MVL] →C, Y_RF·[EVL] +C→ Z_yR‥‥(8)

식 (6) 및 (8)에 의해 계산된 결과는 레지스터(87)를 통하여 버퍼 RAM(55)에 공급되며 그 내부에 기억된다.

본 발명이 상술된 샘플 음원에 공급될 때, 본 발명은 원하는 음원에 적합하게 적용될 수 있음이 명백하다.

상술된 바와같이, 에코 신호 지연 영역은 음원 데이타가 저장되는 메모리의 비어있는 영역에 제공되며, 지연 영역의 공급을 억제하는 수단이 제공되므로써, 지연 영역이 음원 데이타가 기록되는 영역에서 메모리에 부주의하게 제공되는 것으로부터 방지될 수 있다. 그래서, 에코 신호 전용의 메모리는 불필요하게 되며, 디지탈 오디오 신호 발생 장치가 제공될 수 있어, 안정적이며 명확하게 반향음을 실행할 수 있다.

제8도는 주파수 변조(FM)와 관련된 연산 처리부의 구성을 도시한 블럭도이다. 제8도에서, 제7도의 부분에 대응하는 유사 부분은 동일 참조 부호로 표시되며, 따라서 상세하게 설명하지 않는다.

제8도에 있어서, 승산기(71)에는 버스 라인(72)을 통하여 버퍼 RAM(22)과 레지스터 RAM(12)의 출력이 공급된다. 이러한 승산기(71)에는 또한 버스 라인(73)을 통하여 ROM(74, 75)의 출력이 공급된다. ROM(76)의 출력은 버스 라인(77)를 통하여 가산기(81)에 공급되며, 승산기(71)의 출력은 가산기(81)에 공급된다. 가산기(81)의 출력은 C 레지스터(82)에 공급된다. C 레지스터(82)의 출력은 버스 라인(77)를 통하여 가산기(81)에 공급되며, 또한 오버플로우 리미터(83) 및 레벨 시프터(84)를 통하여 Y₀레지스터(85), Y₁레지스터(86) 및 Y₂레지스터(87)에 공통적으로 공급된다. 레지스터(85, 87)의 출력은 버스라인(72, 73)을 통하여 승산기(71)에 공급되며, 레지스터(86)의 출력은 외부로 공급된다.

제8도에서 도시된 주요부분의 동작은 하기에 기술된다.

주파수 변조의 경우에 있어서, Y₀는 실례로 음성 #H인 선행 음성의 오디오 신호의 순시치(OUTX)이고, P 는 P(H) 및 P(L)에 의해 지시된 피치의 값이며, Pm 은 주파수 변조후 지시된 피치의 값이라고 하면, 주파수 변조에 대한 연산은 다음 식 (9)에 의해 표현될 것이다.

Pm = P(1+Y₀) ‥‥(9)

또한, SL 이 RAM(22)상의 피치 데이타(슬롯값)인 것으로 가정하면, 다음 샘플링 구간의 피치 데이타(슬롯값)는 다음 식(10)으로 표현될 것이다.

SLm = SL + Pm ‥‥(10)

결과적인 SLm 은 피치 변환 연산을 위해 RAM(22) 및 ROM(76)의 어드레스 데이타를 발생하는데 이용되어, 피치 변환 회로(23)의 입력 데이타 및 그 피치 변환 필터 계수를 발생한다.

실제로, 처리 순서는 다음과 같다.

FMOM 의 경우에 있어서, 계수(1/2)는 ROM(74)으로부터 발생되며, 상기 계수(1/2)는 승산기(71)에 의해 Y₀레지스터(85)로부터의 음성 #H의 신호에 대한 순시치 Y₀로 승산된다. 승산된 결과 및 ROM(76)으로부터의 상수(1/2)는 가산시(81)에 의해 서로 가산되어, 다음 식(11)에 의해 표현된 중간치가 C 레지스터(82)를 통하여 Y₂레지스터(87)에 기록된다.

y₀× 1/2 + 1/2 → (1 +Y₀)/2 ‥‥(11)

그래서, 이러한 중간치 및 레지스터 RAM(12)으로 부터의 피치 값 P 는 승산기(71)에 의해 서로 승산된다. 승산된 결과 및 ROM(76)으로부터의 상수[0]는 가산기(81)에 의해 서로 가산되며, 다음 식(12)에 의해 표현된 연산치는 C 레지스터(82)에서 기록된다.

P × (1 +Y₀)/2 + 0→ Pm/2 ‥‥(12)

또한, RAM(22)상의 슬롯값(SL) 및 ROM(74)으로부터의 계수(1/2)는 승산기(71)에 의해 서로 승산된다. 승산된 결과 및 식(12)으로 표현되며 레지스터(82)로부터 버스 라인(77)을 통하여 공급되는 연산치는 계산 가산기(81)에 의해 서로 가산되며, 가산된 결과는 레지스터(82) 등을 통하여 레벨 시프터(84)에 공급된다. 상기 레벨 시프터(84)는 ×2 의 레벨 시프트 연산을 실행하여, 다음 식(13)으로 표현되는 출력을 레지스터(87)를 통하여 RAM(22)으로 공급된다.

(SL × 1/2 + Pm/2) x 2 → SLm‥‥(13)

만약 변조 신호의 순시치 y₀가 제9b도에서 도시된 바와같이 변조된 신호에 대해 0 보다 크다면(y₀0), 순시 주파수는 제9a도에 도시된 바와같이 증가될 것이다. 만약 순시치 y₀가 0 보다 작다면(y₀0), 순시 주파수는 제9c도에 도시된 바와같이 감소될 것이다.

상술된 바와같이, 다수의 피치 변환 수단 또는 진폭 제어 수단의 한 출력은 주파수 변조된 또는 진폭 변조된 디지탈 오디오 신호를 얻도록 제어 신호로서 다른 피치 변환 수단 또는 진폭 제어 수단으로 공급된다. 이와 같이, 변조에 전용으로 이용되는 신호원은 불필요하게 되어, 본 실시예의 디지탈 오디오 신호 발생 장치는 간단한 구성이 될 수 있다.

제10도는 디지탈 신호 처리 장치(DSP)(10) 및 중앙 처리 장치(CPU)(13)가 시분할 방식으로 외부 RAM(14)에 데이타를 기록하거나 외부 RAM(14)으로부터 데이타를 판독할 수 있는 동기 회로의 실시예를 도시한다.

상기 실시예에서, 제10도에서 도시된 바와같이, DSP(10) 및 CPU(13)의 각 버스 라인은 래치 회로(10a, 13a) 및 스위치(97, 98, 99)를 통하여 외부 RAM(14)에 접속된다. 특히, DSP(10)의 어드레스 버스 라인, 데이타 버스 라인 및 제어 버스 라인은 래치 회로(10a)를 통하여 버스 라인 전환 스위치(97, 98, 99)의 제1의 고정 접촉부(97a, 98a, 99a)에 접속된다. 이러한 CPU(13)의 어드레스 버스 라인, 데이타 버스 라인 및 제어 버스 라인은 래치 회로(13a)를 통해 전환 스위치(97, 98 및 99)의 제2의 고정 접촉부(97b, 98b 및 99b)에 접속된다. 이들 스위치(97, 98 및 99)의 이동가능한 접촉부(97m, 98m 및 99m)는 외부 RAM(14)의 어드레스 버스 라인, 데이타 버스 라인 및 제어 버스 라인에 접속된다.

수정(quartz) 발진기(91a)와 접속된 발진기(91)로부터의 주파수 신호는 제1 및 제2주파수 분할기(92 및 93)에 인가된다. 제1주파수 분할기(92)로부터의 주파수 분할된 신호는 클럭 신호로서 DSP(10)에 인가되고, 또한, 제어 클럭 신호로서 시분할 제어 회로(94)에 인가된다. 스위치(97, 98 및 99)는 시분할 제어 회로(94)로부터 유도된 스위칭 제어 신호에 따라 위치 변경된다.

시분할 제어 회로(94)로부터의 시분할 신호는 비교기(95)의 한 입력단자에 인가되고, CPU(13)로부터의 머신 주기 신호는 비교기(95)의 다른 입력 단자에 인가된다. 비교기(95)는 스위치(97 내지 99)의 스위칭 타이밍과 CPU(13)의 머신 주기(machine cycle) 사이의 위상 차이를 검출하고, 그 일치 검출 신호를 AND 게이트(96)의 한 입력 단자에 인가시킨다. 제2주파수 분할기(93)로부터의 주파수-분할된 신호는 AND 게이트(96)의 다른 입력 단자에 인가된다. AND 게이트(96)의 출력 신호는 클럭 신호로서 CPU(13)에 인가된다.

제10도의 동기화 회로 동작은 제11a도 내지 제11d도의 타이밍도를 참조하여 설명된다.

제1주파수 분할기(92)에 의해 발진기(91)의 주파수 신호를 주파수 분할함으로써 야기된 클럭 신호(제11a도)는 DSP(10)로 인가된다고 가정한다. 그러면, 제1주파수 분할기(92)의 출력 신호는 시분할 제어 회로(94)에 인가되고, 이러한 시분할 제어 회로(94)는 제1주파수 분할기(92)로부터 출력 신호의 8 주기가 한 주기로서 취해지는 시분할 제어를 실행한다. 결과적으로, 시분할 제어 회로(94)는 시분할 신호로서, 제11b도에 도시된 바와같이 DSP(10) 클럭 신호의 매 4 주기로 고 레벨과 저 레벨을 반복적으로 진행하는 신호를 발생된다.

제2주파수 분할기(93)의 주파수 분할 비는 제1주파수 분할기(92)의 주파수 분할 비의 4배가 되도록 선택되며, 그에따라 제2주파수 분할기(93)는 DSP(10)로부터의 클럭 신호 주파수의 1/4 주파수를 갖는 주파수 신호를 발생한다. 이러한 주파수 신호는 제11c도에 도시된 바와같이 클럭 신호로서 CPU(13)에 인가된다. 이 경우에 있어서, CPU(13)의 머신 주기는 제11d도에 도시된 바와같이 시분할 신호와 동기하여 변화하는 신호가 된다. 디지탈 오디오 신호 발생 장치의 전원 스위치가 켜졌(ON)을 때, 비교기(95)가 시분할 신호 및 머신 주기 신호가 위상 반전되는 것을 검출한다면, 일치 검출 신호는 AND 게이트(96)에 인가되지 않으므로, 클럭 신호는 더이상 AND 게이트(96)로부터 CPU(13)에 인가되지 않는다. 즉, CPU(13)의 클럭 신호(제11c도)는 시분할 신호 및 머신 주기 신호가 위상차가 있게 되므로 파선으로 도시된 바와같은 펄스를 손실한다. 그러므로, 머신 주기는 절반의 주기 만큼 이동되어, 정상 상태에 위치하게 된다.

또한, 데이타가 시분할 방식으로 DSP(10) 및 CPU(13)에 의해 외부 RAM(14)에 기록 및/또는 외부 RAM으로부터 판독되는 동작은 제12a도 내지 제12g도를 참조하여 설명한다.

본 실시예에 있어서, 외부 RAM(14)의 한 액세스 시간은 약 330ns가 되도록 선택되고, DSP(10)의 한 메모리 액세스 시간은 약 240ns가 되도록 선택된다. 또한, CPU(13)의 한 머신 주기는 약 1 마이크로초가 되도록 선택되고, 한 머신 주기내의 약 375ns를 한 메모리 액세스 시간으로 이용한다.

제10도의 상술된 동기화 회로는 제12a, 제12b 및 제12c도에 도시된 바와 같은 정상 상태에서 DSP(10)의 클럭 신호, CPU(13)의 클럭 신호 및 시분할 신호를 발생한다고 가정한다. 그러면, 이경우에서, CPU(13)의 각각의 메모리 액세스 주기(Mc)는 제12d도에 도시된 바와같이 한 머신 주기(5)의 제2차의 1/2부분으로 제공된다. 다음, 제12e도에 도시된 바와같이, DSP(10)의 두 메모리 액세스 주기(M_D1및 M_D2)는 한 머쉰 주기(S)의 제1차의 1/2부분으로 제공된다.

반면에, 외부 RAM(14)의 한 액세스 시간은 약 330ns가 되어, 제12g도에 도시된 바와같이, 각각 동일한 간격을 갖는 3개의 액세스 주기(M_D1', M_D2' 및 M_C')는 제12g도에 도시된 것처럼 한 머신 주기(5)로 제공한다.

DSP(10), CPU(13) 및 외부 RAM(14)의 액세스 주기는 상술한 바와같이 일치하지 않지만, 본 실시예에 따라 액세스 주지의 상술한 변위는 래치 회로(10a 및 13a)의 래치 동작과 시분할 제어 회로(94)에 의해 스위치(97 내지 99)의 스위칭 제어로 적절히 조절될 수 있다. 보다 구체적으로, 시분할 제어 회로(94)는 제2f도에 도시된 스위칭 제어 신호를 발생하여, 제12c도에 도시된 시분할 신호를 기초로 하여 스위치(97, 98 및 99)의 이동가능한 접촉부(97m, 98m 및 99m)는 외부 RAM(14)의 제1액세스 주기(M_D1') 및 제2액세스 주기(M_D2')동안 제1고정 접촉부(97a, 98a 및 99a)에 접속되고, 스위치(97, 98 및 99)의 이동가능한 접촉부(97m, 98m 및 99m)는 제3액세스 주기(M_C')동안 제2고정 접촉부(97b, 98b 및 99b)에 접속된다. DSP(10)에 접속된 래치 회로(10a)는 외부 RAM(14)의 제1액세스 주기(M_D1')가 종결될 때까지 DSP(10)의 제1액세스 주기(M_D1)동안 버스 라인을 통해 인가된 신호를 보유하도록 적합되고, 외부 RAM(14)의 제2액세스 주기(M_D2')가 종결될 때까지 DSP(10)의 제2액세스 주기(M_D2)동안 버스 라인을 통해 인가된 신호를 보유하도록 적합된다. 이러한 방식에 있어서, CPU(13)에 접속된 래치회로(13a)는 외부 RAM(14)의 제3액세스 주기(M_C')가 종결될 때까지 CPU(13)의 액세스 주기(Mc)동안 버스 라인을 통해 인가된 신호를 보유하도록 적합된다. 래치 회로(10a 및 13a)의 래치 동작은 예를들어, CPU(13)에 의해 제어된다.

상술된 바와같이, DSP(10) 및 CPU(13)는 시분할 방식으로 단일 외부 RAM(14)을 분할시킬 수 있어, 외부 RAM(14)은 더 효과적으로 이용될 수 있다. 그러므로, DSP(10) 및 CPU(13)의 데이타 처리를 위한 외부 RAM(14)은 보다 작은 메모리로 구성될 수 있다. 또한, DSP(10) 및 CPU(13)의 다른 액세스 주기는 동일하게 되도록 조절되고, 이 실시예에서, 하나의 액세스 처리는 약 330ns의 매 주기로 실행된다. 따라서, 비교적 값이 싼, 비교적 낮은 액세스 속도의 메모리 장치가 외부 RAM(14)으로 이용될 수 있다.

상기 언급된 실시예에서는 비교적 높은 액세스 속도의 DSP(10)와 비교적 낮은 액세스 속도의 CPU(13)의 조합을 이용하지만, 본 발명은 상기 언급된 조합으로 한정되지 않으며, 액세스 주기는 데이타 처리 수단 및 메모리 조합의 액세스 속도에 따라 적절히 조절될 수 있다.

또한, 본 실시예의 디지탈 오디오 신호 발생 장치에 따라서, 한 외부 메모리가 데이타 처리 수단의 두 셋트에 공통으로 이용되기 때문에, 메모리는 더 효과적으로 이용 될 수 있고, 메모리가 절감될 수 있다.

첨부된 도면을 참고하여 상세히 본 발명의 양호한 실시예를 설명하였으나, 본 발명은 이들 실시예에 제한되지 않으며, 많은 변경 및 수정안이 본 청구범위에 정의된 바와같은 본 발명의 새로운 개념의 정신 및 범위에 벗어나지 않고서 상기 기술에 숙련된 사람들에 의해 제시될 수 있음은 명확하다.

Claims

디지탈 오디오 신호 발생 장치에 있어서: 디지탈 오디오 신호를 기억하기 위한 메모리 수단; 상기 메모리 수단으로부터 상기 디지탈 오디오 신호의 판독을 제어하기 위한 제어 수단; 상기 제어 수단에 의해 판독된 상기 디지탈 오디오 신호의 소정의 음성 합성을 실행하기 위한 신호 처리 수단; 상기 제어 수단 및 상기 신호 처리 수단의 음성 합성에 이용되는 임시 메모리 수단; 및 반향음(reverberation sound)이 상기 신호 처리 수단에서의 음성 합성에 의해 처리된 디지탈 오디오 신호에 부가될 때, 지연 처리를 실행하기 위해 상기 임시 메모리 수단의 비어있는 영역에 지연 영역을 설정하기 위한 수단을 구비하는 것을 특징으로 하는 디지탈 오디오 신호 발생 장치.
제1항에 있어서, 지연 영역 설정 수단의 동작을 금지하기 위한 수단을 더 구비하여, 상기 비어있는 영역이 부주의로 상기 메모리 수단에 제공되는 것을 방지할 수 있는 것을 특징으로 하는 디지탈 오디오 신호 발생 장치.
제1항에 있어서, 메모리 수단(14)으로부터 판독된 다수의 디지탈 오디오 신호는 다수의 피치 변환 수단(23,23b,23c,23d,23e,23f,23g,23h)을 통하여 개별적으로 처리되고, 피치 변환 수단(23,23b,23c,23d,23e,23f,23g)중 한 피치 변환 수단의 출력을 제어 신호로서 다른 피치 변환 수단(23b,23c,23d,23e,23f,23g,23h)으로 공급하는 수단을 구비하여, 주파수 변조된 디지탈 오디오 신호가 상기 다른 피치 변환 수단(23b,23c, 23d,23e,23f,23g,23h)으로부터 발생되는 것을 특징으로 하는 디지탈 오디오 신호 발생 장치.
제1항에 있어서, 메모리 수단으로부터 판독된 다수의 디지탈 오디오 신호는 다수의 진폭 제어 수단을 통하여 개별적으로 처리되고, 진폭 제어 수단중 한 수단의 출력을 제어 신호로서 다른 진폭 제어 수단으로 공급하는 수단을 구비하여, 진폭 변조된 디지탈 오디오 신호가 상기 다른 진폭 제어 수단으로부터 발생되는 것을 특징으로 하는 디지탈 오디오 신호 발생 장치.
디지탈 오디오 신호 발생 장치에 있어서: 제1실행 주기를 가지며, 상기 주기에 따라 동작을 실행하고, 공통 메모리(14)에 대하여 데이타를 기록 및 판독하기 위한 제1실행 수단(13); 상기 제1실행 주기와는 다른 제2실행 주기를 가지며, 상기 제2주기에 따라 디지탈 오디오 신호를 지연하기 위한 동작을 실행하고, 상기 공통 메모리(14)에 대하여 디지탈 오디오 신호를 기록 및 판독하기 위한 제2실행 수단(10); 상기 제1 및 제2실행 수단중 어느 한 실행 수단에 의해 상기 공통 메모리(14)에 대하여 데이타가 기록 및 판독되도록 상기 제1 및 제2실행 수단중 어느 한 실행 수단을 상기 공통 메모리에 선택적으로 접속하기 위한 선택 수단(97, 98,99); 상기 제1실행 수단(13)에 의해 상기 공통 메모리에 대하여 데이타가 기록 및 판독되지 않는 비-액세스 주기동안, 상기 제2실행 수단(10)에 의해 상기 공통 메모리(14)에 대하여 데이타가 기록 및 판독될 수 있도록, 상기 선택 수단(97, 98, 99)을 제어하기 위한 제어 수단(94); 및 상기 제2실행 수단(10)과 상기 공통 메모리(14) 사이에 제공되어, 상기 제2실행 수단(10)이 상기 공통 메모리(14)에 대하여 데이타를 기록 및 판독하는 주기가 상기 비-액세스 주기와 실질적으로 일치하도록 데이타를 보유(holding)하기 위한 보유 수단(10a)을 구비하는 것을 특징으로 하는 디지탈 오디오 신호 발생 장치.