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KR0147680B1 - 클럭지연회로 - Google Patents

클럭지연회로

Info

Publication number
KR0147680B1
KR0147680B1 KR1019950007946A KR19950007946A KR0147680B1 KR 0147680 B1 KR0147680 B1 KR 0147680B1 KR 1019950007946 A KR1019950007946 A KR 1019950007946A KR 19950007946 A KR19950007946 A KR 19950007946A KR 0147680 B1 KR0147680 B1 KR 0147680B1
Authority
KR
South Korea
Prior art keywords
inverter
clock
delay circuit
clock delay
circuit
Prior art date
Application number
KR1019950007946A
Other languages
English (en)
Other versions
KR960038548A (ko
Inventor
이강복
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950007946A priority Critical patent/KR0147680B1/ko
Publication of KR960038548A publication Critical patent/KR960038548A/ko
Application granted granted Critical
Publication of KR0147680B1 publication Critical patent/KR0147680B1/ko

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 클럭지연 회로에 관한 것으로, 각각 다른 지연시간을 갖는 클럭지연 회로를 구현함에 있어서, 레지스터에 지연시간과 관계된 데이터를 프로그래밍 하므로서 클럭지연 회로를 손쉽게 구현할 수 있는 클럭지연 회로를 제공하기 위한 것이다. 이를 위한 본 발명의 클럭지연 회로는 복수개의 인버터가 직렬로 연결되어 입력신호를 지연시키는 지연부와, 상기 각 지연부의 인버터 출력측에 병렬로 접속되어 각각의 인버터에 의해 출력된 클럭신호를 충, 방전하는 복수개의 캐패시터와, 상기 각 캐패시터와 인버터 사이에 직렬로 연결되어 캐패시터의 충, 방전을 스위칭하는 복수개의 트랜스미션 게이트(Transmission Gate)와, 원하는 지연시간에 따라 상기 각 트랜스미션 게이트(Transmission Gate)의 온-오프(ON-OFF)를 제어하는 레지스타를 포함하여 구성됨을 특징으로 한다.

Description

클럭지연회로
제1도는 종래의 클럭지연 회로를 나타낸 회로도.
제2도는 본 발명의 클럭지연 회로를 나타낸 회로도.
*도면의 주요부분에 대한 부호의 설명
11: 레지스터 블럭 12: 제1인버터
12a: 제2인버터 13: 제1트랜스미션 게이트(Transmission Gate)
14: 캐패시터
본 발명은 클럭지연 회로에 관한 것으로, 특히 지연시간에 관계된 데이터를 레지스터에 프로그래밍 하도록 한 클럭지연 회로에 관한 것이다. 일반적으로 클럭지연 회로는 회로 및 시스템 상호간의 동작에 시간적 기준을 두어 동기를 취함에 있어서 동기신호의 발생에 시간적 차이를 주기 위한 회로이다. 이하, 종래 기술에 의한 클럭지연 회로의 구성을 설명하면 다음과 같다.
제1도는 종래 기술에 의한 클럭지연 회로를 나타내었다. 먼저 제1도에서와 같이 입력되는 클럭신호를 반전시키는 직렬로 연결된 복수개의 인버터(Inverter)와 상기 각각의 인버터 사이에 병렬로 접속되어 인버터에 의해 반전된 클럭신호가 하이(High)레벨 일때 이를 저장하고, 로우(Low)레벨 일때는 저장된 클럭신호를 다음 인버터의 입력축으로 방출하는 캐패시터로 구성되어 있다. 이와 같이 구성된 종래의 클럭지연 회로의 동작설명은 다음과 같다.
입력되는 클럭신호가 로우(Low)일때 제1인버터(1)를 통과하면 하이(High)신호로 반전된다. 이때 제1인버터(1)에 의해 반전된 신호가 하이(High)이면, 제1인버터와 , 제2인버터(2) 사이에 병렬로 접속된 제1캐패시터(3)는 제1인버터에 의해 반전된 클럭신호를 저장한다.이어서 다음 클럭신호가 하이(High)신호 일때 제1인버터를 통과하면 로우(Low)신호로 반전되고, 이때 제1캐패시터(3)에 저장된 클럭신호가 제2인버터(2)위 입력측에 인가되어 제2인버터(2)는 로우(Low)신호를 출력하게 되어, 결국 제 1캐패시터에 의해 클럭시간이 딜레이(Delay)된다. 상기와 같은 종래의 클럭지연 회로는 필요로 하는 지연시간에 따라 인버터와 캐패시터를 조정하여 하드웨어적으로 클럭지연 회로는 구현해야 한다. 즉, 각각 다른 지연시간을 갖는 클럭회로가 필요한 경우 그 때마다 해당하는 지연시간에 맞게 인버터와 캐패시터의 용량 및 수(數)를 조정해야 하므로, 회로구성이 번거로우며 집적회로에 실현할 경우에는 점유면적이 커지게 되는 문제점이 있었다. 본 발명은 상술한 종래의 클럭지연 회로의 문제점을 해결하기 위해 안출한 것으로, 레지스터(Register)를 이용하여 프로그램밍이 가능한 클럭지연 회로를 소프트웨어(Software)적으로 구현하기 위한 클럭지연 회로를 제공함에 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명의 클럭지연 회로는 복수개의 인버터가 직렬로 연결되어 입력신호를 지연시키는 지연부, 상기 각 지연부의 인버터 출력측에 병렬로 접속되어 각각의 인버터에 의해 출력된 클럭신호를 충, 방전을 스위칭하는 복수개의 캐패시터와, 상기 각 캐패시터와 인버터 사이에 직렬로 연결되어 캐패시터의 충,방전을 스위칭하는 복수개의 트랜스미션 게이트(Transmission Gate)와 원하는 지연시간에 따라 상기 각 트랜스미션 게이트(Transmission Gate)의 온-오프(ON-OFF)를 제어하는 레지스터를 포함하여 구성된다. 이와 같은 구성은 따른 본 발명의 클럭지연 회로의 동작설명은 다음과 같다.
제2도는 본 발명에 의한 클럭지연 회로를 나타내었다. 제2도에서와 같이 클럭신호가 인가되기 이전에 레지스터(11)에 클럭지연 시간에 관계된 특정 데이터를 입력한다. 이어서 클럭신호가 인가되고, 상기 레지스터(11)에 입력된 특정 데이터에 따라 제1트랜스미션 게이트(Transmission Gate)(13)의 온-오프(ON-OFF)가 결정된다. 이때 제1인버터(12)에 의해 반전된 클럭신호가 하이(High)이고, 상기 제1트랜스미션 게이트(Transmission Gate)(13)가 온(ON)상태가 되면, 상기 반전된 클럭신호가 제1캐패시터(14)에 저장된다. 또한 제1인버터(12)에 의해 반전된 클럭신호가 하이(High) 일지라도 상기 제1트랜스미션 게이트(Transmission Gate)(13)가 오프(OFF)상태가 되면 반전된 클럭신호는 제1캐패시터(14)에 저장되지 않고 제2인버터(12a)의 입력에 인가된다. 결과적으로, 상기 레지스터의 입력된 특정 데이터에 따라 전체 회로의 캐패시턴스(Capacitance)가 달라져서 지연시간이 각각 다른 회로를 소프트웨어적으로 손쉽게 구현할 수 있다. 이상 상술한 바와 같이 본 발명의 클럭지연 회로는 지연시간에 관계된 특정값을 레지스터에 프로그래밍 함으로써 각각 다른 지연시간을 필요로 하는 클럭지연회로를 손쉽게 구현할 수 있으며, 에러발생시 수정이 용이하나, 또한 메모리 회로에서 리드 펄스(READ Pulse)의 폭을 발생시키는데 있어서 레지스터의 입력에 따라 소프트웨어(Software)적으로 최적의 펄스(Pulse)폭을 유도해 낼수 있으며, 마이컴(Micom) 시스템의 클럭에 있어서는 시스템 클럭간의 넌-오버랩(Non-Overlap)간격을 조절하는데 이용하여 시스템의 동작을 안정화 하는데 효과가 있다.

Claims (1)

  1. 복수개의 인버터가 직렬로 연결되어 입력신호를 지연시키는 지연부와, 상기 각 지연부의 인버터 출력측에 병렬로 접속되어 각각의 인버터에 의해 출력된 클럭신호를 충, 방전하는 복수개의 캐패시터와, 상기 각 캐패시터와 인버터 사이에 직렬로 연결되어 캐패시터의 충, 방전을 스위칭하는 복수개의 트랜스미션 게이트(Transmission Gate)와, 원하는 지연시간에 따라 상기 각 트랜스미션 게이트(Transmission Gate)의 온-오프(ON-OFF)를 제어하는 레지스터를 포함하여 구성됨을 특징으로 하는 클럭지연회로.
KR1019950007946A 1995-04-06 1995-04-06 클럭지연회로 KR0147680B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101337186B1 (ko) * 2006-04-18 2013-12-05 에이저 시스템즈 엘엘시 프로그램가능한 지연 회로 및 이를 포함하는 집적 회로

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* Cited by examiner, † Cited by third party
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KR101337186B1 (ko) * 2006-04-18 2013-12-05 에이저 시스템즈 엘엘시 프로그램가능한 지연 회로 및 이를 포함하는 집적 회로

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