JPH1165699A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1165699A JPH1165699A JP10090176A JP9017698A JPH1165699A JP H1165699 A JPH1165699 A JP H1165699A JP 10090176 A JP10090176 A JP 10090176A JP 9017698 A JP9017698 A JP 9017698A JP H1165699 A JPH1165699 A JP H1165699A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Dram (AREA)
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Abstract
(57)【要約】
【課題】 プロセスによる変動があってもクロックスキ
ューを可及的に低減する。 【解決手段】 クロック信号を出力するＤＬＬ回路と、
このＤＬＬ回路の出力端に一端が接続されて前記クロッ
ク信号を通す少なくとも１個の配線部と、この配線部を
介して前記ＤＬＬ回路からのクロック信号を受ける少な
くとも１個の負荷回路とを備える複数の機能ブロックを
有し、前記ＤＬＬ回路は基準クロックと前記配線部の他
端からのクロック信号との位相差が所定値となるクロッ
ク信号を出力することを特徴とする。
ューを可及的に低減する。 【解決手段】 クロック信号を出力するＤＬＬ回路と、
このＤＬＬ回路の出力端に一端が接続されて前記クロッ
ク信号を通す少なくとも１個の配線部と、この配線部を
介して前記ＤＬＬ回路からのクロック信号を受ける少な
くとも１個の負荷回路とを備える複数の機能ブロックを
有し、前記ＤＬＬ回路は基準クロックと前記配線部の他
端からのクロック信号との位相差が所定値となるクロッ
ク信号を出力することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関する。
に関する。
【０００２】
【従来の技術】近年半導体集積回路装置は大規模化さ
れ、半導体集積回路装置を構成する各機能ブロック等に
クロックを適切な遅延時間で分配することが重要となっ
てきている。
れ、半導体集積回路装置を構成する各機能ブロック等に
クロックを適切な遅延時間で分配することが重要となっ
てきている。
【０００３】各機能ブロックにクロックを等遅延時間と
なるように分配する、従来の半導体集積回路装置の例を
図７に示す。図７において、負荷回路７６ｉ（ｉ＝ａ，
ｂ，ｃ，ｄ）を含む機能ブロック６１ｉをツリー構造と
し、各機能ブロックの終端節点（リーフ）で等遅延時間
となるように回路シミュレータによって配置する。そし
て弱まったクロック信号ｆを増幅するために各節点には
バッファ７１，７２，７３ａ，７３ｂ，７４ａ〜７４
ｄ，７５ａ〜７５ｄ，７６ａ〜７６ｄが設けられてい
る。
なるように分配する、従来の半導体集積回路装置の例を
図７に示す。図７において、負荷回路７６ｉ（ｉ＝ａ，
ｂ，ｃ，ｄ）を含む機能ブロック６１ｉをツリー構造と
し、各機能ブロックの終端節点（リーフ）で等遅延時間
となるように回路シミュレータによって配置する。そし
て弱まったクロック信号ｆを増幅するために各節点には
バッファ７１，７２，７３ａ，７３ｂ，７４ａ〜７４
ｄ，７５ａ〜７５ｄ，７６ａ〜７６ｄが設けられてい
る。
【０００４】また図８に示すように、図７に示す従来の
半導体集積回路装置において各機能ブロック６１ｉ（ｉ
＝ａ，ｂ，ｃ，ｄ）の終端節点を短絡させることによ
り、各機能ブロック６１ｉの終端節点でのクロック信号
の位相差を低減させることも行われている。
半導体集積回路装置において各機能ブロック６１ｉ（ｉ
＝ａ，ｂ，ｃ，ｄ）の終端節点を短絡させることによ
り、各機能ブロック６１ｉの終端節点でのクロック信号
の位相差を低減させることも行われている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体集積回路装置においては、設計時には遅延
時間が適切に分配されていても製造プロセスの変動等に
よって各機能ブロックの入力端でクロック信号に位相差
が生じてしまうという問題がある。この製造プロセスの
変動等によって生じる位相差を考慮して設計段階で回路
シュミュレーションを行うことは可能であるが、非常に
時間がかかり、効率的ではない。
従来の半導体集積回路装置においては、設計時には遅延
時間が適切に分配されていても製造プロセスの変動等に
よって各機能ブロックの入力端でクロック信号に位相差
が生じてしまうという問題がある。この製造プロセスの
変動等によって生じる位相差を考慮して設計段階で回路
シュミュレーションを行うことは可能であるが、非常に
時間がかかり、効率的ではない。
【０００６】本発明は上記事情を考慮してなされたもの
であって、プロセスによる変動等があってもクロックス
キューが生じるのを可及的に防止することのできる半導
体集積回路装置を提供することを目的とする。
であって、プロセスによる変動等があってもクロックス
キューが生じるのを可及的に防止することのできる半導
体集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明による半導体集積
回路装置は、クロック信号を出力するＤＬＬ回路と、こ
のＤＬＬ回路の出力端に一端が接続されて前記クロック
信号を通す少なくとも１個の配線部と、この配線部を介
して前記ＤＬＬ回路からのクロック信号を受ける少なく
とも１個の負荷回路と、を備える複数の機能ブロックを
有し、前記ＤＬＬ回路は基準クロック信号と前記配線部
の他端からのクロック信号との位相差が所定値となるク
ロック信号を出力することを特徴とする。
回路装置は、クロック信号を出力するＤＬＬ回路と、こ
のＤＬＬ回路の出力端に一端が接続されて前記クロック
信号を通す少なくとも１個の配線部と、この配線部を介
して前記ＤＬＬ回路からのクロック信号を受ける少なく
とも１個の負荷回路と、を備える複数の機能ブロックを
有し、前記ＤＬＬ回路は基準クロック信号と前記配線部
の他端からのクロック信号との位相差が所定値となるク
ロック信号を出力することを特徴とする。
【０００８】なお、前記複数の機能ブロックの内の少な
くとも１つの機能ブロックの前記配線部は複数個設けら
れ、かつ各配線部には各配線部に対応して少なくとも１
個の負荷回路が設けられ、前記複数個の配線部の各々の
一端は短絡されて前記ＤＬＬ回路の出力を受け、前記複
数個の配線部の各々の他端が短絡されて前記クロック信
号が入力される前記ＤＬＬ回路の入力端に接続されてい
るように構成しても良い。
くとも１つの機能ブロックの前記配線部は複数個設けら
れ、かつ各配線部には各配線部に対応して少なくとも１
個の負荷回路が設けられ、前記複数個の配線部の各々の
一端は短絡されて前記ＤＬＬ回路の出力を受け、前記複
数個の配線部の各々の他端が短絡されて前記クロック信
号が入力される前記ＤＬＬ回路の入力端に接続されてい
るように構成しても良い。
【０００９】なお、前記複数機能ブロックの配線部の他
端は短絡され、この短絡された末端からのクロック信号
と、外部から送られてくるクロック信号とに基づいて前
記基準クロック信号を生成して前記複数の機能ブロック
の各々のＤＬＬ回路に前記基準クロック信号を送出する
ＰＬＬ回路を更に備えているように構成しても良い。
端は短絡され、この短絡された末端からのクロック信号
と、外部から送られてくるクロック信号とに基づいて前
記基準クロック信号を生成して前記複数の機能ブロック
の各々のＤＬＬ回路に前記基準クロック信号を送出する
ＰＬＬ回路を更に備えているように構成しても良い。
【００１０】なお、前記ＤＬＬ回路は、前記基準クロッ
ク信号に基づいてこの基準クロック信号からの遅延量が
異なる複数の遅延信号を生成する遅延回路と、前記基準
クロック信号と前記配線部の他端からのクロック信号と
の位相を比較し、位相差が所定値となる制御信号を出力
する位相比較回路と、前記制御信号に基づいて前記複数
の遅延信号の中から１つの遅延信号を選択して前記配線
部に出力する手段と、を備えているように構成しても良
い。
ク信号に基づいてこの基準クロック信号からの遅延量が
異なる複数の遅延信号を生成する遅延回路と、前記基準
クロック信号と前記配線部の他端からのクロック信号と
の位相を比較し、位相差が所定値となる制御信号を出力
する位相比較回路と、前記制御信号に基づいて前記複数
の遅延信号の中から１つの遅延信号を選択して前記配線
部に出力する手段と、を備えているように構成しても良
い。
【００１１】なお、前記遅延回路は複数の遅延素子が直
列に接続された直列回路を有しているように構成しても
良い。
列に接続された直列回路を有しているように構成しても
良い。
【００１２】なお、前記遅延回路は各々が複数個の遅延
素子が直列に接続された複数個の直列回路を有し、これ
らの複数個の直列回路は並列に接続され、かつ各直列回
路の遅延量は異なっているように構成しても良い。
素子が直列に接続された複数個の直列回路を有し、これ
らの複数個の直列回路は並列に接続され、かつ各直列回
路の遅延量は異なっているように構成しても良い。
【００１３】また、本発明による半導体集積回路装置
は、基準クロック信号とこの基準クロック信号の位相を
シフトした少なくとも１個のシフトクロック信号を受け
て第１のクロック信号を出力するＤＬＬ回路と、このＤ
ＬＬ回路の出力端に一端が接続されて前記第１のクロッ
ク信号を通す少なくとも１個の配線部と、この配線部を
介して前記ＤＬＬ回路からの第１のクロック信号を受け
る少なくとも１個の負荷回路と、を各々が備える複数の
機能ブロックを有し、前記ＤＬＬ回路は基準クロック信
号と前記配線部の他端から出力される第２のクロック信
号との位相差が所定値となる第１のクロック信号を出力
することを特徴とする。
は、基準クロック信号とこの基準クロック信号の位相を
シフトした少なくとも１個のシフトクロック信号を受け
て第１のクロック信号を出力するＤＬＬ回路と、このＤ
ＬＬ回路の出力端に一端が接続されて前記第１のクロッ
ク信号を通す少なくとも１個の配線部と、この配線部を
介して前記ＤＬＬ回路からの第１のクロック信号を受け
る少なくとも１個の負荷回路と、を各々が備える複数の
機能ブロックを有し、前記ＤＬＬ回路は基準クロック信
号と前記配線部の他端から出力される第２のクロック信
号との位相差が所定値となる第１のクロック信号を出力
することを特徴とする。
【００１４】なお、前記複数の機能ブロックの内の少な
くとも１つの機能ブロックの前記配線部は複数個設けら
れ、かつ各配線部には各配線部に対応して少なくとも１
個の負荷回路が設けられ、前記複数個の配線部の各々の
一端は短絡されて前記ＤＬＬ回路の出力を受け、前記複
数個の配線部の各々の他端が短絡されて前記第２のクロ
ック信号が入力される前記ＤＬＬ回路の入力端に接続さ
れるように構成しても良い。
くとも１つの機能ブロックの前記配線部は複数個設けら
れ、かつ各配線部には各配線部に対応して少なくとも１
個の負荷回路が設けられ、前記複数個の配線部の各々の
一端は短絡されて前記ＤＬＬ回路の出力を受け、前記複
数個の配線部の各々の他端が短絡されて前記第２のクロ
ック信号が入力される前記ＤＬＬ回路の入力端に接続さ
れるように構成しても良い。
【００１５】なお、外部から送られてくるクロック信号
に基づいて前記基準クロック信号と前記シフトクロック
信号とを生成して前記複数の機能ブロックの各々のＤＬ
Ｌ回路に送出するＰＬＬ回路を更に備えるように構成し
ても良い。
に基づいて前記基準クロック信号と前記シフトクロック
信号とを生成して前記複数の機能ブロックの各々のＤＬ
Ｌ回路に送出するＰＬＬ回路を更に備えるように構成し
ても良い。
【００１６】なお、前記シフトクロック信号は前記基準
クロック信号の位相を９０度遅らした第１のシフトクロ
ック信号であり、前記ＤＬＬ回路は、前記基準クロック
信号および前記第１のシフトクロック信号に基づいてこ
の基準クロック信号から位相が１８０度遅れた第２のシ
フトクロック信号および前記第１のシフトクロック信号
から１８０度遅れた第３のシフトクロック信号を生成す
るシフトクロック生成手段と、指令信号に基づいて、前
記基準クロック信号、第１乃至第３のシフトクロック信
号の中から１つのクロック信号を選択して、この選択し
たクロック信号を出力する選択回路と、前記配線部の他
端から出力される第２のクロック信号と前記基準クロッ
ク信号との位相を比較してこの第２のクロック信号の、
前記基準クロック信号からの位相遅れ量を検出し、この
位相遅れ量に基づいて前記指令信号を前記選択回路に送
出する位相比較回路と、この位相比較回路によって検出
された位相遅れ量に応じた遅延を前記選択回路から出力
されたクロック信号に与えて前記配線部に出力する遅延
回路と、を備えたことを特徴とする。
クロック信号の位相を９０度遅らした第１のシフトクロ
ック信号であり、前記ＤＬＬ回路は、前記基準クロック
信号および前記第１のシフトクロック信号に基づいてこ
の基準クロック信号から位相が１８０度遅れた第２のシ
フトクロック信号および前記第１のシフトクロック信号
から１８０度遅れた第３のシフトクロック信号を生成す
るシフトクロック生成手段と、指令信号に基づいて、前
記基準クロック信号、第１乃至第３のシフトクロック信
号の中から１つのクロック信号を選択して、この選択し
たクロック信号を出力する選択回路と、前記配線部の他
端から出力される第２のクロック信号と前記基準クロッ
ク信号との位相を比較してこの第２のクロック信号の、
前記基準クロック信号からの位相遅れ量を検出し、この
位相遅れ量に基づいて前記指令信号を前記選択回路に送
出する位相比較回路と、この位相比較回路によって検出
された位相遅れ量に応じた遅延を前記選択回路から出力
されたクロック信号に与えて前記配線部に出力する遅延
回路と、を備えたことを特徴とする。
【００１７】
【発明の実施の形態】本発明による半導体集積回路装置
の第１の実施の形態の構成を図１に示す。この実施の形
態の半導体集積回路装置１は、複数の機能ブロック３
ａ，３ｂ，３ｃ，３ｄを有し、各機能ブロック３ｉ（ｉ
＝ａ，ｂ，ｃ，ｄ）はＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅ
ｄ Ｌｏｏｐｓ）回路５と、クロック入力端部６と、ツ
リー部７と、負荷回路８（例えばフリップフロップ群か
らなるシフトレジスタ８）と、クロック出力端部９とを
備えている。
の第１の実施の形態の構成を図１に示す。この実施の形
態の半導体集積回路装置１は、複数の機能ブロック３
ａ，３ｂ，３ｃ，３ｄを有し、各機能ブロック３ｉ（ｉ
＝ａ，ｂ，ｃ，ｄ）はＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅ
ｄ Ｌｏｏｐｓ）回路５と、クロック入力端部６と、ツ
リー部７と、負荷回路８（例えばフリップフロップ群か
らなるシフトレジスタ８）と、クロック出力端部９とを
備えている。
【００１８】半導体集積回路装置１の外部から送られて
くるクロック信号ｆ0 （以下、基準クロックｆ0 ともい
う）は、各機能ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，ｄ）の
ＤＬＬ回路５に入力される。各機能ブロックのＤＬＬ回
路５は、基準クロックｆ0 およびクロック出力端部９か
らのクロック信号を受け、この基準クロックｆ0 に対し
て一定の遅延量（基準クロックｆ0 の１周期または半周
期の遅延量）を有するクロック信号を生成してクロック
入力端部６に送出する。
くるクロック信号ｆ0 （以下、基準クロックｆ0 ともい
う）は、各機能ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，ｄ）の
ＤＬＬ回路５に入力される。各機能ブロックのＤＬＬ回
路５は、基準クロックｆ0 およびクロック出力端部９か
らのクロック信号を受け、この基準クロックｆ0 に対し
て一定の遅延量（基準クロックｆ0 の１周期または半周
期の遅延量）を有するクロック信号を生成してクロック
入力端部６に送出する。
【００１９】クロック入力端部６に送られたクロック信
号は分配されてツリー部７に送られ、各ツリー部７から
負荷回路８に送られる。そして各ツリー部７の終端であ
るクロック出力端部９を介してクロック信号がＤＬＬ回
路５に帰還される。
号は分配されてツリー部７に送られ、各ツリー部７から
負荷回路８に送られる。そして各ツリー部７の終端であ
るクロック出力端部９を介してクロック信号がＤＬＬ回
路５に帰還される。
【００２０】上記ＤＬＬ回路５は図２に示すように可変
ディレイライン２１と、切り替え回路２２と、位相比較
器２４と、アップダウンカウンタ２５とを備えている。
可変ディレイライン２１は基準クロックｆ0 を受け、こ
の基準クロックｆ0 と、この基準クロックｆ0 から遅延
素子１個分の遅延、遅延素子２個分の遅延、遅延素子３
個分の遅延、…遅延素子ｎ個分の遅延したクロック信号
を出力する。この可変ディレイライン２１の具体的な構
成は、図４（ａ）に示すように、例えばインバータから
なる遅延素子３３が、１個直列に接続された第１の直列
回路、２個直列に接続された第２の直列回路、３個直列
に接続された第３の直列回路等を有している。そして入
力端３１に基準クロックが入力され、出力端３８ａから
は基準クロックｆ0 が出力され、第１の直列回路の出力
端３８ｂからは遅延素子１個分の遅延量を有するクロッ
ク信号が出力され、第２の直列回路の出力端３８ｃから
は遅延素子２個分の遅延量を有するクロック信号が出力
され、第３の直列回路の出力端３８ｄからは遅延素子３
個分の遅延量を有するクロック信号が出力される構成と
なっている。
ディレイライン２１と、切り替え回路２２と、位相比較
器２４と、アップダウンカウンタ２５とを備えている。
可変ディレイライン２１は基準クロックｆ0 を受け、こ
の基準クロックｆ0 と、この基準クロックｆ0 から遅延
素子１個分の遅延、遅延素子２個分の遅延、遅延素子３
個分の遅延、…遅延素子ｎ個分の遅延したクロック信号
を出力する。この可変ディレイライン２１の具体的な構
成は、図４（ａ）に示すように、例えばインバータから
なる遅延素子３３が、１個直列に接続された第１の直列
回路、２個直列に接続された第２の直列回路、３個直列
に接続された第３の直列回路等を有している。そして入
力端３１に基準クロックが入力され、出力端３８ａから
は基準クロックｆ0 が出力され、第１の直列回路の出力
端３８ｂからは遅延素子１個分の遅延量を有するクロッ
ク信号が出力され、第２の直列回路の出力端３８ｃから
は遅延素子２個分の遅延量を有するクロック信号が出力
され、第３の直列回路の出力端３８ｄからは遅延素子３
個分の遅延量を有するクロック信号が出力される構成と
なっている。
【００２１】また図４（ｂ）に示すように複数個の遅延
素子３３を直列に接続し、各段の遅延素子３３の出力端
からクロック信号を取り出すような構成としても良い。
素子３３を直列に接続し、各段の遅延素子３３の出力端
からクロック信号を取り出すような構成としても良い。
【００２２】再び図２において、位相比較器２４は基準
クロックｆ0 とクロックツリー７の末端から送られてく
る末端クロックとの位相を比較し、末端クロックと基準
クロックｆ0 との位相差が所定値（例えば基準クロック
ｆ0 の１周期分）となるような制御信号をアップダウン
カウンタ２５に送る。するとこの制御信号に基づいてア
ップダウンカウンタ２５がカウント値を１だけカウント
アップまたはカウントダウンし、カウント値を切り替え
回路２２に送る。なお、上記位相差が零の場合はアップ
ダウンカウンタ２５はカウント値を変えない。
クロックｆ0 とクロックツリー７の末端から送られてく
る末端クロックとの位相を比較し、末端クロックと基準
クロックｆ0 との位相差が所定値（例えば基準クロック
ｆ0 の１周期分）となるような制御信号をアップダウン
カウンタ２５に送る。するとこの制御信号に基づいてア
ップダウンカウンタ２５がカウント値を１だけカウント
アップまたはカウントダウンし、カウント値を切り替え
回路２２に送る。なお、上記位相差が零の場合はアップ
ダウンカウンタ２５はカウント値を変えない。
【００２３】切り替え回路２２はアップダウンカウンタ
２５のカウント値に基づいて可変ディレイライン２１の
出力端を選択し、選択した出力端から出力されるクロッ
ク信号をクロックツリー７に送る。例えばカウント値が
１だけアップされた場合は位相差が遅延素子１個分だけ
増えるように可変ディレイライン２１の出力端が選択さ
れ、カウント値が１だけダウンされた場合は、位相差が
遅延素子１個分だけ減るように可変ディレイライン２１
の出力端が選択される。
２５のカウント値に基づいて可変ディレイライン２１の
出力端を選択し、選択した出力端から出力されるクロッ
ク信号をクロックツリー７に送る。例えばカウント値が
１だけアップされた場合は位相差が遅延素子１個分だけ
増えるように可変ディレイライン２１の出力端が選択さ
れ、カウント値が１だけダウンされた場合は、位相差が
遅延素子１個分だけ減るように可変ディレイライン２１
の出力端が選択される。
【００２４】このようにしてＤＬＬ回路５が構成されて
いることにより、図３（ａ）に示すように基準クロック
ｆ0 と末端クロックとの間に遅延（位相差）がある場合
は上記ＤＬＬ回路５によって、図３（ｂ）に示すように
末端クロックと基準クロックｆ0 の立ち上がりエッジが
一致するように、すなわち末端クロックが基準クロック
ｆ0 からこの基準クロックｆ0 の１周期分遅れるように
調整されることになる。
いることにより、図３（ａ）に示すように基準クロック
ｆ0 と末端クロックとの間に遅延（位相差）がある場合
は上記ＤＬＬ回路５によって、図３（ｂ）に示すように
末端クロックと基準クロックｆ0 の立ち上がりエッジが
一致するように、すなわち末端クロックが基準クロック
ｆ0 からこの基準クロックｆ0 の１周期分遅れるように
調整されることになる。
【００２５】以上説明したように第１の実施の形態の半
導体集積回路装置によれば、各機能ブロック３ｉ（ｉ＝
ａ，ｂ，ｃ，ｄ）においてＤＬＬ回路５が設けられたこ
とにより、各機能ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，ｄ）
に入力する基準クロックｆ0と末端クロックとの位相差
を零とすることが可能となる。これによりプロセス変動
等があってもクロックスキューが生じるのを可及的に防
止することができる。
導体集積回路装置によれば、各機能ブロック３ｉ（ｉ＝
ａ，ｂ，ｃ，ｄ）においてＤＬＬ回路５が設けられたこ
とにより、各機能ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，ｄ）
に入力する基準クロックｆ0と末端クロックとの位相差
を零とすることが可能となる。これによりプロセス変動
等があってもクロックスキューが生じるのを可及的に防
止することができる。
【００２６】次に本発明による半導体集積回路装置の第
２の実施の形態の構成を図５に示す。この実施の形態の
半導体集積回路装置は図１に示す第１の実施の半導体集
積回路装置において、ＰＬＬ回路２を設けたものであ
る。このＰＬＬ回路２は、外部からのクロック信号ｆ1
と、機能ブロック３ａ，３ｂ，３ｃ，３ｄの末端が短絡
されて、この短絡された末端からのクロック信号とに基
づいて、基準クロック信号ｆ0 を生成し、この基準クロ
ック信号と上記短絡された末端からのクロック信号との
位相差が零となるように調整する。なおｎを正の整数と
したとき基準クロック信号ｆ0 の周波数はクロック信号
ｆ1 の周波数のｎ倍または１／ｎ倍となっている。そし
て基準クロックｆ0 は第１の実施の形態と同様に各機能
ブロック３ｉ＝（ｉ＝ａ，ｂ，ｃ，ｄ）のＤＬＬ回路５
に入力される。
２の実施の形態の構成を図５に示す。この実施の形態の
半導体集積回路装置は図１に示す第１の実施の半導体集
積回路装置において、ＰＬＬ回路２を設けたものであ
る。このＰＬＬ回路２は、外部からのクロック信号ｆ1
と、機能ブロック３ａ，３ｂ，３ｃ，３ｄの末端が短絡
されて、この短絡された末端からのクロック信号とに基
づいて、基準クロック信号ｆ0 を生成し、この基準クロ
ック信号と上記短絡された末端からのクロック信号との
位相差が零となるように調整する。なおｎを正の整数と
したとき基準クロック信号ｆ0 の周波数はクロック信号
ｆ1 の周波数のｎ倍または１／ｎ倍となっている。そし
て基準クロックｆ0 は第１の実施の形態と同様に各機能
ブロック３ｉ＝（ｉ＝ａ，ｂ，ｃ，ｄ）のＤＬＬ回路５
に入力される。
【００２７】このような構成としたことにより、各機能
ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，ｄ）間の位相差を補正
することが可能となる。
ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，ｄ）間の位相差を補正
することが可能となる。
【００２８】なおこの第２の実施の形態も第１の実施の
形態と同様の効果を奏することは言うまでもない。
形態と同様の効果を奏することは言うまでもない。
【００２９】次に本発明による半導体集積回路装置の第
３の実施の形態の構成を図６に示す。この実施の形態の
半導体集積回路装置４０は、制御ブロック４１と、入力
ブロック４３と、記憶ブロック４５と、出力ブロック４
７とを備えている。
３の実施の形態の構成を図６に示す。この実施の形態の
半導体集積回路装置４０は、制御ブロック４１と、入力
ブロック４３と、記憶ブロック４５と、出力ブロック４
７とを備えている。
【００３０】制御ブロック４１はＤＬＬ回路４１ａとフ
リップフロップ４１ｂ1 ，４１ｂ2，４１ｂ3 ，とを備
えている。また入力ブロック４３はＤＬＬ回路４３ａ
と、フリップフロップ４３ｂ1 ，４３ｂ2 ，…からなる
シフトレジスタと備えている。記憶ブロック４５はＤＬ
Ｌ回路４５ａと、フリップフロップ４５ｂと、フリップ
フロップ４５ｃ1 ，４５ｃ2 ，…と、フリップフロップ
４５ｄ1 ，４５ｄ2 ，…と、ＲＡＭ（Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）４６とを備えている。
リップフロップ４１ｂ1 ，４１ｂ2，４１ｂ3 ，とを備
えている。また入力ブロック４３はＤＬＬ回路４３ａ
と、フリップフロップ４３ｂ1 ，４３ｂ2 ，…からなる
シフトレジスタと備えている。記憶ブロック４５はＤＬ
Ｌ回路４５ａと、フリップフロップ４５ｂと、フリップ
フロップ４５ｃ1 ，４５ｃ2 ，…と、フリップフロップ
４５ｄ1 ，４５ｄ2 ，…と、ＲＡＭ（Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）４６とを備えている。
【００３１】また出力ブロック４７はＤＬＬ回路４７ａ
と、フリップフロップ４７ｂ1 ，４７ｂ2 ，…からなる
シフトレジスタとを備えている。
と、フリップフロップ４７ｂ1 ，４７ｂ2 ，…からなる
シフトレジスタとを備えている。
【００３２】次にこの実施の形態の構成と動作を説明す
る。まず外部から送られてくる基準クロックｆ0 が各ブ
ロックの各ＤＬＬ回路４１ａ，４３ａ，４５ａ，４７ａ
に入力される。すると基準クロックｆ0 からこの基準ク
ロックｆ0 の１周期分遅れたクロック信号、すなわち基
準クロックｆ0 との位相差が零のクロック信号が各ＤＬ
Ｌ回路から出力される。
る。まず外部から送られてくる基準クロックｆ0 が各ブ
ロックの各ＤＬＬ回路４１ａ，４３ａ，４５ａ，４７ａ
に入力される。すると基準クロックｆ0 からこの基準ク
ロックｆ0 の１周期分遅れたクロック信号、すなわち基
準クロックｆ0 との位相差が零のクロック信号が各ＤＬ
Ｌ回路から出力される。
【００３３】コントロールブロック４１内のフリップフ
ロップ４１ｂ1 は上記クロック信号を受信すると、所定
のタイミング後に入力ブロック４３に直並列変換開始の
指令信号を送出する。すると、入力ブロック４３のシフ
トレジスタが動作を開始し、外部からシリアルに送られ
てきたデータをＤＬＬ回路４３ａからのクロック信号に
基づいて、取り込み、並列データに変換する。
ロップ４１ｂ1 は上記クロック信号を受信すると、所定
のタイミング後に入力ブロック４３に直並列変換開始の
指令信号を送出する。すると、入力ブロック４３のシフ
トレジスタが動作を開始し、外部からシリアルに送られ
てきたデータをＤＬＬ回路４３ａからのクロック信号に
基づいて、取り込み、並列データに変換する。
【００３４】そしてこの直並列変換が終了すると、フリ
ップフロップ４１ｂ2 から記憶ブロック４５にイネーブ
ル信号が送られる。すると入力ブロック４３のシフトレ
ジスタを構成するフリップフロップ４３ｂ1 ，４３
ｂ2 ，…に記憶されたデータが、ＤＬＬ回路４５の出力
に基づいて記憶ブロック４５の対応するフリップフロッ
プ４５ｃ1 ，４５ｃ2 ，…に取り込まれる。またこのと
き制御ブロック４１のフリップフロップ４１ｂ2 からフ
リップフロップ４５ｂを介してＲＡＭ４６に書き込みイ
ネーブル信号が送られるとともに上記取り込まれたデー
タを格納すべきＲＡＭ４６内のアドレス信号がフリップ
フロップ４５ｂを介してＲＡＭ４６に送られる。そして
上記取り込まれたデータは、ＤＬＬ回路４５ａからのク
ロック信号に基づいてフリップフロップ４５ｃ1 ，４５
ｃ2 ，…からＲＡＭ４６に送られ、記憶される。
ップフロップ４１ｂ2 から記憶ブロック４５にイネーブ
ル信号が送られる。すると入力ブロック４３のシフトレ
ジスタを構成するフリップフロップ４３ｂ1 ，４３
ｂ2 ，…に記憶されたデータが、ＤＬＬ回路４５の出力
に基づいて記憶ブロック４５の対応するフリップフロッ
プ４５ｃ1 ，４５ｃ2 ，…に取り込まれる。またこのと
き制御ブロック４１のフリップフロップ４１ｂ2 からフ
リップフロップ４５ｂを介してＲＡＭ４６に書き込みイ
ネーブル信号が送られるとともに上記取り込まれたデー
タを格納すべきＲＡＭ４６内のアドレス信号がフリップ
フロップ４５ｂを介してＲＡＭ４６に送られる。そして
上記取り込まれたデータは、ＤＬＬ回路４５ａからのク
ロック信号に基づいてフリップフロップ４５ｃ1 ，４５
ｃ2 ，…からＲＡＭ４６に送られ、記憶される。
【００３５】その後、制御ブロック４１のフリップフロ
ップから記憶ブロック４５のフリップフロップ４５ｂを
介してＲＡＭ４６に読み出しイネーブル信号及びアドレ
ス信号が送られると、ＲＡＭ４６からデータが読み出さ
れて、フリップフロップ４５ｄ1 ，４５ｄ2 ，…に格納
される。
ップから記憶ブロック４５のフリップフロップ４５ｂを
介してＲＡＭ４６に読み出しイネーブル信号及びアドレ
ス信号が送られると、ＲＡＭ４６からデータが読み出さ
れて、フリップフロップ４５ｄ1 ，４５ｄ2 ，…に格納
される。
【００３６】そして制御ブロック部４１のフリップフロ
ップ４３ｂ3 から並直変換開始指令が出力ブロック４７
に送られると、ＤＬＬ回路４７ａの出力であるクロック
信号に基づいて記憶部４５のフリップフロップ４５
ｄ1 ，４５ｄ2 ，…に格納されたデータが出力ブロック
４７のシフトレジスタを構成する対応するフリップフロ
ップ４７ｄ1 ，４７ｄ2 ，…に移され、このシフトレジ
スタからデータが直列に外部に出力される。
ップ４３ｂ3 から並直変換開始指令が出力ブロック４７
に送られると、ＤＬＬ回路４７ａの出力であるクロック
信号に基づいて記憶部４５のフリップフロップ４５
ｄ1 ，４５ｄ2 ，…に格納されたデータが出力ブロック
４７のシフトレジスタを構成する対応するフリップフロ
ップ４７ｄ1 ，４７ｄ2 ，…に移され、このシフトレジ
スタからデータが直列に外部に出力される。
【００３７】以上説明したようにこの第３の実施の形態
によれば、プロセスによる変動等があっても各機能ブロ
ックにＤＬＬ回路が設けられていることにより、クロッ
クスキューが生じるのを防止できる。
によれば、プロセスによる変動等があっても各機能ブロ
ックにＤＬＬ回路が設けられていることにより、クロッ
クスキューが生じるのを防止できる。
【００３８】上記第１乃至第３の実施の形態の半導体集
積回路装置においては、各機能ブロックはＤＬＬ回路５
を有していた。そしてこのＤＬＬ回路５は例えば図２に
示すように可変ディレイラインを有している。一般に可
変ディレイラインの占有面積は大きいため、ＤＬＬ回路
５の占有面積が大きくなり、チップサイズが増大すると
いう問題を生じる。これを防止することが可能な半導体
集積回路装置を第４の実施の形態として説明する。
積回路装置においては、各機能ブロックはＤＬＬ回路５
を有していた。そしてこのＤＬＬ回路５は例えば図２に
示すように可変ディレイラインを有している。一般に可
変ディレイラインの占有面積は大きいため、ＤＬＬ回路
５の占有面積が大きくなり、チップサイズが増大すると
いう問題を生じる。これを防止することが可能な半導体
集積回路装置を第４の実施の形態として説明する。
【００３９】本発明による半導体集積回路装置の第４の
実施の形態を図９乃至図１１を参照して説明する。図９
は第４の実施の形態の構成を示すブロック図、図１０は
第４の実施の形態に用いられるＤＬＬ回路の構成を示す
ブロック図、図１１は第４の実施の形態の動作を説明す
る波形図である。
実施の形態を図９乃至図１１を参照して説明する。図９
は第４の実施の形態の構成を示すブロック図、図１０は
第４の実施の形態に用いられるＤＬＬ回路の構成を示す
ブロック図、図１１は第４の実施の形態の動作を説明す
る波形図である。
【００４０】この第４の実施の形態の半導体集積回路装
置１は、図５に示す第２の実施の形態の半導体集積回路
装置のＰＬＬ回路２をＰＬＬ回路２Ａに置換えるととも
に、各機能ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，ｄ）のＤＬ
Ｌ回路５をＤＬＬ回路５Ａに置換え、更に機能ブロック
３ａ，３ｂ，３ｃ，３ｄの末端を短絡しないようにした
構成となっている。
置１は、図５に示す第２の実施の形態の半導体集積回路
装置のＰＬＬ回路２をＰＬＬ回路２Ａに置換えるととも
に、各機能ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，ｄ）のＤＬ
Ｌ回路５をＤＬＬ回路５Ａに置換え、更に機能ブロック
３ａ，３ｂ，３ｃ，３ｄの末端を短絡しないようにした
構成となっている。
【００４１】ＰＬＬ回路２Ａは外部からのクロック信号
ｆ1 に基づいて基準クロック信号ｆ0 と、この基準クロ
ック信号から位相が９０度遅れたシフトクロック信号ｆ
90とを生成し、各機能ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，
ｄ）に供給する。
ｆ1 に基づいて基準クロック信号ｆ0 と、この基準クロ
ック信号から位相が９０度遅れたシフトクロック信号ｆ
90とを生成し、各機能ブロック３ｉ（ｉ＝ａ，ｂ，ｃ，
ｄ）に供給する。
【００４２】ＤＬＬ回路５Ａは図１０に示すようにイン
バータゲート８１，８２と、切り換え回路８４と、位相
比較器８６と、プログラマブル遅延回路８８とを備えて
いる。
バータゲート８１，８２と、切り換え回路８４と、位相
比較器８６と、プログラマブル遅延回路８８とを備えて
いる。
【００４３】インバータゲート８１は基準クロック信号
ｆ0 を反転し、この反転したクロック信号、すなわち基
準クロック信号から位相が１８０度遅れたシフトクロッ
ク信号ｆ180 を切り換え回路８４に供給する。インバー
タゲート８２はクロック信号ｆ90を反転し、この反転し
たクロック信号、すなわち基準クロック信号ｆ0 から位
相が２７０度遅れたシフトクロック信号ｆ270 を切り換
え回路８４に供給する。したがって切り換え回路８４に
は、図１１（ａ）〜１１（ｄ）に示すクロック信号
ｆ0 ，ｆ90，ｆ180 ，ｆ270 が供給されることになる。
ｆ0 を反転し、この反転したクロック信号、すなわち基
準クロック信号から位相が１８０度遅れたシフトクロッ
ク信号ｆ180 を切り換え回路８４に供給する。インバー
タゲート８２はクロック信号ｆ90を反転し、この反転し
たクロック信号、すなわち基準クロック信号ｆ0 から位
相が２７０度遅れたシフトクロック信号ｆ270 を切り換
え回路８４に供給する。したがって切り換え回路８４に
は、図１１（ａ）〜１１（ｄ）に示すクロック信号
ｆ0 ，ｆ90，ｆ180 ，ｆ270 が供給されることになる。
【００４４】位相比較器８６は、クロックツリー７の出
力であるクロック信号ｆinと基準クロック信号ｆ0 およ
びシフトクロック信号ｆ90，ｆ180 ，ｆ270 との位相を
比較し、クロック信号ｆinの、基準クロックｆ0 からの
位相遅れ量Δαを検出する。そしてこの位相遅れ量Δα
が０（度）＜Δα≦９０（度）の範囲（図１１に示すＤ
１の範囲）にある場合（例えばクロック信号ｆinが図１
１（ｆ）に示すｆin1である場合）は、切り換え回路８
４にシフトクロック信号ｆ270 を選択する指令信号を送
る。また上記位相遅れ量Δαが９０＜Δα≦１８０の範
囲（図１１に示すＤ２の範囲）にある場合、（例えばク
ロック信号ｆinが図１１（ｆ）に示すクロック信号ｆ
in2 である場合）は、切り換え回路８４にシフトクロッ
ク信号ｆ18 0 を選択する指令信号を送る。また上記位相
遅れ量Δαが１８０＜Δα≦２７０の範囲（図１１に示
すＤ３の範囲）にある場合（例えばクロック信号ｆinが
図１１（ｆ）に示すクロック信号ｆin3 である場合）
は、切り換え回路８４にシフトクロック信号ｆ90を選択
する指令信号を送る。また上記位相遅れ量Δαが２７０
＜Δα≦３６０の範囲（図１１に示すＤ４の範囲）にあ
る場合（例えばクロック信号ｆinが図１１（ｆ）に示す
クロック信号ｆin4 である場合）は、切り換え回路８４
にシフトクロック信号ｆ0 を選択する指令信号を送る。
力であるクロック信号ｆinと基準クロック信号ｆ0 およ
びシフトクロック信号ｆ90，ｆ180 ，ｆ270 との位相を
比較し、クロック信号ｆinの、基準クロックｆ0 からの
位相遅れ量Δαを検出する。そしてこの位相遅れ量Δα
が０（度）＜Δα≦９０（度）の範囲（図１１に示すＤ
１の範囲）にある場合（例えばクロック信号ｆinが図１
１（ｆ）に示すｆin1である場合）は、切り換え回路８
４にシフトクロック信号ｆ270 を選択する指令信号を送
る。また上記位相遅れ量Δαが９０＜Δα≦１８０の範
囲（図１１に示すＤ２の範囲）にある場合、（例えばク
ロック信号ｆinが図１１（ｆ）に示すクロック信号ｆ
in2 である場合）は、切り換え回路８４にシフトクロッ
ク信号ｆ18 0 を選択する指令信号を送る。また上記位相
遅れ量Δαが１８０＜Δα≦２７０の範囲（図１１に示
すＤ３の範囲）にある場合（例えばクロック信号ｆinが
図１１（ｆ）に示すクロック信号ｆin3 である場合）
は、切り換え回路８４にシフトクロック信号ｆ90を選択
する指令信号を送る。また上記位相遅れ量Δαが２７０
＜Δα≦３６０の範囲（図１１に示すＤ４の範囲）にあ
る場合（例えばクロック信号ｆinが図１１（ｆ）に示す
クロック信号ｆin4 である場合）は、切り換え回路８４
にシフトクロック信号ｆ0 を選択する指令信号を送る。
【００４５】切り換え回路８４は位相比較器８６からの
指令信号に基づいて、４個のクロック信号ｆ0 ，ｆ90，
ｆ180 ，ｆ270 の中から１つを選択し、この選択した信
号をプログラマブル遅延回路８８に供給できるように接
続を切り換える。例えば位相比較器８６からシフトクロ
ック信号ｆ180 を選択する指令信号を受けた場合は、切
り換え回路８４はシフトクロック信号ｆ180 を選択して
このシフトクロック信号ｆ180 がプログラマブル遅延回
路８８に供給されるように接続を切り換える。
指令信号に基づいて、４個のクロック信号ｆ0 ，ｆ90，
ｆ180 ，ｆ270 の中から１つを選択し、この選択した信
号をプログラマブル遅延回路８８に供給できるように接
続を切り換える。例えば位相比較器８６からシフトクロ
ック信号ｆ180 を選択する指令信号を受けた場合は、切
り換え回路８４はシフトクロック信号ｆ180 を選択して
このシフトクロック信号ｆ180 がプログラマブル遅延回
路８８に供給されるように接続を切り換える。
【００４６】プログラマプル遅延回路８は、位相比較器
８６で検出された、クロック信号ｆinの基準クロック信
号ｆ0 に対する位相遅れ量Δαに基づいた所定の遅延量
Δβだけ、切り換え回路８４から供給されたクロック信
号を遅らせる。このΔβは次のような値となる。 （１） ０＜Δα≦９０の場合 Δβ＝９０−Δα （２） ９０＜Δα≦１８０の場合 Δβ＝１８０−Δα （３） １８０＜Δα≦２７０の場合 Δβ＝２７０−Δα （４） ２７０＜Δα≦３６０の場合 Δβ＝３６０−Δα したがってプログラマブル遅延回路８８からクロックツ
リー７に供給されるクロック信号ｆout は、切り換え回
路８４からプログラマブル遅延回路８８に供給されたク
ロック信号をΔβだけ遅らせたものとなる。
８６で検出された、クロック信号ｆinの基準クロック信
号ｆ0 に対する位相遅れ量Δαに基づいた所定の遅延量
Δβだけ、切り換え回路８４から供給されたクロック信
号を遅らせる。このΔβは次のような値となる。 （１） ０＜Δα≦９０の場合 Δβ＝９０−Δα （２） ９０＜Δα≦１８０の場合 Δβ＝１８０−Δα （３） １８０＜Δα≦２７０の場合 Δβ＝２７０−Δα （４） ２７０＜Δα≦３６０の場合 Δβ＝３６０−Δα したがってプログラマブル遅延回路８８からクロックツ
リー７に供給されるクロック信号ｆout は、切り換え回
路８４からプログラマブル遅延回路８８に供給されたク
ロック信号をΔβだけ遅らせたものとなる。
【００４７】これにより、上記クロック信号ｆout がク
ロックツリー７を通過したときにはクロックツリー７の
出力信号は基準クロック信号ｆ0 から１周期遅れたクロ
ック信号（図１１（ｇ）参照）となる。この理由は以下
の通りである。例えば、クロック信号ｆinの位相遅れ量
Δαが０＜Δα≦９０の範囲にあるとすると、切り換え
回路８４からプログラマブル遅延回路８８にはシフトク
ロック信号ｆ270 が供給される。そしてこのシフトクロ
ック信号ｆ270 からΔβ（＝９０−Δα）だけ遅れたク
ロック信号ｆout （図１１（ｅ）参照）がクロックツリ
ー７に供給されることになる。このクロック信号ｆout
がクロックツリー７を通ることによってΔαだけ遅れる
ため、クロックツリー７から出力されるクロック信号は
基準クロック信号ｆ0 から３６０度（＝２７０＋Δβ＋
Δα）遅れたものとなる。
ロックツリー７を通過したときにはクロックツリー７の
出力信号は基準クロック信号ｆ0 から１周期遅れたクロ
ック信号（図１１（ｇ）参照）となる。この理由は以下
の通りである。例えば、クロック信号ｆinの位相遅れ量
Δαが０＜Δα≦９０の範囲にあるとすると、切り換え
回路８４からプログラマブル遅延回路８８にはシフトク
ロック信号ｆ270 が供給される。そしてこのシフトクロ
ック信号ｆ270 からΔβ（＝９０−Δα）だけ遅れたク
ロック信号ｆout （図１１（ｅ）参照）がクロックツリ
ー７に供給されることになる。このクロック信号ｆout
がクロックツリー７を通ることによってΔαだけ遅れる
ため、クロックツリー７から出力されるクロック信号は
基準クロック信号ｆ0 から３６０度（＝２７０＋Δβ＋
Δα）遅れたものとなる。
【００４８】以上説明したように第４の実施の形態の半
導体集積回路装置も第２の実施の形態と同様の効果を有
することになる。
導体集積回路装置も第２の実施の形態と同様の効果を有
することになる。
【００４９】またこの第４の実施の形態においてはプロ
グラマブル遅延回路８８によって調整される位相遅延量
Δβは０＜Δβ＜９０である。これに対して第１乃至第
３の実施の形態に用いられたＤＬＬ回路５（図２参照）
の可変ディレイライン２１によって調整される位相遅延
量Δβは０≦Δβ＜３６０となる。
グラマブル遅延回路８８によって調整される位相遅延量
Δβは０＜Δβ＜９０である。これに対して第１乃至第
３の実施の形態に用いられたＤＬＬ回路５（図２参照）
の可変ディレイライン２１によって調整される位相遅延
量Δβは０≦Δβ＜３６０となる。
【００５０】これにより第４の実施の形態に用いられる
ＤＬＬ回路５Ａのプログラマブル遅延回路８８は、第１
の実施の形態と同様に図４（ａ）または図４（ｂ）に示
す遅延素子から構成してもＤＬＬ回路５の可変ディレイ
ライン２１の大きさの約１／４とすることが可能とな
り、ＤＬＬ回路５Ａのチップにおける占有面積を小さく
することができる。
ＤＬＬ回路５Ａのプログラマブル遅延回路８８は、第１
の実施の形態と同様に図４（ａ）または図４（ｂ）に示
す遅延素子から構成してもＤＬＬ回路５の可変ディレイ
ライン２１の大きさの約１／４とすることが可能とな
り、ＤＬＬ回路５Ａのチップにおける占有面積を小さく
することができる。
【００５１】なお、この第４の実施の形態において、位
相比較器８６によって検出される位相遅延量Δαはクロ
ック信号ｆinと基準クロック信号ｆ0 の立上がりを検出
することによって求めることができる。
相比較器８６によって検出される位相遅延量Δαはクロ
ック信号ｆinと基準クロック信号ｆ0 の立上がりを検出
することによって求めることができる。
【００５２】またこの第４の実施の形態においてはＰＬ
Ｌ回路２Ａから各ＤＬＬ回路５Ａに供給されるクロック
信号はクロック信号ｆ0 ，ｆ90であったが、ＰＬＬ回路
２ＡからＤＬＬ回路５Ａにクロック信号ｆ180 ，ｆ270
をも供給するように構成しても良い。このとき、ＤＬＬ
回路５Ａ内のインバータゲート８１，８２は不要とな
る。またＰＬＬ回路２Ａから各ＤＬＬ回路５Ａに、各々
が基準クロック信号ｆ0からの位相をシフトした３個以
上のクロック信号を供給するように構成しても良い。
Ｌ回路２Ａから各ＤＬＬ回路５Ａに供給されるクロック
信号はクロック信号ｆ0 ，ｆ90であったが、ＰＬＬ回路
２ＡからＤＬＬ回路５Ａにクロック信号ｆ180 ，ｆ270
をも供給するように構成しても良い。このとき、ＤＬＬ
回路５Ａ内のインバータゲート８１，８２は不要とな
る。またＰＬＬ回路２Ａから各ＤＬＬ回路５Ａに、各々
が基準クロック信号ｆ0からの位相をシフトした３個以
上のクロック信号を供給するように構成しても良い。
【００５３】また第４の実施の形態用いたＤＬＬ回路５
Ａをを第１の実施の形態のＤＬＬ回路５の代わりに用い
ても良い。この場合、図１２に示すように各ＤＬＬ回路
５Ａには半導体集積回路装置１の外部から基準クロック
信号ｆ0 とこの基準クロック信号ｆ0 の位相を９０度シ
フトしたクロック信号ｆ90とが供給されることになる。
Ａをを第１の実施の形態のＤＬＬ回路５の代わりに用い
ても良い。この場合、図１２に示すように各ＤＬＬ回路
５Ａには半導体集積回路装置１の外部から基準クロック
信号ｆ0 とこの基準クロック信号ｆ0 の位相を９０度シ
フトしたクロック信号ｆ90とが供給されることになる。
【００５４】
【発明の効果】以上述べたように、プロセスによる変動
等があっても、クロックスキューが生じるのを防止する
ことができる。
等があっても、クロックスキューが生じるのを防止する
ことができる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図。
ク図。
【図２】本発明にかかるＤＬＬ回路の具体的な構成を示
すブロック図。
すブロック図。
【図３】図２に示すＤＬＬ回路の動作を説明する波形
図。
図。
【図４】図２に示すＤＬＬ回路にかかる可変ディレイラ
インの構成例を示す回路図。
インの構成例を示す回路図。
【図５】本発明の第２の実施の形態の構成を示すブロッ
ク図。
ク図。
【図６】本発明の第３の実施の形態の構成を示すブロッ
ク図。
ク図。
【図７】従来の半導体集積回路装置の構成を示すブロッ
ク図。
ク図。
【図８】従来の半導体集積回路装置の他の構成を示すブ
ロック図。
ロック図。
【図９】本発明の第４の実施の形態の構成を示すブロッ
ク図。
ク図。
【図１０】第４の実施の形態に用いられるＤＬＬ回路の
具体的な構成を示すブロック図。
具体的な構成を示すブロック図。
【図１１】第４の実施の形態の動作を説明する波形図。
【図１２】本発明の第５の実施の形態の構成を示すブロ
ック図。
ック図。
１ 半導体集積回路装置 ２ ＰＬＬ回路 ２Ａ ＰＬＬ回路 ３ｉ（ｉ＝ａ，ｂ，ｃ，ｄ） 機能ブロック ５ ＤＬＬ回路 ５Ａ ＤＬＬ回路 ６ クロック入力端 ７ ツリー ８ 負荷回路 ９ クロック出力端 ４１ 制御ブロック ４１ａ ＤＬＬ回路 ４１ｂi （ｉ＝１，…３） ４３ 入力ブロック ４３ａ ＤＬＬ回路 ４３ｂi （ｉ＝１，…） フリップフロップ ４５ 記録ブロック ４５ａ ＤＬＬ回路 ４５ｂ フリップフロップ ４５ｃi （ｉ＝１，…） フリップフロップ ４５ｄi （ｉ＝１，…） フリップフロップ ４６ ＲＡＭ ４７ 出力ブロック ４７ａ ＤＬＬ回路 ４７ｂi （ｉ＝１，…） フリップフロップ ８４ 切り換え回路 ８６ 位相比較器 ８８ プログラマブル遅延回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 5/13 Ｈ０３Ｌ 7/06 Ｊ Ｈ０３Ｌ 7/06 (72)発明者 関 敬 子 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (10)
- 【請求項１】第１のクロック信号を出力するＤＬＬ回路
と、 このＤＬＬ回路の出力端に一端が接続されて前記第１の
クロック信号を通す少なくとも１個の配線部と、 この配線部を介して前記ＤＬＬ回路からの第１のクロッ
ク信号を受ける少なくとも１個の負荷回路と、 を各々が備える複数の機能ブロックを有し、 前記ＤＬＬ回路は基準クロック信号と前記配線部の他端
から出力される第２のクロック信号との位相差が所定値
となる第１のクロック信号を出力することを特徴とする
半導体集積回路装置。 - 【請求項２】前記複数の機能ブロックの内の少なくとも
１つの機能ブロックの前記配線部は複数個設けられ、か
つ各配線部には各配線部に対応して少なくとも１個の負
荷回路が設けられ、前記複数個の配線部の各々の一端は
短絡されて前記ＤＬＬ回路の出力を受け、前記複数個の
配線部の各々の他端が短絡されて前記第２のクロック信
号が入力される前記ＤＬＬ回路の入力端に接続されてい
ることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項３】前記複数の機能ブロックの配線部の他端は
短絡され、この短絡された末端からの第２のクロック信
号と、外部から送られてくるクロック信号とに基づいて
前記基準クロック信号を生成して前記複数の機能ブロッ
クの各々のＤＬＬ回路に前記基準クロック信号を送出す
るＰＬＬ回路を更に備えていることを特徴とする請求項
１または２記載の半導体集積回路装置。 - 【請求項４】前記ＤＬＬ回路は、 前記基準クロック信号に基づいてこの基準クロック信号
からの遅延量が異なる複数の遅延信号を生成する遅延回
路と、前記基準クロック信号と前記配線部の他端からの
第２のクロック信号との位相を比較し、位相差が所定値
となる制御信号を出力する位相比較回路と、前記制御信
号に基づいて前記複数の遅延信号の中から１つの遅延信
号を選択して前記配線部に出力する手段と、を備えてい
ることを特徴とする請求項１乃至３のいずれかに記載の
半導体集積回路装置。 - 【請求項５】前記遅延回路は複数の遅延素子が直列に接
続された直列回路を有していることを特徴とする請求項
４記載の半導体集積回路装置。 - 【請求項６】前記遅延回路は各々が複数個の遅延素子が
直列に接続された複数個の直列回路を有し、これらの複
数個の直列回路は並列に接続され、かつ各直列回路の遅
延量は異なっていることを特徴とする請求項４記載の半
導体集積回路装置。 - 【請求項７】基準クロック信号とこの基準クロック信号
の位相をシフトした少なくとも１個のシフトクロック信
号を受けて第１のクロック信号を出力するＤＬＬ回路
と、 このＤＬＬ回路の出力端に一端が接続されて前記第１の
クロック信号を通す少なくとも１個の配線部と、 この配線部を介して前記ＤＬＬ回路からの第１のクロッ
ク信号を受ける少なくとも１個の負荷回路と、 を各々が備える複数の機能ブロックを有し、 前記ＤＬＬ回路は基準クロック信号と前記配線部の他端
から出力される第２のクロック信号との位相差が所定値
となる第１のクロック信号を出力することを特徴とする
半導体集積回路装置。 - 【請求項８】前記複数の機能ブロックの内の少なくとも
１つの機能ブロックの前記配線部は複数個設けられ、か
つ各配線部には各配線部に対応して少なくとも１個の負
荷回路が設けられ、前記複数個の配線部の各々の一端は
短絡されて前記ＤＬＬ回路の出力を受け、前記複数個の
配線部の各々の他端が短絡されて前記第２のクロック信
号が入力される前記ＤＬＬ回路の入力端に接続されてい
ることを特徴とする請求項７記載の半導体集積回路装
置。 - 【請求項９】外部から送られてくるクロック信号に基づ
いて前記基準クロック信号と前記シフトクロック信号と
を生成して前記複数の機能ブロックの各々のＤＬＬ回路
に送出するＰＬＬ回路を更に備えたことを特徴とする請
求項７または８記載の半導体集積回路装置。 - 【請求項１０】前記シフトクロック信号は前記基準クロ
ック信号の位相を９０度遅らした第１のシフトクロック
信号であり、 前記ＤＬＬ回路は、 前記基準クロック信号および前記第１のシフトクロック
信号に基づいてこの基準クロック信号から位相が１８０
度遅れた第２のシフトクロック信号および前記第１のシ
フトクロック信号から１８０度遅れた第３のシフトクロ
ック信号を生成するシフトクロック生成手段と、 指令信号に基づいて、前記基準クロック信号、第１乃至
第３のシフトクロック信号の中から１つのクロック信号
を選択して、この選択したクロック信号を出力する選択
回路と、 前記配線部の他端から出力される第２のクロック信号と
前記基準クロック信号との位相を比較してこの第２のク
ロック信号の、前記基準クロック信号からの位相遅れ量
を検出し、この位相遅れ量に基づいて前記指令信号を前
記選択回路に送出する位相比較回路と、 この位相比較回路によって検出された位相遅れ量に応じ
た遅延を前記選択回路から出力されたクロック信号に与
えて前記配線部に出力する遅延回路と、 を備えたことを特徴とする請求項７乃至９のいずれかに
記載の半導体集積回路装置。
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|---|---|---|---|
| JP10090176A JPH1165699A (ja) | 1997-06-13 | 1998-04-02 | 半導体集積回路装置 |
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| JP15635397 | 1997-06-13 | ||
| JP9-156353 | 1997-06-13 | ||
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