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KR0147489B1 - 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기 - Google Patents

단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기 Download PDF

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KR0147489B1
KR0147489B1 KR1019950014664A KR19950014664A KR0147489B1 KR 0147489 B1 KR0147489 B1 KR 0147489B1 KR 1019950014664 A KR1019950014664 A KR 1019950014664A KR 19950014664 A KR19950014664 A KR 19950014664A KR 0147489 B1 KR0147489 B1 KR 0147489B1
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신윤태
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김주용
현대전자산업주식회사
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Abstract

본 발명은 아날로그 스위치와 커패시터의 조합과 차동출력 증폭기를 이용하여 아날로그 단일 입력을 차동 출력으로 변환시키면서 전압이득을 조절하는 전압이득 증폭기에 관한 것으로, 스위치의 동작에 따라 위상은 서로 반대이고 크기는 같은 차동모드의 두 신호를 출력하는 단일입력 충전 및 방전수단(2); 반전 입력단과 비반전 입력단으로 상기 차동모드의 두 신호를 입력받아 서로 반대의 위상으로 크기를 증폭시켜 제 1 출력단과 제 2 출력단으로 출력하는 차동출력 연산증폭수단(1); 상기 차동출력 연산증폭수단(1)의 각 입력단과 출력단에 연결되어 스위치의 동작에 따라 충, 방전함으로서 입력전압을 전달하는 제 1 및 제 2 입력전압 전달수단(3,3'); 상기 제 1 및 제 2 입력전압 전달수단(3,3')의 각 양단에 연결되어 고주파수 잡음을 감쇠시키는 제 1 및 제 2 전압 홀드(hold)수단(4,4'); 상기 차동출력 연산증폭수단(1)의 두 출력을 입력받아 주어진 대역에서 안정하게 동작하도록 보상하여 제 1 및 제 2 출력전압(Vout+, Vout-)을 출력하는 주파수 보상수단(5); 을 구비하는 것을 특징으로 하여 차동출력 연산증폭기를 이용하여 단일 입력전압을 차동출력으로 내보냄으로써 오디오 CODEC의 ADC의 입력에서 요구하는 차동입력신호를 만들 수 있고, 저항기를 사용하지 않고 스위치와 커패시터의 조합으로 대치하여 집적시 칩면적을 감소시키는 효과가 있다.

Description

단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기
제1도는 종래의 아날로그 신호처리용 전압이득 증폭기의 개념적인 구조도.
제2도는 종래의 프로그래밍이 가능한 전압이득 증폭기의 구성도.
제3도는 종래의 단일입력을 차동출력으로 변환시키는 전압이득 증폭기의 구성도.
제4도는 본 발명의 일실시예에 따른 전압이득 증폭기의 회로도.
제5도는 본 발명의 다른 실시예에 따른 전압이득 증폭기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 차동출력 연산증폭기 2 : 단일입력 충전 및 방전부
3,3' : 입력전압 전달부 4,4' : 전압홀드부
5 : 주파수 보상부
본 발명은 아날로그 스위치와 커패시터의 조합과 차동출력 증폭기를 이용하여 아날로그 단일 입력을 차동 출력으로 변환시키면서 전압이득을 조절하는 전압이득 증폭기에 관한 것이다.
멀티미디어 오디오(Multimedia Audio) CODEC(COder/DECoder;이하 CODEC라 칭함) 및 통신용 CODEC을 위해 오버샘플링(oversampling) 방식을 채택하는 아날로그-디지털 변환기(Analog-to-Digital Converter; 이하 ADC라 함)에서는 아날로그 신호를 입력으로 하는 시그마-델타 변조기(sigma-delta modulator)를 사용하는데, 이때 위하여 전압이득 증폭기와, 동적범위(dynamic range) 및 전원잡음 제거비(power supply rejection ratio)를 향상시키기 위하여 차동 입력(fully-differential input)을 필요로 한다.
제1도는 종래의 아날로그 신호처리용 전압이득 증폭기의 개념적인 구조도, 제2도는 종래의 프로그래밍이 가능한 전압이득 증폭기의 구성도, 제3도는 종래의 단일입력을 차동출력으로 변환시키는 전압이득 증폭기의 구성도로서, A는 연산증폭기,은 저항기,는 스위치를 각각 나타낸다.
도면에 도시된 바와 같이 연산증폭기는 입력전압(Vin)이 임피던스(Z1)를 통하여 연산증폭기(A)의 반전 입력단(-)으로 입력되고, 출력전압(Vout)은 임피던스 (Z2)를 통하여 연산증폭기(A)의 상기 반전 입력단(-)에 궤환입력(feedback)되며, 비반전 입력단은 접지되어 있다.
여기서 상기 두 임피던스(Z1,Z2)를 각각 저항기 R1,R2라 하되 R1R2일 때, 전압 이득은,
가 된다. 즉, 출력전압은 입력전압을 반전시켜 R2/ R1만큼 증폭되어 나온다. 그리고, 전압이득을 변화시키고자 할 때는 제2도와 같이 N비트 디코더가 N비트 디지털 신호를 디코드하여 이 디코드된 신호로 전압이득 증폭기의 스위치를 적절히 선택함으로서 원하는 전압이득을 출력으로 내보낼 수 있다.
그러나, 이러한 전압이득 증폭기는 시그마-델타 변조기를 위한 차동입력으로 사용될 수 없으므로 제3도와 같이 이득이 -1인 반전증폭기가 더 필요하게 된다. 따라서, 이러한 종래의 기술은 추가의 반전증폭기 및 저항 집적으로 인해 많은 칩면적을 차지하는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 단일 입력전압으로부터 차동 출력을 생성하며, 집적도 또한 향상시킨 단일 입력을 차동 출력으로 변환하는 전압이득 증폭기를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 제1 입력단 및 제2 입력단을 통해 두 신호를 입력받아 반전증폭시켜 각각 출력하는 차동 연산증폭수단; 입력전압을 충/방전한 제1 신호를 차동 연산증폭수단의 제1 입력단으로 출력하는 제1 단일입력 충/반전 수단; 상기 입력전압을 충/방전한 제2 신호를 상기 차동 연산증폭수단의 제2 입력단으로 출력하되, 상기 제2 신호의 위상이 상기 제1 신호의 위상과 반대가 되도록 충/방전하는 제2 단일입력 충/방전 수단; 상기 차동 연산증폭수단의 제1 입력단과, 상기 제1 출력단 간에 접속되어 스위칭 동작에 따라 상기 제1 신호를 전달하는 제1 입력전압 전달 수단; 상기 차동 연산증폭수단의 제2 입력단과, 상기 제2 출력단 간에 접속되어 스위칭 동작에 따라 상기 제2 신호를 전달하는 제2 입력전압 전달 수단; 및 주어진 대역 내에서 안정적으로 동작하는 상기 차동 연산증폭수단의 상기 증폭된 제1 및 제2 신호를 출력하기 위한 상기 주파수 보상수단을 구비하는 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제4도는 본 발명의 일실시예에 따른 전압이득 증폭기의 회로도, 제5도는 본 발명의 다른 실시예에 따른 전압이득 증폭기의 회로도로서, 1은 차동출력 연산증폭기, 2는 단일입력 충전 및 방전부, 3,3'은 입력전압 전달부, 4, 4'는 전압홀드부, 5는 주파수 보상부를 각각 나타낸다.
도면에 도시된 바와 같이 단일입력 충전 및 방전부(2)는 스위치의 동작에 따라 단일 입력의 입력전압(Vin)을 위상이 서로 다르게 충전 및 방전하는 제 1 및 제 2 충/방전부를 구비하여 위상은 서로 반대이고 크기는 같은 차동모드의 두 신호를 출력하고, 차동출력 연산증폭기(1)는 반전 입력단과 비반전 입력단으로 상기 차동모드의 두 신호를 입력받아 서로 반대의 위상으로 크기를 증폭시켜 제 1 출력단과 제 2 출력단으로 출력한다.
입력전압 전달부(3,3')는 상기 차동출력 연산증폭기(1)의 각 입력단과 출력단에 연결되어 스위치의 동작에 따라 충, 방전함으로서 입력전압을 전달하고, 전압홀드(hold)부(4,4')는 상기 각 입력전압 전달부(3,3')의 양단에 연결되어 고주파수 잡음을 감쇠시키며, 주파수 보상부(5)는 상기 차동출력 연산증폭기(1)의 두 출력을 입력받아 주어진 대역에서 안정하게 동작하도록 보상한 제 1 및 제 2 출력전압을 출력한다.
제4도에서 상기 단일입력 충전 및 방전부(2)의 제 1 충/방전부는, 상기 입력 전압(Vin)을 스위칭하는 스위치()와, 일측이 상기 스위치(S11)에 연결되는 샘플링 커패시더(CS+)와, 상기 샘플링 거패시터(CS+)와 타측과 자동출력 연산증폭기(1)의 반전 입력단 사이에 연결되는 스위치(S21)와, 상기 샘플링 거패시터(CS+)의 일측과 접지 사이에 접속되는 스위치(S22)와, 상기 샘플링 커패시터(CS+)의 타측과 접지 사이에 접속되는 스위치(S12)를 구비하고, 상기 제 2 충/방전부는 상기 입력전압(Vin)을 스위칭하는 스위치(S13)와, 상기 스위치(S13)와 차동출력 연산증폭기(1)의 비반전 입력단 사이에 접속되는 스위치(S23)와, 상기 두 스위치(S13,S23)사이에 일측이 접속되는 샘플링 커패시터(CS-)와, 상기 샘플링 커패시터(CS-)의 타측과 접지 사이에 접속되되 병렬로 연결되는 스위치(S24,S14)를 구비한다.
입력전압 전달부(3,3')는 상기 차동출력 연산증폭기(1)의 입력단에 연결되는 스위치(S25,S27)와, 상기 스위치(S25,S27)에 일측이 접속되는 커패시터(CH+,CH-)와, 상기 커패시터(CH+,CH-)의 타측과 차동출력 연산증폭기(1)의 출력단 사이에 접속되는 스위치(S26,S28)와, 상기 커패시터(CH+,CH-)의 일측과 접지 사이에 접속되는 스위치(S15,S17)와, 상기 커패시터(CH+,CH-)의 타측과 접지 사이에 접속되는 스위치(S16,S18)를 구비하되, 입력전압 전달부(3)는 차동출력 연산증폭기(1)의 반전 입력단과 제 1 출력단에 연결되고, 입력전압 전달부(3')는 차동출력 연산증폭기(1)의 비반전 입력단과 제 2 출력단에 연결된다.
전압홀드부(4)는 일측이 상기 차동출력 연산증폭기(1)의 반전 입력단과 스위치(S25) 사이에 접속되고 타측디 상기 차동출력 연산증폭기(1)의 제 1 출력단과 스위치(S26) 사이에 접속되는 커패시터터(CF+)를 구비하며, 전압홀드부(4')는 일측이 상기 차동출력 연산증폭기(1)의 비반전 입력단과 스위치(S27) 사이에 접속되고 타측이 상기 차동출력 연산증폭기(1)의 제 2 출력단과 스위치(S28)사이에 접속되는 커패시터(CF-)를 구비한다.
주파수 보상부(5)는 상기 차동출력 연산증폭기(1)의 제 1 출력단과 접지 사이에 접속되는 커패시터(CC+)와, 상기 차동출력 연산증폭기(1)의 제 2 출력단과 접지 사이에 접속되는 커패시터(CC-)를 구비한다.
상기와 같이 구성되는 본 발명에서 다수의 스위치 S11~S18과, S21~S28은 트랜스미션 게이트(transmission gate) 또는 NMOS 트랜지스터로서, 게이트에 가해지는 클럭에 의해 서로 상반되게 '온', '오프'된다(즉, S11~S18이 '온'될 때 S21~S28은 '오프', S11~S18이 '오프'될 때 S21~S28은 '온'되며, 클럭 주파수 fc는 동일하다).
단일입력 충전 및 방전부(2)에서 스위치(S11~S14)가 '온'될 때 샘플링 커패시터CS+와 CS-에 각각 입력전압(Vin)에서 접지전압(Vref)을 뺀 전압이 충전되고, 그동안 입력전압 전달부(3,3')의 커패시터 CH+와 CH-양단전압은 0V가 된다. 스위치(S11~S14)가 '오프'되고 스위치(S21~S24)가 '온'되면 커패시터 CS+와 CS-에 충전된 전압(Vin-Vref)은 차동출력 연산증폭기(1)의 반전, 비반전 입력단에 입력된다.
이때 입력단에 가해지는 전압은 극성이 서로 반대이며, 차동출력 연산증폭기(1)의 입력단과 출력단에 연결된 입력전압 전달부(3,3')의 커패시터 CH+와 CH-에 의해 방전하게 된다.
따라서, 입력전압 대 출력전압의 비는,
가 되어 CS+CH+(CS+= CS-, CH+= CH-)일 때 전압이 증폭되어 나오게 된다.
상기 증폭되어 출력되는 신호는 고주파수 잡음이 많이 섞여있는데, 전압홀드부(4,4')의 커패시터 CF+와 CF-에 의해 차단주파수가 각각
인 특성을 얻게되므로 고주파수 잡음을 감쇠시킬 수 있다. 한편, 주파수 보상부(5)의 커패시터 CC+와 CC-는 차동출력 연산증폭기(1)가 주어진 대역 내에서 안정하게 동작하도록 한다.
제5도는 제4도를 이용하여 4비트 디지털 신호가 디코더에 의해 디코딩된 스위치 제어신호로 스위치를 '온' '오프'시킴으로서, '0'에서 '+22.5' 데시벨(dB)까지 +1.5dB 간격으로 16가지의 전압이득을 조절할 수 있는 전압이득 증폭기의 회로도이다.
도면에 도시된 바와 같이 단일입력 충전 및 방전부(2)는 4개의 제 1 및 제 2 충/방전부가 각각 병렬로 연결되고, 입력전압 전달부(3,3)역시 각각 4단으로 병렬연결된다.
그리고 상기 단일입력 충전 및 방전부(2)와 입력전압 전달부(3,3')의 커패시터(C1H,C2H,C3H,C4H,C1S,C2S,C3S,C4S)의 값은 다음과 같은 관계로 설정된다.
C1H= C2H
C3H= 2C1H
C4H= 4C1H
C1S= C1H+ C2H+ C3H+ C4H= 8C1H
C2S= 0.1885·C1S
C3S= 0.22404·C1S
C4S= 0.26626·C1S
이때 4비트 디지털 신호를 디코드하여 조절된 클럭은 각각의 스위치를 상기 제4도와 같이 '온','오프'하게 되는데, 예를 들어 0dB의 이득을 얻기 위해서는 스위치 1S11~1S14, 1S21~1S24, 1S15~1S18, 1S25~1S28, 2S15~2S18, 2S25~2S28, 3S15~3S18, 3S25~3S28, 4S15~4S18, 4S25~4S28이 각각 동작하게 된다. 여기서 1S11~1S14, 1S15~1S18, 2S15~2S18, 3S15~3S18, 4S15~4S18과 1S21~1S24, 1S25~1S28, 2S25~2S28, 3S25~3S28, 4S25~4S28은 서로 다른 위상의 클럭으로 동작된다(상기 스위치를 일반화시키면 NScn으로 N은 연결되는 단의 수, c는 클럭위상, n은 스위치 번호를 의미한다).
따라서 차동출력 전압이득은,
가 된다. 상기와 같은 방법으로 클럭을 조정하게 되면 다음의 [표1]과 같은 이득을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은, 차동출력 증폭기를 사용하고, 저항 대신에 스위치와 커패시터를 사용함으로써, 출력전압을 차동출력으로 내보냄으로써 오디오 CODEC의 ADC의 입력에서 요구하는 차동입력신호를 만들 수 있고, 저항기를 사용하지 않고 스위치와 커패시터의 조합으로 대치하여 집적시 칩면적을 감소시키는 성능 향상의 효과가 있을 수 있다.

Claims (13)

  1. 제1 입력단 및 제2 입력단을 통해 두 신호를 입력받아 반전증폭시켜 각각 출력하는 차동 연산증폭수단; 입력전압을 충/방전한 제1 신호를 차동 연산증폭수단의 제1 입력단으로 출력하는 제1 단일입력 충/반전 수단; 상기 입력전압을 충/방전한 제2 신호를 상기 차동 연산증폭수단의 상기 제2 입력단으로 출력하되, 상기 제2 신호의 위상이 상기 제1 신호의 위상과 반대가 되도록 충/방전하는 제2 단일입력 충/방전 수단; 상기 차동 연산증폭수단의 제1 입력단과, 상기 제1 출력단 간에 접속되어 스위칭 동작에 따라 상기 제1 신호를 전달하는 제1 입력전압 전달 수단; 상기 차동 연산증폭수단의 제2 입력단과, 상기 제2 출력단 간에 접속되어 스위칭 동작에 따라 상기 제2 신호를 전달하는 제2 입력전압 전달 수단; 및 주어진 대역 내에서 안정적으로 동작하는 상기 차동 연산증폭수단의 상기 증폭된 제1 및 제2 신호를 출력하기 위한 상기 주파수 보상수단을 구비하는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  2. 제1항에 있어서, 상기 차동 연산증폭수단의 상기 제1 입력단과 상기 제1 출력단, 또는 상기 차동연산증폭수단의 상기 제2 입력단과 상기 제2 출력단에 일측과 타측이 각각 연결되어 고주파수 잡음을 감쇠시키는 제1 및 제2 전압홀드 수단을 더 포함하는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  3. 제1항에 있어서, 상기 제1 단일입력 충/방전 수단은 상기 입력전압을 스위칭하는 제1 스위치; 일측이 상기 제1 스위치에 연결되는 제1 샘플링 커패시터; 상기 제1 샘플링 커패시터의 타측과 상기 차동 연산증폭수단의 상기 제1 입력단 사이에 연결되는 제2 스위치; 상기 제1 샘플링 커패시터의 일측과 접지 사이에 접속되는 제3 스위치; 및 상기 제1 샘플링 커패시터의 타측과 접지 사이에 접속되는 제4 스위치를 구비하는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  4. 제3항에 있어서, 상기 제2 단일입력 충/방전 수단은 상기 입력전압을 스위칭하는 제5 스위치; 상기 제5 스위치와 상기 차동 연산증폭수단의 상기 제2 입력단에 연결되는 제6 스위치; 일측이 상기 제5 스위치 및 상기 제6 스위치 사이에 연결되는 제2 샘플링 커패시터; 및 병렬로 상기 제2 샘플링 커패시터의 타측과 접지 사이에 각각 연결되는 제7 및 제8 스위치를 구비하는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  5. 제4항에 있어서, 상기 제1 입력전압 전달수단은 상기 차동 연산증폭수단의 상기 제1 입력단에 연결되는 제9 스위치; 일측이 상기 제9 스위치에 연결되는 제3 샘플링 커패시터; 상기 제3 커패시터의 타측과 상기 제1 출력단 사이에 연결되는 제10 스위치; 및 상기 제3 커패시터의 양측과 접지 사이에 각각 연결되는 제11 및 제12 스위치를 구비하는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  6. 제5항에 있어서, 상기 제1, 제4, 제5, 제8, 제11 및 제12 스위치는 상기 제2, 제3, 제6, 제7, 제9 및 제10 스위치를 제어하는 클럭 신호의 위상에 반대되는 위상의 클럭 신호에 의해 동작되는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  7. 제2항에 있어서, 상기 제1 전압홀드 수단은 상기 차동 연산증폭수단의 상기 제1 입력단 및 상기 제1 출력단 사이에 연결되는 제5 커패시터를 구비하는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  8. 제1항에 있어서, 상기 주파수 보상 수단은 상기 제1 출력단과 접지 사이에 연결되는 제7 커패시터; 및 상기 제2 출력단과 접지 사이에 연결되는 제8 커패시터를 구비하는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  9. 제1항에 있어서, 상기 제1 및 제2 단일입력 충/방전 수단과 상기 제1 및 제2 입력전압 충/방전수단은 각각, 다단으로 병렬연결되어 전압이득을 조절하도록 구성되는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  10. 제9항에 있어서, 상기 제1 및 제2 단일입력 충/방전 수단과 상기 제1 및 제2 입력전압 전달 수단이 4 스테이지로 병렬연결될 경우 제1 스테이지의 상기 제 1 및 제 2 입력전압 전달수단의 커패시터 정전용량은 제2 스테이지의 상기 제 1 및 제 2 입력전압 전달수단의 커패시터 정전용량과 같고, 제3 스테이지의 상기 제 1 및 제 2 입력전압 전달수단의 커패시터 정전용량은 2배의 상기 제1 스테이지의 제 1 및 제 2 입력전압 전달수단의 커패시터 정전용량과 같고, 제4 스테이지의 상기 제 1 및 제 2 입력전압 전달수단의 커패시터 정전용량은 4배의 상기 제1 스테이지의 제 1 및 제 2 입력전압 전달수단의 커패시터 정전용량과 같고, 상기 제1 스테이지의 상기 제 1 및 제 2 단일입력 충/방전수단의 커패시터 정전용량은 8배의 상기 제1 스테이지의 상기 제 1 및 제 2 입력전압 전달수단의 커패시터 정전용량과 같고, 상기 제2 스테이지의 상기 제 1 및 제 2 단일입력 충/방전수단의 커패시터 정전용량은 0.1885배의 상기 제1 스테이지의 상기 제 1 및 제 2 단일입력 충/방전수단의 커패시터 정전용량과 같고, 상기 제3 스테이지의 상기 제 1 및 제 2 단일입력 충/방전수단의 커패시터 정전용량은 0.22404배의 상기 제1 스테이지의 상기 제 1 및 제 2 단일입력 충/방전수단의 커패시터 정전용량과 같고, 상기 제4 스테이지의 상기 제 1 및 제 2 단일입력 충/방전수단의 커패시터 정전용량은 0.26626배의 상기 제1 스테이지의 상기 제 1 및 제 2 단일입력 충/방전수단의 커패시터 정전용량과 같은 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  11. 제4항에 있어서, 상기 제2 입력전압 전달 수단은 상기 차동 연산증폭수단의 상기 제2 입력단에 연결되는 제13 스위치; 일측이 상기 제13 스위치에 연결되는 제4 샘플링 커패시터; 상기 제4 커패시터의 타측과 상기 제2 출력단 사이에 연결되는 제14 스위치; 및 상기 제4 커패시터의 양측과 접지 사이에 각각 연결되는 제15 및 제16 스위치를 구비하는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
  12. 제11항에 있어서, 상기 제1, 제4, 제5, 제8, 제15 및 제16 스위치는 상기 제2, 제3, 제6, 제7, 제13 및 제14 스위치를 제어하는 클럭 신호의 위상에 반대되는 위상의 클럭 신호에 의해 동작되는 것을 특징으로 하는 단일 입력을 차동출력으로 변환시키는 전압이득 증폭기.
  13. 제2항에 있어서, 상기 제2 전압홀드 수단은 상기 차동 연산증폭수단의 상기 제2 입력단 및 상기 제2 출력단 사이에 연결되는 제6 커패시터를 구비하는 것을 특징으로 하는 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180115759A (ko) * 2016-02-22 2018-10-23 자일링크스 인코포레이티드 선형 이득 코드가 인터리브된 자동 이득 제어 회로
KR20230070809A (ko) * 2021-11-15 2023-05-23 한양대학교 산학협력단 오프셋이 발생하지 않는 가변 이득 커패시티브 증폭기

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