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KR0146194B1 - 하드 디스크 컨트롤러의 램 액세스 장치 - Google Patents

하드 디스크 컨트롤러의 램 액세스 장치

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Publication number
KR0146194B1
KR0146194B1 KR1019950000179A KR19950000179A KR0146194B1 KR 0146194 B1 KR0146194 B1 KR 0146194B1 KR 1019950000179 A KR1019950000179 A KR 1019950000179A KR 19950000179 A KR19950000179 A KR 19950000179A KR 0146194 B1 KR0146194 B1 KR 0146194B1
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KR
South Korea
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Prior art date
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정호창
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김광호
삼성전자주식회사
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Publication date
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Abstract

데이터래치 클럭신호가 입력되면 순차적으로 램 어드레스 상위비트, 램 어드레스 중위비트, 램 데이터를 출력하는 제1 레지스터(21)와, 어드레스래치 클럭신호가 입력되면 순차적으로 AH 레지스터 어드레스, AM 레지스터 어드레스, 램 어드레스 하위비트를 출력하는 제2 레지스터(22)와, 제2 레지스터로부터 입력되는 AH 레지스터 어드레스, AM 레지스터 어드레스에 따라 AH 레지스터와 AM 레지스터를 인에이블시키기 위한 신호를 출력하는 디코더(23)와, 디코더의 출력신호를 시스템 클럭 신호와 동기시키기 위한 다수개의 논리곱 수단(G21~G24)과, 디코더에 의해 인에이블되면 제1 레지스터로부터 입력되는 램 어드레스 상위비트를 저장하는 AH 레지스터(25)와, 디코더에 의해 인에이블되면 제1 레지스터로부터 입력되는 램 어드레스 중위비트를 저장하 AM 레지스터(26)와, 멀티플렉서 선택신호가 입력되면 제1 레지스터로부터 입력되는 램 데이터를 출력하는 제1 멀티플렉서(28)와, 멀티플렉서 선택신호가 입력되면 제2 레지스터로부터 입력되는 램 어드레스 하위비트를 출력하는 제2 멀티플렉서(29)로 구성되며, 3 사이클에 걸쳐 램을 액세스함으로써 램 액세스 시간을 단축시킬 수가 있는 하드 디스크 컨트롤러의 램 액세스 장치를 제공한다.

Description

하드 디스크 컨트롤러의 램 액세스 장치
제1도는 종래의 하드 디스크 컨트롤러의 램 액세스 장치의 상세 회로도이고,
제2도는 이 발명의 실시예에 따른 하드 디스크 컨트롤러의 램 액세스 장치의 상세 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 제1 레지스터 12,22 : 제2 레지스터
13,23 : 디코더 14,24 : 제3 레지스터
15,25 : AH 레지스터 16,26 : AM 레지스터
17,27 : AL 레지스터 28,29 : 멀티플렉서
G21~G24 : AND 게이트
이 발명은 하드 디스크 컨트롤러의 램 액세스 장치에 관한 것으로서, 더욱 상세하게 말하자면 3 사이클에 걸쳐 램을 액세스함으로써 램 액세스 시간을 단축시킬 수가 있는 하드 디스크 컨트롤러의 램 액세스 장치에 관한 것이다.
하드 디스크 드라이브(Hard Disc Drive, HDD)는 대용량화, 액세스 고속화, 컴팩트화 등에 있어서 획기적인 발전을 거듭하면서 컴퓨터 시스템의 보조 기억장치로서 확고한 위치를 점령하고 있다.
하드 디스크 컨트롤러는 내부 레지스터를 이용함으로써 램(RAM, Random Access Memory)을 액세스할 수가 있다. 즉, 하드 디스크 컨트롤러가 램을 액세스하고자 하는 경우에는, 하드 디스크 컨트롤러 내부의 레지스터에 램 어드레스와 램 데이터를 기록한 후에, 레지스터의 출력을 사용함으로써 램을 액세스할 수가 있다.
이하, 첨부된 도면을 참조로 하여 종래의 하드 디스크 컨트롤러의 램 액세스 장치에 대하여 설명하기로 한다.
제1도는 종래의 하드 디스크 컨트롤러의 램 액세스 장치의 상세 회로도이다.
제1도에 도시되어 있듯이, 종래의 하드 디스크 컨트롤러의 램 액세스 장치의 구성은, 데이터래치 클럭신호선(DLC)에 클럭단자가 연결되어 있고 데이터 버스(D0~D7)에 입력단자가 연결되어 있는 제1 레지스터(11)와, 어드레스래치 클럭신호선(ALC)에 클럭단자가 연결되어 있고 어드레스버스(A0~D7)에 입력단자가 연결되어 있는 제2 레지스터(12)와, 상기한 제2 레지스터(12)의 출력단에 입력단이 연결되어 있는 디코더(13)와, 시스템 클럭 신호선(SC)과 디코더(13)의 출력단자에 입력단자가 각각 연결되어 있는 AND 게이트(G11~G14)와, 상기한 AND 게이트(G11)의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터(11)의 출력단에 입력단이 연결되어 있는 제3 레지스터(14)와, 상기한 AND 게이트(G12~G14)의 출력단에 클럭단자가 각각 연결되어 있고 상기한 제1 레지스터(11)의 출력단에 입력단이 각각 연결되어 있는 AH, AM, AL 레지스터(15~17)로 이루어진다.
상기한 구성에 의한, 종래의 하드 디스크 컨트롤러의 램 액세스 장치의 동작은 다음과 같다.
하드 디스크 컨트롤러가 램을 액세스하는 경우에, 다음의 4 사이클을 거친다.
1)첫번째 어드레스를 제2 레지스터(12)로 출력함으로써 디코더(13)에 의해 AH 레지스터(15)가 인에이블되도록 한 뒤에, 제1 레지스터(11)로 램 어드레스 상위비트(RA16~RA21)를 출력함으로써 AH 레지스터(15)에 램 어드레스 상위비트(RA16~RA21)가 기록되도록 한다.
2)두번째 어드레스를 제2 레지스터(12)로 출력함으로써 디코더(13)에 의해 AM 레지스터(16)가 인에이블되도록 한 뒤에, 제1 레지스터(11)로 램 어드레스 중위비트(RA8~RA15)를 출력함으로써 AM 레지스터(16)에 램 어드레스 중위비트(RA8~RA15)가 기록되도록 한다.
3)세번째 어드레스를 제2 레지스터(12)로 출력함으로써 디코더(13)에 의해AL 레지스터(17)가 인에이블되도록 한 뒤에, 제1 레지스터(11)로 램 어드레스 하위비트(RA0~RA7)를 출력함으로써 AL 레지스터(17)에 램 어드레스 하위비트(RA0~RA7)가 기록되도록 한다.
4)네번째 어드레스를 제2 레지스터(12)로 출력함으로써 디코더(13)에 의해 제3 레지스터(14)가 인에이블되도록 한 뒤에, 제1 레지스터(11)로 램 데이터(RD0~RD7)를 출력함으로써 제3 레지스터(14)에 램 데이터(RD0~RD7)가 기록되도록 한다.
이와 같이, AH, AM, AL 레지스터(15~17)에 램 어드레스(RA0~RA21)가 기록되고, 제3 레지스터(14)에 램 데이터((RD0~RD7)가 기록되면 램 어드레스(RA0~RA21)에 의해 지정된 번지의 램 영역에 램 데이터(RD0~RD7)가 기록됨으로써 램이 액세스된다.
그러나 상기한 종래의 하드 디스크 컨트롤러의 램 액세스 장치는, 램을 액세스하는데 4 사이클을 필요로 함으로써 시간이 오래 걸리는 단점이 있다.
이 발명의 목적은 상기한 바와 같은 종래의 단점을 해결하기 위한 것으로서, 3 사이클에 걸쳐 램을 액세스함으로써 램 액세스 시간을 단축시킬 수가 있는 하드 디스크 컨트롤러의 램 액세스 장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은,
데이터래치 클럭신호가 입력되면 순차적으로 램 어드레스 상위비트, 램 어드레스 중위비트, 램 데이터를 출력하는 제1 레지스터와,
어드레스래치 클럭신호가 입력되면 순차적으로 AH 레지스터 어드레스, AM 레지스터 어드레스, 램 어드레스 하위비트를 출력하는 제2 레지스터와,
상기한 제2 레지스터로부터 입력되는 AH 레지스터 어드레스, AM 레지스터 어드레스에 따라 AH 레지스터와 AM 레지스터를 인에이블시키기 위한 신호를 출력하는 디코더와,
상기한 디코더의 출력신호를 시스템 클럭 신호와 동기시키기 위한 다수개의 논리곱 수단과,
상기한 디코더에 의해 인에이블되면, 상기한 제1 레지스터로부터 입력되는 램 어드레스 상위비트를 저장하는 AH 레지스터와,
상기한 디코더에 의해 인에이블되면, 상기한 제1 레지스터로부터 입력되는 램 어드레스 중위비트를 저장하는 AM 레지스터와,
멀티플렉서 선택신호가 입력되면, 상기한 제1 레지스터로부터 입력되는 램 데이터를 출력하는 제1 멀티플렉서와,
멀티플렉서 선택신호가 입력되면, 상기한 제2 레지스터로부터 입력되는 램 어드레스 하위비트를 출력하는 제2 멀티플렉서로 이루어진다.
또한, 이 발명에서는,
상기한 AND 게이트의 출력단에 클럭단자가 연결도어 있고 상기한 제1 레지스터의 출력단에 입력단이 연결되어 있는 제3 레지스터와,
상기한 AND 게이트의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터의 출력단에 입력단이 연결되어 있는 AL 레지스터를 더 포함하여 이루어질 수도 있다.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.
제2도는 이 발명의 실시예에 따라 하드 디스크 컨트롤러의 램 액세스 장치의 상세 회로도이다.
제2도에 도시되어 있듯이 이 발명의 실시예에 따른 하드 디스크 컨트롤러의 램 액세스 장치의 구성은, 데이터래치 클럭신호선(DLC)에 클럭단자가 연결되어 있고 데이터 버스(D0~D7)에 입력단자가 연결되어 있는 제1 레지스터(21)와, 어드레스래치 클럭신호선(ALC)에 클럭단자가 연결되어 있고 어드레스 버스(A0~D7)에 입력단자가 연결되어 있는 제2 레지스터(22)와, 상기한 제2 레지스터(22)의 출력단에 입력단이 연결되어 있는 디코더(23)와, 시스템 클럭 신호선(SC)과 디코더(23)의 출력단자에 입력단자가 각각 연결되 있는 AND 게이트(G21~G24)와, 상기한 AND 게이트(G21)의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터(21)의 출력단에 입력단이 연결되어 있는 제3 레지스터(24)와, 상기한 AND 게이트(G22~G24)의 출력단에 입력단이 각각 연결되어 있는 AH, AM, AL 레지스터(25~27)와, 제1 레지스터(21)와 제3 레지스터(24)의 출력단에 입력단이 각각 연결되어 있고 멀티플렉서 선택 신호선(MS)에 입력단자가 연결되어 있는 제1 멀티플렉서(28)와, 제2 레지스터(22)와 AL 레지스터(27)의 출력단에 입력단이 각각 연결되어 있고 멀티플렉서 선택 신호선(MS)에 입력단자가 연결되어 있는 제2 멀티플렉서(29)로 이루어진다.
상기한 구성에 의한, 이 발명의 실시예에 따른 하드 디스크 컨트롤러의 램 액세스 장치의 작용은 다음과 같다.
하드 디스크 컨트롤러가 램을 액세스하는 경우에, 다음의 3 사이클을 거친다.
1)첫번째 어드레스를 제2 레지스터(22)로 출력함으로써 디코더(23)에 의해 AH 레지스터(25)가 인에이블되도록 한 뒤에, 제1 레지스터(21)로 램 어드레스 상위비트(RA16~RA21)를 출력함으로써 AH 레지스터(25)에 램 어드레스 상위비트(RA16~RA21)가 기록되도록 한다.
2)두번째 어드레스를 제2 레지스터(22)로 출력함으로써 디코더(23)에 의해 AM 레지스터(26)가 인에이블되도록 한 뒤에, 제1 레지스터(21)로 램 어드레스 중위비트(RA8~RA15)를 출력함으로써 AM 레지스터(26)에 램 어드레스 중위비트(RA8~RA15)가 기록되도록 한다.
3)멀티플렉서 선택 신호(MS)를 제1 및 제2 멀티플렉서(28, 29)로 출력함으로써 제1 및 제2 멀티플렉서(28, 29)가 인에이블되도록 한 뒤에, 제2 멀티플렉서(22)로 램 어드레스 하위비트(RA0~RA7)를 출력함으로써 제2 멀티플렉서(29)로부터 램 어드레스 하위비트(RA0~RA7)가 출력되도록 함과 동시에, 제1 레지스터(21)로 램 데이터(RD0~RD7)를 출력함으로써 제1 멀티플렉서(28)로부터 램 데이터(RD0~RD7)가 출력되도록 한다.
이와 같이, AH, AM 레지스터(15, 16) 및 제2 멀티플렉서(29)로부터 램 어드레스(RA0~RA21)가 출력되고, 제1 멀티플렉서(28)로부터 램 데이터(RD0~RD7)가 출력되면, 램 어드레스(RA0~RA21)에 의해 지정된 번지의 램 영역에 램 데이터(RD0~RD7)가 기록됨으로써 램이 액세스된다.
이상에서와 같이 이 발명의 실시예에서, 3 사이클에 걸쳐 램을 액세스함으로써 램 액세스 시간을 단축시킬 수가 있는 효과를 가진 하드 디스크 컨트롤러의 램 액세스 장치를 제공할 수가 있다. 이 발명의 이러한 효과는 하드 디스크 컨트롤러의 설계, 제조, 판매 등의 분야에서 이용될 수가 있다.

Claims (4)

  1. 데이터래치 클럭신호가 입력되면 순차적으로 램 어드레스 상위비트, 램 어드레스 중위비트, 램 데이터를 출력하는 제1 레지스터와, 어드레스래치 클럭신호가 입력되면 순차적으로 AH 레지스터 어드레스, AM 레지스터 어드레스, 램 어드레스 하위비트를 출력하는 제2 레지스터와, 상기한 제2 레지스터로부터 입력되는 AH 레지스터 어드레스, AM 레지스터 어드레스에 따라 AH 레지스터와 AM 레지스터를 인에이블시키기 위한 신호를 출력하는 디코더와, 상기한 디코더의 출력신호를 시스템 클럭 신호와 동기시키기 위한 다수개의 논리곱 수단과, 상기한 디코더에 의한 인에이블되면, 상기한 제1 레지스터로부터 입력되는 램 어드레스 상위비트를 저장하는 AH 레지스터와, 상기한 디코더에 의해 인에이블되면, 상기한 제1 레지스터로부터 입력되는 램 어드레스 중위비트를 저장하는 AM 레지스터와, 멀티플렉서 선택신호가 입력되면, 상기한 제1 레지스터로부터 입력되는 램 데이터를 출력하는 제1 멀티플렉서와, 멀티플렉서 선택신호가 입력되면, 상기한 제2 레지스터로부터 입력되는 램 어드레스 하위비트를 출력하는 제2 멀티플렉서로 이루어지는 것을 특징으로 하는 하드 디스크 컨트롤러의 램 액세스 장치.
  2. 제1항에 있어서, 상기한 논리곱 수단의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터의 출력단에 입력단이 연결되어 있는 제3 레지스터와, 상기한 논리곱 수단의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터의 출력단에 입력단이 연결되어 있는 AL 레지스터를 더 포함하여 이루어지는 것을 특징으로 하는 하드 디스크 컨트롤러의 램 액세스 장치.
  3. 제1항 또는 제2항에 있어서, 상기한 하드 디스크 컨트롤러의 램 액세스 장치는 8비트 버스를 통해서 구성소자가 연결되는 것을 특징으로 하는 하드 디스크 컨트롤러의 램 액세스 장치.
  4. 제1항 또는 제2항에 있어서, 상기한 논리곱 수단은 AND 게이트로 이루어지는 것을 특징으로 하는 하드 디스크 컨트롤러의 램 액세스 장치.
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