JPS5950071B2 - ビデオ情報記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル記憶システムに関する。

さらに詳しくはビデオ情報記憶装置に関する。さらに付
言すると、本発明のビデオ記憶装置はフレームストアお
よびフレームストアを制御する手段に関する。ここに記
述されるフレームストアはそれぞれ５１２の画像点（Ｐ
ｉｃｔｕｒｅｐＯｉｎｔ）を持つ５１２本のビデオライ
ンがメモリーに蓄えられるべくなされた１語８ビツトで
２５６×５１２語の２フイールドに配列（Ａｒｒａｎｇ
ｅ）されている。

このフレームストアは新しい世代の半導体メモリにとつ
ては工業水準となつてきた４０９６ビツトＮチヤンネル
ダイナミツクＲＡＭチツプで構成されている。

この素子は、以前の技術に比較してメモリ （ＳｔＯｒ
ｅ）の物理的寸法が相当に縮小されており、このことは
またビデオシステムのメモリ構造の設計を容易にするこ
とになる。ビデオデータストアは、行と列に配列された
複数の記憶素子を含んだ少くとも１つのストアマトリツ
クス（記憶行列）と入力、出力のデータラツチ及び受取
つた読出し、書込み命令と、もし書込み（ＳｔＯｒｅ）
のサイクル実行中の場合は上記命令を一時保持（ＨＯｌ
ｄｉｎｇ）する為の待期制御手段、該待期制御によつて
発生される書込み読出し命令を受けとり、かつ該ストア
マトリツクスに対する行アドレスと列アドレスストロー
ブを含み、該ストアに対しタイミング信号を発生する手
段、および前記タイミング手段よりの行アドレスストロ
ーブの制御の下でストアマトリツクスの行の数に従つて
所定数の行アドレスを発生する行アドレスマルチプレク
サから成立つている。

ビデオデータストアは、複数のマトリツクスを含み、更
に各マトリツクスの入カデータラツチに接続される出力
に対し該ラツチの当該出力をイネーブルにする入力マル
チプレクサ、各マトリツクスの出力データラツチへ接続
された出力をもち該ラツチの特定の（Ｒｅｓｐｅｃｔｉ
ｖｅ）出力をイネーブルにする出力マルチプレクサから
成りまたそこには所定のマトリツクスの入カラツチに対
するイネーブル信号が検出されれば各マトリツクスのサ
イクリング（巡回）を始めさせる有効データ検出回路が
各ストレージマトリツクスに対し配置されている。

以下、本発明の装置の一実施例を図面により説明する。

第１図は周知の４０９６ビツトＲＡＭチツプの構成部品
の原理的プロツク図、第２図は第１図の単一チツプに対
するメモリサイタルの動作モードを示すプロツク図、第
３図は３２個のチツプを有する１６枚のストアカードを
含む本発明のストア構成を非分配型で示すプロツク図、
第４図は第３図に同じくストアの構成を示すにこでは分
配型構成）プロツク図、第５図は第１図に示される型の
３２チツプを持つた本発明の一枚のストアカードを入力
・出力レジスタとストア制御回路と共に示すプロツク図
、第６図は第５図の有効データ検出回路の構成を示すプ
ロツク図、第７図は第５図の待期論理回路の構成を示す
プロツク図、第８図は待期過程にある第７図の回路波形
の例を示すプロツク図、第９図は第５図のタイマ回路に
対する一つの構成を示すプロツク図、第１０図は第９図
の遅延線の引出線からの信号のシーケンスを示す説明図
である。

第１図の一つのストア素子１０は現在一般的にコンピユ
ータ工業に於いて使われている４０９６ビツトＮチヤン
ネルダイナミツクランダムアクセスメモリチツプから成
り立つている。

４０９６×１ビツトチツプは各種のスピードとパツケー
ジ型式で入手可能である。

フレームストアの為に１６ピン型が選ばれた。それは比
較的小型のパツケージと少ないアドレスラインが他の大
型で高速のものよりはるかに高い実装密度が得られるか
らである。１６ピンパツケージは見掛上の１２アドレス
ビツトに加え４本の電源線と２本のデータ線と３本の制
御線があるがこれはアドレスを２半分にマルチフレック
スすることに依り実現できる。

このことは、ストア制御を複雑にするがフレームストア
に必要な容量の大きいメモリサイズにとつてはとるに足
らぬオーバヘツド（周辺回路）にしかならないストレー
ジチツプはダイナミツク型で極めて低い電力消費の長所
をもつが２ミリ秒毎にストアさ・れているデータをリフ
レツシユしなければならない短所がある。

単一のチツプ１０は各列の上にセンス増巾器１１をもつ
た６４×６４ビツトのストアマトリツクス１５で構成さ
れている。

アドレスは「行アドレスストローブ」１９と「列アドレ
スストローブ」１８の２つの６ビツト語として入力され
る。列ラツチ］２と行ラツチ１３のストローブは同時に
は発生しないから、入力アドレス線１７は列と行の両方
のラツチで共用できる。ストアサイクルは行アドレスを
供給しそれを内部の行アドレスラツチ１３にストローブ
することにより始まる。この時点でチツプの動作は幾分
通常とは異なつてくる。即ち１アウトオブ６４の行デコ
ーダ１４への行ラツチ中の６ビツト行アドレス情報から
デコードされた行アドレスはマトリツクス中の選択され
た各場所にストアーされた６４ビツト全体を、第２図に
示す各列に附属する６４のセンス増巾器へ送り込む。一
旦、６４ビツトのデータがセンス増巾器に読み込まれる
と、列アドレスがストローブされ６４のセンス増巾器の
中の一つが選択されてチツプから出力される。全ての６
４ビツトのデータはそこで再びマトリツクスへ送り返さ
れ非破壊読出し特性を形成する。６４ビツト中の一つを
選択するセンス増巾器のアドレスは１アウトオブ６４の
列デコーダを通して受け取つた６ビツトの列アドレス情
報から得られる。

もし情報を書込む必要があるときは、情報がマトリツク
スに送り返される前に選択されたセンス増巾器のデータ
は入カデータに従つて変更（ＭＯｄｉｆｙ）されなけれ
ばならない。

このマトリツクス構造の長所はチツプに与えられた外部
アドレスのいずれに対してもストア（メモリ）は６４個
所で検査される。このようにして装置全体のリフレツシ
ユに必要な４０９６サイクルの替りに単に６４サイクル
を必要とするのみである （即ち４０９６÷６４＝６４
）。これによりフレツシユ周期が２ｍｓ以下となるスト
ア（ＳｔＯｒｅ）に対する最低動作周波数は６４／（２
×１０−３）＝３２ＫＨｚとなる。

コンピユータ周辺技術に於けるダイナミツクストレージ
のリフレツシユの通常の方法は、リフレツシユモードに
入る為にメモリを周期的に中断することである。これは
１．５ｍｓ毎に中断し完全なリフレツシユを保証するに
充分な速度で必要な全．てのアドレスの検査（Ｅｘｅｒ
ｃｉｓｉｎｇ）が一時に行なわれるか又は交互にリフレ
ツシユが分散して行なわれる方法でアドレスカウントが
加算される毎に一つのアドレスのリフレツシユが３０μ
ｓ毎に実行され２ｍｓで全てのアドレスの実行が完了す
る。これらの技術はビデオストアには不向きである。な
ぜなら画面表示の規則性がシステム設計者に制限を課し
そして不規則な中断を許容しないからである。しかしな
がら、この困難をひきおこす規則性（Ｒｅｇｕｌａｒｉ
ｔｙ）も、もし従来のリフレツシユ技術が採用されるな
らば、適当なアドレス構造を選ぶことにより、自動的に
リフレツシユを達成する方法として用いることができる
。

メモリチツプがマトリツクスに於いて選ばれた行の６４
ビツト全てのデータを６４のセンス増巾器へ送りそこで
列アドレスによつてデコードされ特定のビツトが選択さ
れる方法についてはすでに述べた所である。

フレームストアの構造もこの方法と同様に個々の部品（
Ｄｅｖｉｃｅ）のサイクルタイムが比較的遅くとも１５
ＭＨｚのスループツト （ＴｈｒＯｕｇｈｐｕｔ）能力
が達成できるよう構成されている。主ストアのマトリツ
クスは１６の列アドレスを与える１６×４デイバイスで
構成され、全体で１６．３８４（即ち４×４０９６）の
行ロケーシヨンが所定の５１２×５１２の画像点を生み
出す。これらのロケーシヨンは１８ビツトアドレスで定
められるがこれは便宜上ライン上の画像点（絵素）を定
位する９ビツトと、フイールド中の特定のラインを決め
る８ビツトと使用中のフイールドを定めるｌビツトに分
割される。この配置は第３図に示されるが、この図では
所要のスループツトは満足しうるが、しかし自動的リフ
レツシユは行ないえない。

次に画面が構成される方法について検討する。

ＴＶラインに沿つた１６の連続した絵素は、一つの行ア
ドレスに依り発生され、回路２４によつて各列の上で検
出される。もし列からの出力が順次検査（Ｅｘａｍｉｎ
ｅｄ）されるならばラインは従来の方法で構成（ＦＯｒ
ｍｅｄ）される。此の技術を用いることに依り個々のＭ
ＯＳデイバイスはビデオ周波数の１／１６で動作される
。しかし行アドレスカウント全体がｌになつて再び戻る
までに１２ｍｓ要してしまう。これはリフレツシユの要
求を満足しない。第４図はこれに替る配置を示すもので
、隣り合う行は別のデイバイスでサービスを受ける。こ
のようにして位置０．４等はデイバイス１へ位置１，５
等はデイバイス２へ、位置２，５等はデイバイス３へそ
してロケーシヨン３，７等はデイバイス４につながる。
リフレツシユを自動的に達成する為の構造がここで明ら
かになつてきた。第４図はまた、マトリックス全体の１
８ビツトアドレスの夫々のビツトの割付け（Ｄｅｓｉｇ
ｎａｔｉＯｎ）を示すものである。下位４桁のビツトは
列アドレスを指示し（ストアチツプのセンス増巾器への
アクセスに相似である）、次の２ビツトはマトリツクス
仝体に於いて行を決めるデイバイスの４つの内のいずれ
が使われるかを決め、次の６ビツトは実際のチツプに対
する行アドレスであり、上位６桁はチツプに対する列ア
ドレスを提供することになる。動作は第３図の非分配型
と同様であるが次の点が相異する。即ちチツプ自身に対
する行アドレスはカウンタの７から１２ビツトに配置さ
れるから、全てのチツプの行アドレスはビデオ周波数の
２−１１倍即ち１０ＭＨｚシステムに対しては、近似的
に０．２ｍｓ毎に検査（Ｃｘａｍｉｎｅ）される。フイ
ールドラインのブランキング群は、その期間中はアドレ
スカウンタが停止しているにも拘わらず全体のリフレツ
シユ時間は必要な２ｍｓより小さいのでブリツジ（Ｂｒ
ｉｄｇｅｄ）されうることも示されている。本発明の一
つの特徴は、アドレスの最上位桁をフイールドカウンタ
として設定することにより採用されたデイスプレ一の型
式に於いて、毎フレームに単ストアフイールドが２回繰
返されても、リフレツシユに関するカウンタの全てのビ
ツトは未だ回りつづけ（ＳｔｉｌｌｅｘｐｉＯｒｅｄ）
ているので゛、ストア全体は未だリフレツシユされるこ
とが確実であるということである。

フレームストアマトリツクス２５が１６ロケーシヨン×
１６．３８４ロケーシヨンまたは１６ロケーシヨン×４
デバイス（各デバイスは４０９６ビツト）で成立つこと
はすでに説明した。

ここで参照される１６のロケーシヨンは実際は別々のス
トアカード２６であり、夫々のカードは１６．３８４の
ロケーシヨンをもつ四個のデバイスを搭載している。

データが共通線（ＣＯｎｌｎｌＯｎｈｉｇｈｗａｙ）を
通して全てのカードに与えられ、また共通線を通して全
てのカードから読取るようにストアカードは配置されて
いる。第５図はストア制御回路を１６枚の中の１枚のス
トアカードを一緒に示すものである。

ストアカード３０はＲＡＭ型ストア素子１０の４行から
なるプロツク３２を持ち、各行は８個のチツプからなる
（１個のチツプがデータの８ビツトの一つに対応する）
。このようにして、ストア素子の全数は３２である。カ
ード３０は入カラツチ３１と出力ラツチ３３を持つ。ま
たカードは下記に詳細を示す有効（Ｖａｌｉｄ）データ
検出回路３４を持つ。なお図示されていない他の１５枚
の同様なカード３０がストア全体を構成していることに
留意されたい。かくして入力マルチプレクサ３５は１６
枚のカードに対する１６の出力線４７を持つ。１本の出
力だけがラツチ３１に接続され、かつ図示されている。

同様に出力マルチプレクサ３９も１本の出力７５がラツ
チ３３に接続されている様子が図示されている。残りの
入力又は出力マルチプレクサの出力線は図では接続され
ていないが、実際に他の１５枚のカードに夫々接続され
ているのである。行アドレスストローブマルチプレクサ
３６とタイミングコントロール回路３８は他の１５枚の
カードと出力が共通に接続されている。下記されている
待期制御回路（ＱｕｅｕｅｉｎｇｌＯｇｉｃｃｉｒｃｕ
ｉｔ）３７はタイミングコントロール３８に接続されて
いる。カードに対する入力データは、共通線 （ＣＯｍｍＯｎｈｉｇｈｗａｙ）を通して入つているの
で１６個のクロツタ周期ののち、１６枚のすべてのカー
ドが１語のデータを保持するようにこの入つてくるデ＝
夕は、順次個々のクロツク毎に夫々のカードにラツチ（
一時保持）されなければならない。

その最初の語はラツチ回路３１の最初の位置に・保持さ
れる。ラツチ３１は周知のレジスタチツプによつて構成
される（例えば２個の７４ＬＳ１７０、４ビツト４回路
レジスタの内２回路のみを用いる）。情報は入力イネー
ブル信号によつてこれ等のラツチ回路（Ｆｉｌｅ）にク
ロツクに同期して送り込まれ、そのときの周波数は入力
マルチプレクサの出力４７から受取つたビデオ周波数で
ある。そしてアドレスは入力端子４２で受取つた入力選
択信号でセツトされる。ここで最初の１６語がカードに
到着した時つづいて次の１６語が共通線（ＨｉｇｈノＷ
ａｙ）に現われ再びカードにラツチされるが今度はその
最後の語がレジスタフアイル３１の中の次の位置に入る
ように入力選択が変更される。故に入力選択は元のビデ
オ周波数の１／１６毎に変化することは明白である（１
６枚のカードがある，故）。レジスタフアイルの出力は
入力選択の逆信号によつて制御される、それらの出力端
子に先程のレジスタの内容を表現することが必要な丈で
ある。入力選択がビデオ周波数の１／１６で動作するか
ら、レジスタフアイルの出力に現われるデータが′元の
入力共通線のデータ周期の約１６倍の間一定に保たれる
ことも明白である。４０９６ビツトＲＡＭチツプは動作
が比較的遅いのでこの内部デマルチプレツクは他の夫々
のチツプに対する所要速度を減らす意味からも必要であ
る。

しかしながら外部のアドレス回路は通常のアレイである
（９ビツトの２進アドレスは画像中のラインを決定し
他の９ビツトはライン中の絵素（ＰｉｃｔｕｒｅｐＯｉ
ｎｔ）を決めることは前に説明した通りである）。此の
デマルチプレツクスにより見掛上の入カデータの低速化
が達成され、そして入カデータはＲＡＭが充分情報を吸
収できる充分な時間毎に４ＫＲＡＭの入力ターミナルに
現われる。

ＲＡＭに対するアドレツシングはすでに記述された如く
であり、そして１２ビツトアドレスを半分ずつ２回に送
る入力６９に６本のアドレス線が接がる （即ち、チツ
プの行アドレスにつづきチツプの列アドレスが入る）。

夫々のデバイスは、行アドレスストローブマルチプレク
サ３６からの線６３，６４，６５、及び６６にのつた４
個の別々の行アドレスストローブＲＡＳＩ，ＲＡＳ２，
ＲＡＳ３及びＲＡＳ４によつて選択される。この行アド
レスマルチプレクサは行アドレスストローブ信号（ＲＡ
Ｓ）をタイマ３８から入力６２で受取り各ストアサイク
ル毎一回動作するのである。それらは勿諭順次動作しア
ドレス構成に対する事象の発生順序は次の如くである。
先ずアドレスの最初の４ビツトは１６枚のカードを決め
る入力４１から入り、デコードされて入力マルチプレク
サ３５からの入力イネーブル信号を発生する入力６０，
６１から入る。次の２ビツトは行アドレスストローブマ
ルチプレクサ３６でデコードされ、４つの行アドレスス
トローブＲＡＳＩ，ＲＡＳ２，ＲＡＳ３とＲＡＳ４を発
生する。最後の１２ビツトは入力６９へ２つの半分にマ
ルチフレックスされる主デバイスアドレスである。列ア
ドレスストローブ（ＣＡＳ）は、タイマ３８からの線６
７に用意される。

カードの出力構造は入力のそれに対し逆に動作するとい
うことを除いて全く同一である。

特に、データは１６枚のカード全てから並列にそれぞれ
のレジスタ即ちラツチ３３に転送される（出力ラツチ３
３は４個の４ビツトラツチである７４１７３で構成し、
必要な８ビツトＸ２ロケーシヨンが得られる）。このラ
ツチへの転送はタイマ３８から線７１を通して受取られ
る「出力ストローブ」によつて実行される。そしてレジ
スタは入力７６で外部から受取られる「出力選択」信号
で選択される。「出力ストローブ」とΓ出力選択」はビ
デオ周波数のｌ／１６で動作する。ＲＡＭからの並列転
送信号で詰つていないレジスタは、入力７８で４ビツト
の読取りアドレスを受取る出力マルチプレクサ３９の出
力７５から受取られる「出力選択」の逆信号で選択され
た所定のデイバイスの「出力イネーブル」信号により、
自身のデータを主共通線に出力することがで゛きる。「
出力ストローブ」は１６枚のカード全てに並列に動作す
るから「出力イネ−゜ブル」はビデオ周波数で直列に動
作する′。８本のチツプ選択線６８はストアにあるデイ
ジタル語のいずれに対してもデイスエーブルにすること
も、また必要ならば書込み操作から保護することも可能
である。

かくして別の画像がビツト毎に書込まれるのである（例
えば５から８ビツトの情報がｌから４ビツトへ書込まれ
る）。ストアカードに対する読出し／書込み線と行アド
レスストローブ（ＲＡＳ）は最初に想像された程には単
純でない。

その複雑さは、１６枚のカードの内の所要のｌ枚だけに
、他のカードには影響を与えることなく書込みを実行し
ようとすると起生するのである。これは入カラツチ３１
に対し所定のカードの入力のみをイネーブルに動作させ
ることにより簡単に実施できる。しかしながら、データ
が並列で転送されるとき、１６枚のカードの１５枚のカ
ードのストアロケーンヨンは誤づた情報を受取ることに
なる。この誤情報の受取りを防ぐために、有効データ検
出回路３４が用意されている。

この回路は入力４３と４４でそれぞれ入力選択と入力イ
ネーブル信号を受取りまた同時にタイマ３８から入力４
６を通して読出し／書込み信号を受取る。もし入力マル
チプレクサ３５からこのカードに対する入力イネーブル
が検出されると、検出回路３４はデータをラツチ３１に
入れ、引続き出力４５からの読出し／書込み信号の制御
の下にストアにデータを転送する。その特定のカードに
入力イネーブルが入力マルチプレクサ３５から受取られ
ないときは検出回路３４はストアサイクルの進行を停止
する。待期制御回路３７はまたタイマ３８から線５６を
通して読出し／書込み信号を受取る。

書込命令は待期制御回路３７の入力５０で受取られ、読
出し命令は同じく入力５２で受取られる。回路３７への
フリーズ入力５１はデータをストアに保持する。書込み
命令は出力５７を通してタイミング回路に入る。そして
読出し命令は出力５５に準備される。この読出し命令は
、もしストアがそのサイクル中の他の部分の仕事にかか
つているときは、一時回路３７に保持されるようになつ
ている。またサイクルのどの部分にあるかということは
、入力５６において読出し／書込み信号から検出される
ようになつている。クリア読出しとクリア書込み機能は
それぞれ入力５３および５４に具備され，ている。さら
に加えてタイマ３８からタイミング信号が準備されてい
る。それは出力７３における読出し／書込みアドレス選
択と出力７２におけるマルチプレツタスアドレス制御で
アドレツシングの周知の方法でＲＡＭに使われるもので
ある。こ，のアドレスの方法は３個の別々のカウンタ、
すなわち書込み用、読出用、リフレツシユ用によつて成
立つ。有効データ検出回路３４に対する回路配置を第６
図に示す。

回路３４はインバータ８０，８１，ノ８３とＮＡＮＤゲ
ート８４，８５，９０，９１，９２および９３と２個の
フリツプフロツプ８７，８８から成る。４４からの入力
イネーブル信号はインバータ８０で反転され、ＮＡＮＤ
ゲート８４の１入力とＮＡＮＤゲート８５の１入カへ接
続される。

４３からの入力セレクト信号はインバータ８１を通つて
ＮＡＮＤゲート８５のもう１つの入力へ接がる。

インバータ８１の出力はさらにインバータ８３を通して
ゲート８４の他の入カへ接がつている。ゲート８４の出
力はＤ型ラツチ８７のプリセツト入力に受取られる。ゲ
ート８５の出力は、もう１つのＤ型ラツチ８８のプリセ
ツト入力に接つている（ラツチ８７と８８は集積回路型
７４７４デユアルＤ型ラツチの半分で構成されうる）。
ラツチ８７のクロツク入力はインバータ８３の出力から
接続される。ラツチ８８のプリセツト入力はゲート８５
の出力が接続される。ラツチ８８のクロツク入力はイン
バータからの出力が接続される。ラツチ８７および８８
のクリア入力は抵抗Ｒ１をへて＋５Ｖ線に接続される。
ラツチのＤ入力はともに接地されている。ラツチ８７の
Ｑ出力はＮＡＮＤゲート９０の１つの入力に接がりもう
１つの入力にはインバータ８１の出力に接続されている
。ＮＡＮＤゲート９１の１つの入カへはラツチ８８のＱ
出力が接がりもう１つの入力にはインバータ８３の出力
が接続される。ゲート９０，９１の出力はＮＡＮＤゲー
ト９２の入力にそれぞれ接続され、その第３番目の入力
にはインバータに接続されたＮＡＮＤゲート９３を経て
読出し／書込み信号が接続されている。ゲート９２の出
力は出力４５でストアに接続されるようになつている。
インバータ８０，８１および８３はヘツクスインバータ
型７４０４で構成されうる。ＮＡＮＤゲート８４，８５
，９０，９１はクワットナンドチップ型７４００でＮＡ
ＮＤ９２，９３は型７４１０で構成されうる。第６図の
回路は端子４６からの読出し／書込み信号が入力４４で
Ｄ型ラツチをセツトする入力イネーブルが検出されたと
きには、出力４５を通してストアサイクルを作動させる
ものである。すなわちそのカードが第５図の入力マルチ
プレクサ３５により所定のカードが選択されたことを示
す。

この誤情報がストアに書込まれることは防止されている
。再び第５図に戻つて、ストアに対する入カラツチと出
力ラツチのタイミングについて考察する。

例として１０ＭＨｚの入力ビデオ周波数を取上げる。入
カラツチは１０ＭＨｚでクロツクされ従つて入力選択は
１００ｎｓの１６倍の周期で変化する。すなわち１．６
μＳである。従つてＲＡＭ自身はラツチの出力に待期し
ている情報を吸収するのに１．６μＳの時間を持つこと
になる。しかしＲＡＭは５００ｎｓを必要とするのみで
ある。

出力に関しても事情は全く同様であり、ストアは情報を
５００ｎｓで出力ラツチに転送可能であるが、出力選択
が１．６μＳの周期で行われるから１．６μＳのギヤツ
プがこの転送に利用できる。ストアに対する書込み、読
出しは非同期的であるから書込み命令と読出し命令が重
さな．らぬよう確認することが必要である。

待期制御回路３７は、ストアカードに対する要求を、も
し例えばストアか読出しサイクルにかかつているときは
待期させる、書込サイクルに対する非同期の要求（すな
わち書込命令）が待期制御回路３７に至れば出カラツチ
への情報転送が、この書込命令を読出しが完了して書込
が可能になるまで待期させる。ストアのサイクル時間は
入力選択、出力選択の期間の半分以下であるからストア
の必要なときはいつでも一入力選択又は一出力選択周期
で読出し書込の両方を実行し終えることが可能である。
この待期機能を備えることによりアドレスのセツトアツ
プに必要な時間を含むストアのサイクル時間は入力選択
又は出力選択の周期の半分以下であり、非同期状態は急
速に変化するので動作がそこなわれるような状態が起る
ことはあり得ないということが理解される。全フレーム
のストアは入出力ビデオ信号（ＷＯｒ−Ｄｓ）と非同期
で作動しこの入出力ビデオ信号が各カードに内在的に連
続して現われたときにこのメカニズムが役を果すのであ
る。それらの状態は入力が出力に較べて極めて遅く動作
したり、またはその逆であつたり、または入力出力共に
同期してその最高速度で動作するときにも見られる。第
１図の待期制御回路３７に対する回路配置は第７図に示
されている。

加えて第７図には更に入力１２５が示されている。これ
はタイマ３８から接続されその詳細は第９図に関して述
べられる。書込命令入力５０はＮＡＮＤゲート１０１の
一つの入力に直接接続され、インバータ１００を経てゲ
ート１０１の他の入力にキヤパシタＣ１と共に接続され
、この入力は抵抗Ｒ３を通して＋５Ｖに接続されている
。ゲート１０１の出力はＤ型フリツプフロツプ１０２の
クロツク入力に接続されそして更にＮＡＮＤゲート１０
４の１つの入力に接続されている。ゲート１０４の２番
目の入力は抵抗Ｒ２を通して接地されている。

４番目の入力は読取命令が直接接がつている。

更に別の入力には読取命令が３段に直列に接続されたイ
ンバータ１０６，１０７及び１０８を通して接がる。キ
ヤパシタＣ２はグラウンドとインバータ１０７の出力間
に接続されている。ＮＡＮＤゲート１０４の出力はＤ型
フリツプフロツプ型１０９のクロツク入力に接がる。読
出し／書込みライン５６に対して読取りライン（Ｈｉで
読取り）がＮＡＮＤゲート１１５の１つの入力に接続さ
れている。書込ライン（Ｈｉで書込み）はゲート１１５
の他の入力に接がり、更にＮＡＮＤゲート１１７の１つ
の入力に接続されている （書込は読出しの逆である）
。ゲート１１７の他の入力は入力１２５へルツクアヘツ
ドアドレス変化信号を受取るために接続される。ゲート
１１７の出力はＡＮＤゲート１１８の１つの入力に接続
されている。ゲート１１８の他の入力は入力５４から「
クリア書込」信号を受取る。ゲート１１５の出力はＡＮ
Ｄゲート１１６の１つの入力に接続される。ゲート１１
６の他の入力は「クリア読出」入力５３に接続される。
端子５３，５４からの線はそれぞれ抵抗Ｒ４，Ｒ５を経
て＋５Ｖ線に接続されている。フリツプフロツプ１０２
のクリア入力はさらにフリツプフロツプ１０２のクリア
入力と共に接続されてＡＮＤゲート１１８の出力に接続
されている。フリツプフロツプ１０９のクリア入力はフ
リツプフロツプ１２１のクリア入力と共にＡＮＤゲート
１１６の出力に接続されている。

フリツプフロツプ１０２のＱ出力はＡＮＤゲート１１１
の１つの入力に接続され、またゲート１１１の他の入力
はフリツプフロツプ１２１のＱ出力に接続されている。

ゲート１１１の出力はフリツプフロツプ１１２のクロツ
ク入力に接続されている。フリツプフロツプ１１２のＱ
出力はＡＮＤゲート１２０の一つの入力に接続され、こ
のゲートのもう一つの入力はフリツプフロツプ１０９の
Ｑ出力に接続されている。

フリップフロツプ１０２，１０９，１１２，１２１の「
プリセツト」と「Ｄ」入力は全て＋５Ｖ線に接続されて
いる。

書込命令出力端子５７はフリツプフロツプ１１２のＱ出
力に接続されている。

インバータ１００，１０６，１０７および１０８は全て
型７４０４のへツクスインバータによつて構成される。

フリツプフロツプ１０２，１０９，１１２，１２１は２
個のデユアル「Ｄ」型チツプ７４Ｓ７４で構成されうる
。

ＮＡＮＤゲート１１５，１１７はＩＣチツプ型７４Ｓ０
０でありうる。ＮＡＮＤゲート１０１，１０４は型７４
Ｓ１４０で、またＡＮＤゲート１１１，１１６，１１８
，１２０は型７４Ｓ０８で構成されうる。書込み命令は
第７図の待期回路へ入力端子５０から入りインバータ１
００を通る遅延とゲート１０１によつて巾ｔの短いパル
スに変換される。

ゲート１０１の出力は「Ｄ」型フリツプフロツプ１０２
をセツトするパルス発生回路として働く、このフリツプ
フロツプの静止状態のＱ出力は開かれているゲート１１
１を通つて「Ｄ」型ラツチ１１２をセツトする。「Ｄ」
型ラツチ１１２をセツトする動作はＡＮＤゲート１２０
を閉じる。今読出し命令が入力５２に、１０６，１０７
，１０８と１０４の素子により形成されたパルス発生回
路（そのパルス巾３ｔは１０６，１０７と１０８を通る
遅れによる）を介して入ると、１０９をセツト出来る。
しかしラツチ１０９の出力はＡＮＤゲート１２０が閉じ
られておれば禁止される。それ故ラツチ１０２，１０９
は書込みあるいは読出し命令を保持すなわち記憶する。
フリツプフロツプ１１２，１２１はいずれかの特定の命
令を指示しその記憶はいかなるときにも処理される。明
らかに１１２と１２１が両方同時にセツトされることは
禁止条件であり、待期動作はこれを避けるために設計さ
れている。必要とする保護回路はＡＮＤゲート１１１と
１２０を介して与えられているが、パルス発生回路１０
１あるいは１０４をパルスが出発してから１２０と１１
１が閉塞されるまでの伝播遅延は、同時に到着する読出
し、書込み命令に対して保護するには長すぎる。必要な
それ以上の保護は１０１の出力が１０４の別の入力につ
ながることによりなされている。次に第８図に表わされ
た図を考えると、この図は読出し、書込み命令の波形関
係を示している。

それぞれの対のうち上の波形はゲート１０１の出力を表
わし、下の波形はゲート１０４の出力を表わす。短パル
スで示されるゲート１０１からの書込み命令は固定した
ままで、ゲート１０４からの読出し命令を徐々に後へず
らせることにする。最初の対の８ａ，８ｂは通常の場合
を示し、そこでは相互干渉はなく、禁止状態に対して記
憶を保護のため、ＡＮＤゲート１１１，１２１の正常な
閉塞のために充分な時間がある。同様のことは次の８Ｃ
と８ｄについてもいえる。しかし３番目の対の８ｅと８
ｆは読出しパルスが明らかに少し短かくされていること
を示し、これは１０１が１０４の入力に接続された結果
の動作である。しかし１０２と１０９をセツトする２つ
の立上リエツジの間にはまだ充分な間隔がある。さて４
番目の対８ｇと８ｈについては、読出しパルスは２つの
パルスに分離され歪んでいる。２つのうち、２番目のパ
ルスは書込み命令の立上りと接近しすぎていて、誤動作
状態が発生するであろう。

しかしＤ型フリツプフロツプ１０９はゲート１０４より
の最初の立上リエツジによりセツトされたのでこの立上
リエツジはゲート１０１のパルス巾により、書込み命令
の立上リエツジとは充分離れている。同様のことが５番
目の対８１と８ｊについてもいえる。６番目の対８ｋと
８１は再び読出しと書込みが完全に離れている状態を表
わしている。

フリツプフロツプ１１２，１２１は読出し、書込み命令
の到着時間に関係なく同時にセツトされないように保護
されていることが説明されたのｌで、記憶の順序を制御
する第５図のタイマ３８の動作を検討しうることになる
。タイマ３８の手順は第９図に示されている。

書込み命令入力５７はＮＡＮＤゲート１３１の一方の入
力につながれており、その出力は更にＮＡＮＤゲート１
３２，１３４につながつている。

ゲート１３２の出力はＤ型ラツチ１３０の「クロツク」
入力につながつている。ラツチの出力ＱとＱは読出し／
書込みラインのターミナル５６につながつている。ラツ
チ１３０の「Ｄ」とプ”りセツトターミナルはＲｌＯを
介して＋５Ｖラインにつながつている。読出し命令入力
５５はＮＡＮＤゲート１゛３３の一方の入力につながれ
、他の入力はゲート１３１の２つ目の入力につながつて
いる。ゲート１３３の出力はゲート１３４の２つ目の入
力につながれ、その出力はラツチ１３５のクロツク入力
につながつている。ラツチ］３５のクリアとプリセツト
端子はＲｌｌを介して＋５Ｖラインにつながつている。
Ｑ出力はＮＡＮＤゲート１３６につながれ、ＱとＤ端子
は互いにつなｌがつている。ゲート１３６の出力は遅延
線１３７につながり、更にゲート１３９と１４０を介し
て遅延線１３８と直列につながつており、抵抗Ｒｌ２と
もむすばれている。遅延線１３８の出力はＲｌ３を介し
てグランドとつながれている。遅延線１３７，］３８の
タツプＯ〜９，１０〜２０のいくつかは、１４２〜１４
８のいくつかのイクスタルーシブ０Ｒゲート１４２〜１
４８につながれており、タツプ番号は図により明らかで
ある。ゲート１４２の出力はＮＡＮＤゲート１５２の一
方のノ入力につながり、ゲート１５２の他方の入力は、
ラツチ１３０のＱ出力につながつている。１５２の出力
はターミナル７１につながつている。

ゲート１４３はインバータ１５３を介してＮＡＮＤゲー
ト１５４につながつており、ＮＡＮＤゲート出力はター
ミナル６７につながつている。ゲート１４４の出力はタ
ーミナル６２につながれ、ゲート１４５はターミナル７
２につながれている。ゲート１４６の出力は、ルツクア
ヘツドアドレス切替ターミナル１２５につながつている
。ゲート１４７の出力はインバータ１４９を介してスト
アビジー信号を与えるためにゲート１３３と１３１につ
ながれている。ゲート１４８の出力はインバータ１５０
を介してラツチ１３０のクリア端子につながれている。
第９図のラツチは第７図のラツチと同型のものであり、
ＮＡＮＤゲートやインバータも同様で゛ある。

１４２〜１４８のイクスクルーシブ０Ｒゲートは７４Ｌ
８６型であり、遅延線は２７０Ｔ２５０型である。

入力ターミナル５７に書込み命令が入力されたと仮定す
る。

ゲート１３１は開きパルスはゲート１３４を経てＤ型ラ
ツチ１３５のクロツク端子へ達する。ここでラツチ１３
５は単に１ビツトの力ウンタとして働き、Ｑ出力の状態
が変化する。そして立下リエツジはゲート１３６を介し
て（またゲート１３９，１４０を経て）遅延線１３７及
び１３８に達する。そしてエツジが遅延線に達すると遅
延線のタツプにつながれた「イクスタルーシブ０Ｒ」ゲ
ートを介して作られる最初の信号がゲート１４７で発生
する「ストアビジー」信号である。この信号はインバー
タ１４９を介してゲート１３１と１３３を閉塞するため
に戻り、それゆえもし別の命令が入力されても遅延線は
無視する。ゲート１４４は「行アドレスストローブ」信
号を作る。ゲート１４５は行と列に対するアドレスを切
替えるマルチプレタサを制御する。ゲート１４３は「行
アドレスストローブ」信号を作る。ゲート１４２によつ
て開閉されるゲート１５２は出力ラツチへ正しい時点に
データを転送することを保証するところのストアカード
に対する出力ラツチストローブを発生する。ゲート１４
６は「ルツクアヘツドアドレス切替」信号を作り、ゲー
ト１４８はインバータ１５０を通して「書込みタリア」
信号を作り出す。ゲート１３１と１３２による遅延線の
動作は、後述するラツチ３０の動作を除き書込み期間を
通じて同様であり、読出し期間の間は用いられない。

再び書込みサイクルの動作に戻つて、書込み命令が如何
にしてゲート１３１，１３４を通つて遅延線に至り、ま
た同時にゲート１３１の出力がゲート１３２を経てＤ型
フリツプフロツプ１３０をセツトすることはすでに説明
されている。

このフリツプフロツプがセツトされていると書込みサイ
クルであることを表わし、このフリツプフロツプはゲー
ト１４８からのクリア書込み信号によつてクリアされる
。第７図のゲート１１７，１１８をノ通しての「ルツク
アヘツドアドレス」切替機能によつて書込み命令が書込
みサイタルの終了前にクリアされるためにこの特別なフ
リツプフロツプ１３０は必要となる。ＲＡＭはサイクル
の期間中アドレス入力部を閉塞しているのでストアビジ
ー信号が無くなるのを待つ間に、この時間を利用して、
次のアドレスのセツトを可能にすることで「ルツクアヘ
ツドアドレス」切替が許されるのである。この様にして
ストア全体のサイクル時間がＲＡＭ自身の基本時間にま
で減少されかつアドレ”スの準備を考慮する必要が無く
なり、また「ルツタアヘツドアドレス」機構によつて達
成されるのでシステムの高い処理速度（ＴｈｒＯｕｇｈ
ｐｕｔｒａｔｅ）が可能になるのである。 「ルツクア
ヘツドアドレス」機構は端子１２５に到着するパルスに
よつて初期化される（第７図参照）。このパルスは書込
みサイタルが読出しサイクルのいずれかによりゲート１
１７がゲート１１５．を経て回送される。例えば読出し
命令がゲート１２０に待期している書込みサイタルであ
るとする。線５６の入力により「ルツクアヘツドアドレ
ス」切替がゲート１１７を通過し、ゲート１１８は開き
そしてラツチ１１２がクリアされる。読出し／書込みラ
インはそれ自身フリツプフロツプからなるラツチ１１２
，１２１の状態によつて制御される。

ラツチ１１２のクリア動作はゲート１２０を自動的に開
く、これはラツチ１２１をセツトし、この状態の変化は
出力７３に於いて書込みから読出しヘアドレスの切替に
用いられる。第７図のラツチ１１２，１２１が「ルック
アヘッドアドレス」切替信号によつてクリアされそして
互いに関連するラツチ１２１または１１２がセツトされ
読出し／書込み線が切替つたとしても、ゲート１３１，
１３３を開くストアビジー信号によつて許可されるまで
信号のエツジは遅延線に向かつてスタートしない様第９
図のゲート１３１及び１３３が保証している。回路は自
己スタート型でないのでもしラツチ１１２と１２１が同
時にオンの状態になつたとしても全回路は閉塞されるよ
うにするため第７図のゲート１１８と１１６は必要なの
である。書込み又は読出し機能が使用されていないとき
のみ、１１８及び１１６を経て時々りセツトパルスが発
生するようにして上記の状態が保護されている。遅延線
１３７及び１３８を通して発生される波形のシーケンス
が第１０図に示されている。

第１０図における０〜２０は遅延線の引出線を示す。入
力マルチプレクサ３５は周知の構成であり２個のデユー
ダチツプ型７４Ｓ１３８によつてなされうる。出力マル
チプレクサ３９も同様にして構成されうる。行アドレス
マルチプレクサ３６は１個のデユーダチツプ型７４Ｓ１
３８によつて構成されうる。かくして本発明の記憶と制
御は完全に非周期動作となり、それは入力と出力のビデ
オ周彼数は完全に異なりうるし、また互いに位相又は周
波数の関係をまつたく必要としない。

実際に、例えば１時間に１画像点の割合で入力しうる。
そしてなお通常のＴＶフレーム速度の画面を１５ＭＨｚ
で出力しうる。ストアはフレームストアに関して述べら
れてきたが、記憶容量はフイールドストアについてはス
トア容量を変えることが出来る。

即ち、小容量にすることが可能である。チツプ］０の４
行が第５図に示されているがこの数はいくらでもよい（
例えば７行）。

そのときは行アドレスマルチプレクサ３６は行アドレス
ストロープの正しい数を出しうるように変更できる。上
記の記憶システムは、例えば英国特許出願第６５８８／
７６号明細書に開示されたビデオ周期化装置や英国特許
出願第３７３１／７６号明細書に開示されたビデオ処理
装置にも応用可能である。

【図面の簡単な説明】

第１図は周知の４０９６ビツトＲＡＭチツプの構成部品
の原理的プロツク図、第２図は第１図の単一チツプに対
するメモリサイクルの動作モードを示すプロツク図、第
３図は３２個のチツプを有する１６枚のストアカードを
含む本発明のストア構成を非分配型で示すプロツク図、
第４図は第３図に同じくストアの構成を示すにこでは分
配型構成）プロツク図、第５図は第１図に示される型の
３２チツプを持つた本発明の一枚のストアカードを入力
・出力レジスタとストア制御回路と共に示すプロツク図
、第６図は第５図の有効データ検出回路の構成を示すプ
ロツク図、第７図は第５図の待期論理回路の構成を示す
プロツタ図、第８図は待期過程にある第７図の回路波形
の例を示すプロツク図、第９図は第５図のタイマ回路に
対する一つの構成を示すプロツク図、第１０図は第９図
の遅延線からの信号のシーケンスを示す説明図である。

Claims (1)

1. 【特許請求の範囲】 １ 行と列に配列された複数個のストア素子と入力デー
   タラッチと出力データラッチとを含む少くとも１個のス
   トアマトリックスと、書込みおよび読出し命令を受取り
   また記憶サイクルが進行しているときは該命令を一時的
   に保持するための待期制御手段と、該待期制御手段によ
   つて発生される記憶書込みおよび読出し命令を受取り、
   かつ前記ストアマトリックスに対する行アドレスと列ア
   ドレスストローブを含む記憶のタイミング信号を発生さ
   せるタイミング手段と、該タイミング手段からの行アド
   レスストローブに制御されてストアマトリックスにおけ
   る行の数に適合する若干の行アドレスを発生する行アド
   レスマルチプレクサ手段とからなるビデオ情報記憶装置
   。 ２ 前記ストアマトリックスが複数個のマトリックスを
   有するとともに、さらに各マトリックスの入力データラ
   ッチに接続され、該ラッチの相当する入力をイネーブル
   にしうる出力を有する入力マルチプレクサと、各マトリ
   ックスの出力データラッチに接続され、該ラッチの相当
   する入力をイネーブルにしうる出力を有する出力マルチ
   プレクサと、前記マトリックスの入力データラッチに対
   するイネーブル信号が検出されたときのみマトリックス
   のサイクルを開始させる有効データ検出回路とを備えて
   なることを特徴とする特許請求の範囲第１項記載のビデ
   オ情報記憶装置。 ３ 前記待期制御手段が、 書込み、読出し命令をそれぞれ受取り記憶するための一
   次ラッチ手段および二次ラッチ手段と、該一次ラッチ手
   段で書込み命令が検出されたとき該書込み命令出力を発
   生する、該一次ラッチ手段に接続された三次ラッチ手段
   と、前記二次ラッチ手段で読出し命令が検出されたとき
   該読出し命令出力を発生する該二次ラッチ手段に接続さ
   れた四次ラッチ手段と、該一次及び三次ラッチ手段の間
   に接続された一次ゲート手段と、前記二次ラッチ手段と
   四次ラッチ手段との間に接続され前記三次ラッチ手段と
   四次ラッチ手段とが同時にセットされることを防ぐ二次
   ゲート手段とからなることを特徴とする特許請求の範囲
   第１項記載のビデオ情報記憶装置。 ４ 前記一次ゲート手段が、前記一次ラッチ手段の出力
   に接続された一番目の入力と前記四次ラツチ手段の出力
   に接続された二番目の入力とを有する１個のＡＮＤゲー
   トからなり、前記二次ゲート手段が前記二次ラッチ手段
   の出力に接続された一番目の入力と、前記三次ラッチ手
   段の出力に接続された二番目の入力とを有する１個のＡ
   ＮＤゲートからなることを特徴とする特許請求の範囲第
   ３項記載のビデオ情報記憶装置。 ５ 前記待期制御手段が前記一次ラッチ手段の入力に接
   続され書込み命令を受取ると短いパルスを発生しうる、
   前記一次ラッチ手段の入力に接続された一次パルス発生
   回路と、該一次パルス発生回路により禁止されることが
   なければ該第一次パルス発生回路によつて発生されるパ
   ルスの三倍巾のパルスを発生しうる前記二次ラッチ手段
   と該一次パルス発生手段とに接続された二次パルス発生
   回路とからなる防護回路を有することを特徴とする特許
   請求の範囲第３項記載のビデオ情報記憶装置。 ６ 前記第一次パルス発生回路が、インバータの出力に
   接続された一番目の入力と２番目の入力が該インバータ
   の入力に接続された２番目の入力とを有し、該インバー
   タを通しての遅延に相応した巾のパルスを発生しうる１
   個のＮＡＮＤゲートからなり、前記二次パルス発生手段
   が、前記一次パルス発生手段の出力に接続された１番目
   の入力と、三段に直列に接続されたインバータの出力に
   接続された２番目の入力と、直列に接続されたインバー
   タの入力に接続された３番目の入力とを有し、該一次パ
   ルス発生手段からの出力によつて妨げられることがなけ
   れば三段のインバータの遅延に相応したパルスを発生し
   うる１個のＮＡＮＤゲートからなることを特徴とする特
   許請求の範囲第５項記載のビデオ情報記憶装置。 ７ 前記一次パルス発生回路のＮＡＮＤゲートが、前記
   ストアへの過剰な書込みを防ぐために、該一次パルス発
   生回路からのパルスの発生を禁止しうる、３番目の入力
   を有することを特徴とする特許請求の範囲第６項記載の
   ビデオ情報記憶装置。 ８ 前記タイミング手段が、 遅延線のタップに接続される複数個のゲートを持つタッ
   プ付遅延線と、前記ストアに対するタイミング信号を発
   生しうる前記待期制御手段からの書込み、読出し命令を
   受取るべく該待期制御手段に接続され、かつその出力が
   ラッチ手段を経て遅延線に接続されるとともにストアが
   動作しているときを決定する検出回路を備えた入力ゲー
   ト手段と、書込み又は読出しサイクルのいずれかが生じ
   ているかにより信号を発生するごとくなされた出力ラッ
   チ手段とを有することを特徴とする特許請求の範囲第１
   項記載のビデオ情報記憶装置。 ９ 前記入力ゲート手段が、ストア動作を検知する前記
   検知回路を形成しうるように、それぞれインバータに接
   続された１つの入力を有する一次および二次ＮＡＮＤゲ
   ートと前記遅延線に接続されたイクスクルーシブＯＲゲ
   ートとからなるとともに、前記一次および二次ＮＡＮＤ
   ゲートの第２の入力がそれぞれ書込みおよび読出し命令
   入力に接続され、しかも該一次および二次ＮＡＮＤゲー
   トの出力が前記ラッチ手段を介して前記遅延線に接続さ
   れてなることを特徴とする特許請求の範囲第８項記載の
   ビデオ情報記憶装置。 １０ 前記有効データ検出回路が、ストアマトリックス
   の入力ラッチを制御する入力イネーブル信号と入力選択
   信号とに対する入力ゲート手段と、該入力ゲート手段に
   よつて検出される入力イネーブル信号と入力選択信号と
   を保持するためのラッチ手段と該ラッチ手段の出力と書
   込み入力とに接続された出力ゲート手段とからなり、マ
   トリックスに対する入力イネーブル信号が検出されたと
   きのみ書込み信号が通過しうるごとく構成されたことを
   特徴とする特許請求の範囲第２項記載のビデオ情報記憶
   装置。 １１ 前記ストアマトリックスの各行が１ビットのビデ
   オデータを各々の内部のアドレス位置の受取りうる８個
   のストア素子を有することを特徴とする特許請求の範囲
   第２項記載のビデオ情報記憶装置。 １２ 前記ストアマトリックスが１ビデオフレームを記
   憶するに充分なストア容量を有することを特徴とする特
   許請求の範囲第１項記載のビデオ情報記憶装置。