KR0146105B1

KR0146105B1 - 패턴인식형 윤곽보정장치

Info

Publication number: KR0146105B1
Application number: KR1019950009750A
Authority: KR
Inventors: 천성렬
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1995-04-25
Filing date: 1995-04-25
Publication date: 1998-09-15
Anticipated expiration: 2015-04-25
Also published as: JPH08339451A; KR960039849A; JP3850912B2; US6005975A

Abstract

본 발명은 패턴인식형 윤곽보정장치에 관한 것으로서, 이는 영상처리기기 등에서 휘도신호의 패턴을 인식하여 그 패턴의 상승시작/끝부분과 하강시작/끝부분에서의 샘플값을 이전 또는 이후의 샘플값으로 대치하여 언더슈팅 및 오버슈팅이 없는 깨끗한 화질을 얻도록 한 것이다.

이와같은 본 발명은 입력 휘도신호를 샘플링하여 디지탈처리 하는 아날로그/디지탈 변환수단과; 상기 샘플링된 디지탈신호를 윤곽보정하고자 하는 주파수에 해당하는 샘플수만큼 각각 지연시키고 그 지연된 휘도신호의 차성분을 구하는 지연/매트릭스수단과; 상기에서 구해진 각각의 차성분을 가지고 윤곽을 보정하고자 하는 패턴신호를 인식하는 패턴인식수단과; 상기 인식한 신호에 따라 상기 지연/매트릭스수단의 서로 상이한 지연시간을 갖는 휘도신호의 선택을 제어하도록 제어신호를 발생하는 윤곽보정 제어수단과; 상기 윤곽보정 제어수단에서 얻어진 제어신호에 따라 상기 지연/매트릭스수단으로 부터의 서로 상이한 지연시간을 갖는 휘도신호중 하나의 신호를 선택하여 출력하는 절환수단과; 상기 절환수단에서 얻어진 휘도신호를 아날로그신호로 변환하여 출력하는 디지탈/아날로그 변환수단과;로 이루어짐으로서 달성된다.

Description

패턴인식형 윤곽보정장치

제1도는 종래 텔레비젼 수상기의 윤곽보정장치의 구성도.

제2도는 (a)내지 (e)는 제1도 각부의 출력 파형도.

제3도는 본 발명 패턴인식형 윤곽보정장치의 구성도.

제4도는 제3도의 지연/매트릭스부, 패턴인식부 및 제어부를 보다 상세히 도시한 일실예도.

제5도는 제3도에 따른 각 패턴형의 형태를 보인 예시도.

제6도는 제5도의 각 패턴형의 형태에 따라 윤곽보정된 경우의 형태를 보인 예시도.

제7도는 제3도의 입출력 관계를 보인 설명도로서,

(a)는 입력파형도이고, (b)는 출력파형도이다.

* 도면의 주요부분에 대한 부호의 설명

201 : 아날로그/디지탈 변환부 202 : 지연/매트릭스부

203 : 패턴인식부 203a : 패턴상승시작 인식부

203b : 패턴하강시작 인식부 203c : 패턴상승끝 인식부

203d : 패턴하강끝 인식부 204 : 윤곽보정 제어부

205 : 절환부 206 : 디지탈/아날로그 변환부

본 발명은 텔레비젼 수상기 또는 브이씨알등과 같은 영상기기에서의 휘도신호의 윤곽보정에 관한 것으로, 좀더 상세하게는 디지탈 처리된 휘도신호의 패턴을 인식하여 패턴의 샘플값을 이전 샘플값 또는 이후의 샘플값으로 대치하여 윤곽보정시 발생되는 언더슈팅(under-shooting) 및 오버슈팅(over-shooting)을 제거하고 깨끗한 윤곽보정이 가능하도록 한 패턴인식형 윤곽보정장치에 관한 것이다.

제1도는 종래 텔레비젼 수상기의 윤곽보정장치의 구성도로서, 이에 도시된 바와같이, 입력단자(104)를 통해 입력되는 아날로그의 휘도신호(Y)를 상태전이함수를 감지고 시간에 대해 미분하는 제1 미분회로(100)와; 상기 제1 미분회로(100)에서 출력된 미분 파형을 재차 미분하여 2차미분 파형을 생성하는 제2 미분회로(101)와; 상기 입력단자(104)를 통해 입력되는 아날로그의 휘도신호(Y)를 상기 제2 미분회로(101)의 출력시간과 일치시켜 주기위해 일정시간 지연시키는 지연부(102)와; 상기 지연부(102)를 통해 소정시간 지연되어 입력되는 휘도신호와 상기 제2미분회로(101)를 통해 입력되는 2차미분값을 감산하여 윤곽보정된 휘도신호를 출력단자(105)를 통해 출력하는 감산기(103)로 구성되어 있다.

이와같이 구성된 종래 텔레비젼 수상기의 윤곽보정장치를 제2도를 통해 구체적으로 설명하면 다음과 같다.

먼저, 입력단자(104)를 통해 제2도의 (a)와 같은 아날로그의 휘도신호(Y)가 제1 미분회로(100) 및 지연부(102)에 입력되면 상기 제1 미분회로(100)는 입력된 휘도신호(Y)의 상승 시작점과 끝지점 및 하강시작점과 끝지점을 1차로 시간에 대해 미분하여 제2도의 (b)와 같은 미분파형을 구하고 이를 제2미분회로(101)에 공급하게 된다.

상기 제2 미분회로(101)는 제1 미분회로(100)로 부터 1차 미분파형을 입력받아 이를 다시 미분하여 제2도의 (c)와 같은 2차 미분파형을 구하고 이를 감산기(103)에 공급하게 된다.

이때, 상기 지연부(102)는 입력단자(104)를 통해 입력되는 제2도의 (a)와 같은 아날로그의 휘도신호(Y)를 상기 제2 미분회로(101)의 출력시간과 일치시켜 주기 위해서 제2도의 (d)와 같이, 일정시간(t) 지연시키고 그 지연된 휘도신호를 감산기(103)에 공급하게 된다.

상기 감산기(103)는 지연부(102)를 통해 소정시간 지연되어 입력되는 제2도의 (d)와 같은 휘도신호에서 제2 미분회로(101)의 2차 미분파형을 감산하게 됨으로써, 제2도의 (e)와 같이 윤곽보정된 휘도신호(Y')를 출력단자(105)를 통해 얻게 된다.

그러나 이와같은 종래 텔레비젼 수상기의 윤곽보정장치에 있어서는 지연부에서 지연된 휘도신호와 제2 미분회로에서 미분된 2차 미분파형을 감산기를 통해 감산하여 윤곽보정된 휘도신호를 얻을 수는 있으나, 제2도의 (e)와 같이, 윤곽보정된 휘도신호(Y')에 언더슈팅(under-shooting)(US)과 오버슈팅(over-shooting)(OS)이 발생하게 되고, 그 언더슈팅(US)과 오버슈팅(OS)에 의해 윤곽이 보정된 휘도신호의 파형이 왜곡되어 화질이 열화되는 문제점이 있었다.

따라서, 본 발명의 목적은 이와같은 종래의 문제점을 감안하여 텔레비젼 수상기 또는 브이씨알 등과 같은 영상기기에서의 디지탈 처리된 휘도신호의 패턴을 인식하여 그 패턴의 상승시작/끝부분과 하강시작/끝부분에서의 샘플값을 이전 샘플값 또는 다음 샘플값으로 대치하여 언더슈팅 및 오버슈팅이 없는 깨끗한 윤곽보정이 된 화질을 얻도록 하는 패턴인식형 윤곽보정장치를 제공함에 있다.

본 발명의 또다른 목적은 윤곽보정하고자 하는 휘도신호를 디지탈로 변환시 샘플링 주파수에 따라 지연소자의 수를 변경 가능하도록 하고 또한, 지연소자 수의 변경에 따라 윤곽보정하고자 하는 주파수를 변경 가능하도록 하여 회로의 간소화 및 깨끗한 화질을 제공하도록 하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 패턴인식형 윤곽보정장치는 입력 아날로그 휘도신호를 샘플링하여 디지탈처리하는 아날로그/디지탈 변환수단과; 상기 샘플링된 디지탈신호를 윤곽보정하고자 하는 주파수에 해당하는 샘플수만큼 각각 지연시키고 그 각각 지연된 휘도신호의 차성분을 구하는 지연/매트릭스수단과; 상기 지연/매트릭스수단에서 구해진 각각의 차성분을 가지고 윤곽을 보정하고자 하는 패턴신호를 인식하는 패턴인식수단과; 상기 패턴인식수단에서 인식한 신호에 따라 상기 지연/매트릭스수단의 서로 상이한 지연시간을 갖는 휘도신호의 선택을 제어하도록 서로다른 2쌍의 선택제어신호를 발생하는 윤곽보정 제어수단과; 상기 윤곽보정 제어수단에서 얻어진 선택제어신호에 따라 상기 지연/매트릭스수단으로 부터의 서로 상이한 지연시간을 갖는 휘도신호중 하나의 신호를 선택하여 출력하는 절환수단과; 상기 절환수단에서 얻어진 휘도신호를 아날로그신호로 변환하여 출력하는 디지탈/아날로그 변환수단과;로 이루어짐을 특징으로 한다.

상기 지연/매트릭스수단은 아날로그/디지탈 변환수단에서 얻어진 디지탈 휘도신호를 윤곽보정하고자 하는 주파수에 해당하는 샘플수만큼 순차적으로 지연시켜 상기 절환수단에 제공하는 적어도 하나 이상의 지연기와; 상기 지연기와 동일 갯수로 이루어져 상기 아날로그/디지탈 변환수단에서 얻어진 현재의 휘도신호와 상기 각각의 지연기로 부터의 서로 상이한 지연시간을 갖는 휘도신호를 각각 입력받아 차신호를 구하여 패턴인식수단에 제공하는 감산기로 이루어짐을 특징으로 한다.

상기에서 패턴인식수단은 상기 지연/매트릭스수단에서 얻어진 각각의 차신호의 상승시작부분과 끝부분을 서로다른 2쌍의 기준값으로 인식하는 패턴상승시작/패턴상승끝 인식수단과; 지연/매트릭스수단에서 얻어진 각각의 차신호의 하강시작부분과 끝부분을 서로다른 2쌍의 기준값으로 인식하는 패턴하강시작/패턴하강끝 인식수단으로 이루어짐을 특징으로 한다.

이하, 본 발명의 실시예를 첨부한 도면에 의거 보다 구체적으로 설명하면 다음과 같다.

제3도는 본 발명 패턴인식형 윤곽보정장치의 구성도이다.

상기에서 입력단자(200)를 통해 입력되는 아날로그의 휘도신호(Y)를 샘플링하여 디지탈신호로 출력하는 아날로그/디지탈 변환부(201)와; 상기 아날로그/디지탈 변환부(201)에서 샘플링된 디지탈 휘도신호를 윤곽보정하고자 하는 필요한 샘플수 만큼 각각 지연시켜 서로 상이한 지연시간을 갖는 휘도신호를 출력하고 그 지연된 각각의 휘도신호와 아날로그/디지탈변환부(201)에서 입력되는 현재의 휘도신호를 가지고 패턴인식에 필요한 차성분을 구하여 출력하는 지연/매트릭스부(202)와; 상기 지연/매트릭스부(202)에서 구해진 각각의 휘도신호에 대한 차성분을 가지고 윤곽을 보정하고자 하는 패턴신호를 인식하는 패턴인식부(203)와; 상기 패턴인식부(203)에서 인식한 4비트의 패턴인식값에 따라 상기 지연/매트릭스부(202)로 부터의 서로 상이한 지연시간을 갖는 휘도신호의 선택을 제어하도록 제1, 제2 선택제어신호(S0)(S1)를 발생하는 윤곽보정 제어부(204)와; 상기 윤곽보정 제어부(204)에서 발생된 제1, 제2 선택제어신호(S0)(S1)에 따라 절환되어 상기 지연/매트릭스부(202)로 부터 얻어진 서로 상이한 지연시간을 갖는 휘도신호중에서 하나의 지연된 휘도신호를 선택하여 출력하는 절환부(205)와; 상기 절환부(205)에서 선택되어 얻어진 지연 휘도신호를 아날로그신호로 변환하여 최종 윤곽보정된 휘도신호(Y')를 출력단자(207)를 통해 출력하는 디지탈/아날로그 변환부(206)로 구성한다.

상기에서 패턴인식부(203)는 상기 지연/매트릭스부(202)에서 구해진 각각의 차성분의 신호와 2쌍의 서로다른 제1, 제2 기준값(Vr1)(Vr2)에 기인하여 차성분 신호가 일정기간 변화가 별로 없다가 상승하기 시작하는 부분 및 하강하기 시작하는 부분을 인식하는 패턴상승시작 인식부(203a) 및 패턴하강시작 인식부(203b)와; 상기 지연/매트릭스부(202)에서 구해진 각각의 차성분의 신호와 2쌍의 제1, 제2 기준값(Vr1)(Vr2)에 기인하여 차성분의 신호가 일정기간 변화가 있다가 변화가 없기 시작하는 상승 끝부분 및 하강 끝부분을 인식하는 패턴상승끝 인식부(203c) 및 패턴하강끝 인식부(203d)로 구성한다.

그리고, 상기 지연/매트릭스부(202)는 제4도에 도시한 바와같이, 상기 아날로그/디지탈 변환부(201)를 통해 입력되는 현재의 디지탈 휘도신호를 순차적으로 소정시간 지연시켜 상기 절환부(205)에 서로 상이한 지연시간을 갖는휘도신호를 출력하는 제1 내지 제4 지연기(202a 내지 202d)와; 상기 제1 지연기(202a)에서 지연된 이전의 휘도신호와 아날로그/디지탈 변환부(201)에서 변환된 현재의 디지탈 휘도신호를 감산하여 차신호를 구하는 제1 감산기(202e)와; 상기 제2 내지 제4 지연기(202b 내지 202d)로 부터의 서로 상이한 지연시간을 갖는 현재의 지연 휘도신호와 이전의 지연 휘도신호를 감산하여 각각의 서로다른 3비트의 차신호를 구하여 패턴인식부(203)에 출력하는 제2 내지 제4 감산기(202f 내지 202h)로 구성한다.

상기에서 패턴인식부(203)의 패턴상승시작 인식부(203a)는 제4도에 도시한 바와같이, 상기 지연/매트릭스부(202)의 제1 내지 제3 감산기(202e 내지 202g)에서 구해진 각각의 차신호와 입력되는 제2 기준값(Vr2)을 각각 비교하여 그 결과값을 출력하는 제2, 제4, 제6 비교부(307)(309)(311)와; 상기 지연/매트릭스부(202)의 제4 감산기(202h)에서 구해진 차신호에 절대치를 취하는 제2 절대값 선택부(301)와; 상기 제2 절대값 선택부(301)에서 구해진 절대값과 입력되는 제2 기준값(Vr2)을 비교하여 그 결과값을 출력하는 제10 비교부(315)와; 상기 제2, 제4, 제6, 제10 비교부(307)(309)(311)(315)의 결과값을 논리곱하여 최종 패턴상승 시작부분의 인식값(P1)을 출력하는 제1 논리곱소자(316)로 구성한다.

또한, 상기 패턴하강시작 인식부(203b)는 상기 지연/매트릭스부(202)의 제1 내지 제3 감산기(202e 내지 202g)에서 구해진 각각의 차신호를 입력받아 반전시키는 제1 내지 제3 반전기(302 내지 304)와; 상기 제1 내지 제3 반전기(302 내지 304)에서 반전된 각각의 차신호와 입력 제2 기준값(Vr2)을 비교하여 그 결과값을 출력하는 제3, 제5, 제7 비교부(308)(310)(312)와; 상기 제3, 제5, 제7 비교부(308)(310)(312)에서 구해진 결과값과 패턴상승시작 인식부(203a)의 제10 비교부(315)에서 구해진 결과값을 논리곱하여 패턴하강 시작부분의 인식값(P2)을 출력하는 제2 논리곱소자(317)를 포함하여 구성한다.

그리고, 상기 패턴상승끝 인식부(203c)는 상기 지연/매트릭스부(202)의 제1 감산기(202e)에서 구해진 차신호에 절대치를 취하는 제1 절대값 선택부(300)와; 상기 제1 절대값 선택부(300)에서 구해진 절대값과 상기입력 제1 기준값(Vr1)을 비교하여 그 결과값을 출력하는 제1 비교부(306)와; 상기 지연/매트릭스부(202)의 제4 감산기(202h)에서 구해진 차신호와 상기 입력 제2 기준값(Vr2)을 비교하여 그 결과값을 출력하는 제8 비교부(313)와; 상기 패턴상승시작 인식부(203a)의 제4, 제6 비교부(309)(311)에서 구해진 결과값과 상기 제1, 제8 비교부(306)(313)에서 구해진 결과값을 입력받아 이를 논리곱하여 패턴상승 끝부분의 인식값(P3)을 출력하는 제3 논리곱소자(318)를 포함하여 구성한다.

그리고, 상기 패턴하강끝 인식부(203d)는 상기 지연/매트릭스부(202)의 제4 감산기(202h)에서 구해진 차신호를 입력받아 반전하는 제4 반전기(305)와; 상기 제4 반전기(305)에서 반전된 차신호와 상기 제2 기준값(Vr2)을 입력받아 이 두값을 비교하여 그 결과값을 출력하는 제9 비교부(314)와; 상기 패턴하강시작 인식부(203b)의 제5, 제7 비교부(310)(312)에서 구해진 각각의 결과값과 상기 패턴상승끝 인식부(203c)의 제1 비교부(306) 및 상기 제9 비교부(314)에서 구해진 결과값을 입력받아 이를 논리곱하여 패턴하강 끝부분의 인식값(P4)을 출력하는 제4 논리곱소자(319)를 포함하여 구성한다.

그리고, 상기 윤곽보정 제어부(204)는 제4도에 도시한 바와같이, 상기 패턴상승시작 인식부(203a) 및 패턴하강시작 인식부(203b)의 제1, 제2 논리곱소자(316)(317)에서 출력된 인식값(P1)(P2)을 입력받아 이를 논리합하여 제1 선택제어신호(S0)를 절환부(205)에 출력하는 제1 논리합소자(204a)와 상기 패턴상승끝 인식부(203c) 및 패턴하강끝 인식부(203d)의 제3, 제4 논리곱소자(318)(319)로 부터 입력되는 인식값(P3)(P4)을 입력받아 이를 논리합하여 제2 선택제어신호(S1)를 상기 절환부(205)에 출력하는 제2 논리합소자(204b)로 구성한다.

이와같이, 구성된 본 발명의 작용 효과를 제3도 내지 제7도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 입력단자(200)를 통해 윤곽을 보정하고자 하는 아날로그의 휘도신호(Y)가 아날로그/디지탈 변환부(201)에 입력되면 그 아날로그/디지탈변환부(201)는 입력된 아날로그의 휘도신호를 디지탈 휘도신호로 변환하여 지연/매트릭스부(202)에 제공하게 된다.

상기 지연/매트릭스부(202)는 아날로그/디지탈 변환부(201)를 통해 샘플링된 디지탈신호를 윤곽보정하고자 하는 주파수에 해당하는 샘플수만큼 순차적으로 지연시켜서 서로 상이한 지연시간을 갖는 디지탈 휘도신호를 얻고 이들을 절환부(205)에 제공하며, 또한 상기 각각의 서로 상이한 지연시간을 갖는 디지탈 휘도신호의 차성분을 구하여 패턴인식부(203)에 제공하게 된다.

즉, 상기의 지연/매트릭스부(202)를 제4도를 통해 구체적으로 설명하면, 먼저 상기 아날로그/디지탈 변환부(201)에서 샘플링된 휘도신호는 직렬접속된 제1 내지 제4 지연기(202a 내지 202d)를 통해 순차적으로 지연되어 절환부(205)에 입력됨과 아울러 제1 내지 제4 감산기(202e 내지 202h)에 입력된다.

이때, 상기 지연/매트릭스부(202)의 보가 구체적인 이해를 돕기위해서, 일예를 들어 설명하면, 상기 아날로그/디지탈 변환부(201)에서 샘플링된 현재의 디지탈 휘도신호를 Y5라하고, 그 현재의 디지탈 휘도신호(Y5)에 대해 제1 지연기(202a)에서 한 샘플 지연된 디지탈 휘도신호를 Y4라하고, 그 한 샘플 지연된 디지탈 휘도신호(Y4)를 제2 지연기(202b)에서 다시 한 샘플 지연시켜 얻어진 디지탈 휘도신호를 Y3라 하고, 상기 제2 지연기(202b)를 통해 한 샘플 지연된 디지탈 휘도신호(Y3)를 제3 지연기(202c)를 통해 한 샘플 지연시켜 얻어진 디지탈 휘도신호를 Y2라 하고, 상기 제3 지연기(202c)를 통해 한 샘플 지연된 디지탈 휘도신호(Y2)를 다시 제4 지연기(202d)에서 한 샘플 지연시켜 얻어진 디지탈 휘도신호를 Y1이라 할때, 상기 아날로그/디지탈 변환부(201)에서 변환된 현재의 디지탈 휘도신호(Y5)와 제1 지연기(202a)에서 한 샘플 지연된 디지탈 휘도신호(Y4)는 제1 감산기(202e), 상기 제1, 제2 지연기(202a)(202b)에서 한 샘플씩 지연된 디지탈 휘도신호(Y4)(Y3)는 제2 감산기(202f)로, 제2, 제3 지연기(202b)(202c)에서 각각 한 샘플씩 지연된 디지탈 휘도신호(Y3)(Y2)는 제3 감산기(202g)로, 그리고, 상기 제3, 제4 지연기(202c)(202d)에서 한 샘플씩 지연된 디지탈 휘도신호(Y2)(Y1)는 제4 감산기(202h)로 입력된다.

따라서, 상기 제1감산기(202e)는 제1 지연기(202a)에서 한 샘플 지연된 휘도신호(Y4)에서 상기 현재의 디지탈 휘도신호(Y5)를 감산하여 그 차신호(Y4-Y5)를 각각 이후에 설명될 패턴인식부(203)에 제공하게 되고, 상기 제2 감산기(202f)는 상기 제1 지연기(202a)에서 한 샘플 지연된 휘도신호(Y4)와 이 휘도신호(Y4)에 대해 제2 지연기(202b)에서 한 샘플 지연된 휘도신호(Y3)와를 감산하여 그 차신호(Y3-Y4)를 패턴인식부(203)에 제공하게 되고, 이와같은 방법으로 상기 제3, 제4 감산기(202g)(202h)는 상기 제2 지연기(202b)와 제3 지연기(202c)의 휘도신호(Y3)(Y2) 및 제3 지연기(202c)와 제4 지연기(202d)의 휘도신호(Y2)(Y1)와를 감산하여 그 차신호(Y2-Y3) 및 차신호(Y1-Y2)를 상기 패턴인식부(203)에 제공하게 된다.

그리고, 상기 패턴인식부(203)는 상기 지연/매트릭스부(202)에서 각각 한 샘플씩 지연되어 얻어진 디지탈 휘도신호에 대한 차신호를 가지고 윤곽 보정하고자 하는 패턴신호를 인식하게 되는데, 이는 상기 지연/매트릭스부(202)에서 구해진 각각의 차성분의 신호와 2쌍의 서로다른 제1, 제2 기준값(Vr1)(Vr2)을 가지고 디지탈 휘도신호의 상승시작, 상승끝부분을 인식하는 패턴상승 시작/상승끝 인식부(203a)(203c)와 디지탈 휘도신호의 하강시작, 하강끝부분을 인식하는 패턴하강시작/패턴하강끝 인식부(203b)(203d)를 포함한다.

상기 패턴인식부(203)를 제4도를 참조하여 설명하면, 먼저 상기 지연/매트릭스부(202)의 제1 감산기(202e)에서 구해진 차신호(Y4-Y5)는 상기 패턴상승끝 인식부(203c)의 제1 절대값 선택부(300), 패턴상승시작 인식부(203a)의 제2 비교부(307), 패턴하강시작 인식부(203b)의 제1 반전기(302)에 입력되고, 제2 감산기(202e)에서 구해진 차신호(Y3-Y4)는 패턴상승시작 인식부(203a)의 제4 비교부(309)와 패턴하강시작 인식부(203b)의 제2 반전기(303)에 입력되며, 제3 감산기(202g)에서 구해진 차신호(Y2-Y3)는 패턴상승시작 인식부(203a)의 제6 비교부(311)와 패턴하강시작 인식부(203b)의 제3 반전기(304)에 입력되고, 제4 감산기(202h)에서 구해진 차신호(Y1-Y2)는 패턴상승시작 인식부(203a)의 제2 절대값 선택부(301), 패턴상승끝 인식부(203c)의 제8 비교부(313) 및 패턴하강끝 인식부(203d)의 제4 반전기(305)에 각각 입력된다.

따라서, 상기 패턴상승끝 인식부(203c)의 제1 절대값 선택부(300)와 패턴상승시작 인식부(203a)의 제2 절대값 선택부(301)는 각각 제1, 제2 감산기(202e)(202h)에서 구해진 차신호(Y4-Y5), (Y1-Y2)에 절대치를 취하여 그 절대값(Y4-Y5), (Y1-Y2)을 각기 제1, 제10 비교부(306), (315)에 입력하게 된다.

그리고, 상기 제1 내지 제4 반전기(302 내지 305)는 제1 내지 제4 감산기(202e 내지 202h)에서 구해진 차신호(Y4-Y5), (Y3-Y4), (Y2-Y3), (Y1-Y2)를 입력받아 이를 반전하고 그 반전된 각각의 차신호(Y5-Y4), (Y4-Y3), (Y3-Y2), (Y2-Y1)를 제3, 제5, 제7, 제9 비교부(308), (310), (312), (314)에 입력하게 된다.

상기 패턴상승끝 인식부(203c)의 제1 비교부(306)와 패턴상승시작 인식부(203a)의 제1, 제10 비교부(306), (315)는 상기 제1, 제2 절대값 선택부(300), (301)에서 각기 입력되는 절대값(Y4-Y5), (Y1-Y2)과 입력 제1 기준값(Vr1)을 각각 비교하여 그 비교값(Y4-Y5Vr1), (Y1-Y2Vr1)을 출력하게 된다.

상기 제1 비교부(306)에서 구해진 비교값(Y4-Y5Vr1)은 패턴상승끝 인식부(203c)의 제3 논리곱소자(318) 및 패턴하강끝 인식부(203d)의 제4 논리곱소자(319)에 입력되고, 제10 비교부(315)에서 구해진 비교값(Y1-Y2Vr1)은 패턴상승시작 인식부(203a)의 제1 논리곱소자(316) 및 패턴하강 시작 인식부(203b)의 제2 논리곱소자(317)에 입력된다.

그리고, 상기 패턴상승시작 인식부(203a)의 제2, 제4, 제6 비교부(307), (309), (311)는 상기 지연/매트릭스부(202)의 제1 내지 제3 감산기(202e 내지 202h)에서 구해진 차신호(Y4-Y5), (Y3-Y4), (Y2-Y3)와 제2 기준값(Vr2)과를 각각 비교하여 그 비교값(Y4-Y5Vr2), (Y3-Y4Vr2), (Y2-Y3Vr2)을 상기 제1 논리곱소자(316)에 제공하게 되고 아울러 제4, 제6 비교부(309)(311)에서 구해진 비교값(Y3-Y4Vr2), (Y2-Y3Vr2)이 제3 논리곱소자(318)에 제공된다.

또한, 상기 제3, 제5, 제7 비교부(308), (310), (312)는 제1 내지 제3 반전기(302 내지 304)에서 반전된 차신호(Y5-Y4), (Y4-Y3), (Y3-Y2)와 입력 제2 기준값(Vr2)과 비교하여 그 비교값(Y5-Y4Vr2), (Y4-Y3Vr2), (Y3-Y2Vr2)을 상기 제2 논리곱소자(317)에 제공하게 되고 아울러 제5, 제7 비교부(310), (312)에서 구해진 비교값(Y4-Y3Vr2), (Y3-Y2Vr2)이 제4 논리곱소자(319)에 제공하게 되고, 제8 비교부(313)는 상기 제4 감산기(202h)에서 구해진 차신호(Y1-Y2)와 제2 기준값(Vr2)를 비교하여 그 비교값(Y1-Y2Vr2)을 제3 논리곱소자(318)에 제공하게 되며, 제9 비교부(314)는 제4 반전기(305)에서 반전된 차신호(Y2-Y1)과 제2 기준값(Vr2)을 비교하여 그 비교값(Y2-Y1Vr2)을 제4 논리곱소자(319)에 제공하게 된다.

따라서, 상기 패턴상승시작 인식부(203a)의 제1 논리곱소자(316)는 상기 제2, 제4, 제6, 제10 비교부(307), (309), (311), (315)에서 입력되는 비교값을 논리곱하여 제5도의 (a)와 같은 형태의 패턴상승시작 부분을 인식하고 그 인식값(P1)을 출력하게 된다.

그리고, 제2 논리곱소자(317)는 제3, 제5, 제7, 제10 비교부(308), (310), (312), (315)에서 입력되는 값을 논리곱하여 제5도의 (b)와 같은 형태의 패턴하강시작 부분을 인식하고 그 인식값(P2)을 출력하며, 제3 논리곱소자(318)는 제1, 제4, 제6, 제8 비교부(306), (309), (311), (318)로 부터 입력된 비교값을 논리곱하여 제5도의 (c)와 같은 형태의 패턴상승 끝부분을 인식하고 그 인식값(P3)을 출력하게 되며, 마지막으로 제4 논리곱소자(319)는 제1, 제5, 제7, 제9 비교부(306), (310), (312), (314)로 부터 입력되는 각각의 비교값을 논리곱하여 제5도의 (d)와 같은 형태의 패턴하강 끝부분을 인식하고 그 인식값(P4)을 출력하게 된다.

즉, 제5도의 (a)와 같은 형태의 디지탈 휘도신호가 일정시간동안 변화없이 입력되다가 상승을 시작하게 되면, 제1 논리곱소자(316)에서 출력되는 패턴상승시작 부분의 인식값(P1)은 하기와 같이 구해진다.

P1=(Y1-Y2Vr1)*(Y3-Y2Vr2)*(Y4-Y3Vr2)*(Y5-Y4Vr2)로 구해진다.

그리고, 제5도의 (b)와 같은 형태의 디지탈 휘도신호가 일정시간 변화가 없다가 하강을 시작하게 되면 제2 논리곱소자(317)에서 출력되는 패턴하강시작 부분의 인식값(P2)은 하기와 같이 구해진다.

P2=(Y1-Y2Vr1)*(Y2-Y3Vr2)*(Y3-Y4Vr2)*(Y4-Y5Vr2)로 구해진다.

또한 상기 제5도의 (c)와 같은 형태의 디지탈 휘도신호가 상승을 하다가 상승 변화가 없으면 제3 논리곱소자(318)에서 출력되는 패턴상승 끝부분의 인식값(P3)은 하기와 같이 구해진다.

P3=(Y4-Y5Vr1)*(Y2-Y1Vr2)*(Y3-Y2Vr2)*(Y4-Y3Vr2)로 구해진다.

또한, 제5도의 (d)와 같은 형태의 디지탈 휘도신호가 하강을 시작하다가 하강 변화가 없으면 제4 논리곱소자(319)에서 출력되는 패턴하강 끝부분의 인식값(P4)은 하기와 같이 구해진다.

P4=(Y4-Y5Vr1)*(Y1-Y2Vr2)*(Y2-Y3Vr2)*(Y3-Y4Vr2)로 구해진다.

상기 제1, 제2 논리곱소자(316)(317)에서 구해진 인식값(P1)(P2)은 윤곽보정 제어부(204)의 제1 논리합소자(204a)에 입력되고, 제3, 제4 논리곱소자(318)(319)에서 구해진 인식값(P3)(P4)은 윤곽보정 제어부(204)의 제2 논리합소자(204b)에 입력된다.

따라서, 상기 제1, 제2 논리합소자(204a), (204b)는 각각 입력된 인식값(P1)(P2), (P3)(P4)을 논리합하여 4비트의 제1, 제2 선택제어신호(S0)(S1)를 출력하게 된다.

상기 제1 논리합소자(204a)는 제1 논리곱소자(316)에서 입력되는 인식값(P1) 또는 제2 논리곱소자(317)에서 입력되는 인식값(P2)중 어느 하나의 인식값이 고전위(H)일 경우에는 제1 선택제어신호(S0)를 고전위(H=1)를 출력하여 절환부(205)에 제공하게 되고, 모두 저전위(L)일 경우에는 제1 선택제어신호(S0)를 저전위(L=0)로 하여 절환부(205)에 제공하게 된다.

또한, 상기 윤곽보정 제어부(204)의 제2 논리합소자(204b) 역시 제3, 제4 논리곱소자(318)(319)에서 입력되는 인식값(P3)(P4)중 어느 하나의 인식값이 고전위(H)일 경우에는 제2 선택제어신호(S1)를 고전위(H=1)로 하여 절환부(205)에 제공하게 되고, 인식값(P3)(P4)이 모두 저전위(L)일 경우에는 제2 선택제어신호(S1)를 저전위(L=0)로 하여 절환부(205)에 제공하게 된다.

따라서, 상기 절환부(205)는 윤곽보정 제어부(204)의 제1, 제2 논리합소자(204a)(204b)로 부터의 제1, 제2 선택제어신호(S0)(S1)가 모두 저전위(L=0)로 입력되거나 또는 모두 고전위(H=1)로 입력되면, 즉 주어진 패턴이 아닌 경우에는 지연/매트릭스부(202)의 제2 지연기(202b)에서 두 샘플 지연된 원래의 디지탈 휘도신호(Y3)을 선택하여 디지탈/아날로그 변환부(206)에 제공하게 된다.

그리고, 상기 윤곽보정 제어부(204)의 제1, 제2 논리합소자(204a)(204b)로 부터 제1, 제2 선택제어신호(S0)(S1)가 S0=1, S1=0로 입력되면 즉, 제5도의 (a) 및 (b)와 같이, 패턴형태가 패턴상승 시작부분(」형태의 패턴일 경우)과 패턴하강 시작부분(형태의 패턴일 경우) 경우에 윤곽을 보정하기 위해서 절환부(205)는 제6 도의 (a) 및 (b)와 같이, 지연/매트릭스부(202)의 제3 지연기(202c)에서 지연된 이전신호(Y2)를 선택하여 출력하게 된다.

즉, 다시말해서 제5도의 (a) 및 (b)에서와 같이, Y1, Y2, Y3, Y4, Y5로 구성된 신호중 두 샘플 지연된 원래의 신호(Y3) 대신 제6도의 (a) 및 (b)와 같이, 그 원래의 신호(Y3) 보다 이전신호인 Y2 신호를 선택하여 디지탈/아날로그 변환부(206)에 제공하게 된다.

또한, 상기 윤곽보정 제어부(204)의 제1, 제2 논리합소자(204a)(204b)로 부터 제1, 제2 선택제어신호(S0)(S1)가 S0=0, S1=1로 입력되면 즉, 제5도의 (c) 및 (d)와 같이, 패턴형태가 패턴상승 끝부분(「형태의 패턴일 경우)과 패턴하강 부분(형태의 패턴일 경우) 경우에 윤곽을 보정하기 위해서 절환부(205)는 제6도의 (c) 및 (d)와 같이, 지연/매트릭스부(202)의 제2 지연기(202b)에서 지연된 이후신호(Y4)를 선택하여 출력하게 된다.

즉, 전술한 바와같은 방법으로, 제5도의 (c) 및 (d)에서와 같이, Y1, Y2, Y3, Y4, Y5로 구성된 신호중 두 샘플 지연된 원래의 신호(Y3) 대신에 제6도의 (c) 및 (d)와 같이, 그 원래의 신호(Y3)보다 이후의 신호인 Y4 신호를 선택하여 디지탈/아날로그 변환부(206)에 제공하게 된다.

이와같이, 지연/매트릭스부(202), 패턴인식부(203), 윤곽보정 제어부(204) 및 절환부(205)를 적용하여 윤곽 보정된 예를 제7도의 (a) 및 (b)에 도시하였다.

즉, 상기에서 제7도의 (a)는 아날로그/디지탈 변환부(201)를 통해 디지탈 변환된 윤곽보정 전의 휘도신호 파형이고, 제7도의 (b)는 윤곽보정된 디지탈 휘도신호이다.

상기 제7도에서의 입력된 휘도신호 파형에 대해서 현재 처리하는 시점이 상승시작 부분(T1)일 경우에는 」형 패턴에 해당하고, 상승을 하다가 상승변화가 없는 끝부분(T2)일 경우에는 「형 패턴에 해당하며, 패턴의 변화가 없다가 다시 하강을 시작하는 부분(T3)일 경우에는형 패턴에 해당하고, 패턴의 변화가 하강하다가 변화가 없는 부분(T4)일 경우에는형 패턴에 해당하며, 이 경우 각각 절환부(205)를 통해 이전신호 또는 이후신호로 대체되어 디지탈 아날로그/변환부(206)에 제공된다.

상기 디지탈/아날로그 변환부(206)는 절환부(205)에서 선택되어 입력되는 이전의 휘도신호 또는 이후의 휘도신 신호를 아날로그신호로 변환하여 최종적으로 윤곽보정된 휘도신호(Y')를 출력단자(207)를 통해 출력하게 된다.

그리고, 본 발명의 다른 예로써는 입력단자(200)를 통한 아날로그 휘도신호를 디지탈신호로 변환시 그 샘플링 주파수에 따라 상기 지연/매트릭스부(202)의 지연기의 수를 변경할 수 있으며, 또한 윤곽보정하고자 하는 주파수의 범위에 따라 지연기의 수를 변경할 수도 있고, 또한 서로다른 제1, 제2 기준값을 변화시켜 윤곽보정하고자 하는 주파수를 변경할 수 있다.

이상에서 상세히 설명한 바와같이, 본 발명에 따르면 텔레비젼 수상기 또는 브이씨알 등과 같은 영상기기에서의 디지탈 처리된 휘도신호의 패턴을 인식하여 그 패턴의 상승시작/끝부분과 하강시작/끝부분에서의 샘플값을 이전 샘플값 또는 다음 샘플값으로 대치하여 기존의 아날로그 방식시 윤곽보정때 생기는 언더슈팅 및 오버슈팅을 없애 줌으로써, 보다 깨끗한 윤곽보정된 화질을 얻을 수 있고, 또한 지연/매트릭스부의 지연소자의 수 변경과 기준값을 변화시켜 줌으로써 윤곽보정하고자 하는 주파수를 변경할 수 있는 효과가 있다.

Claims

입력 아날로그 휘도신호를 샘플링하여 디지탈처리하는 아날로그/디지탈 변환수단과; 상기 샘플링된 디지탈신호를 윤곽보정하고자 하는 주파수에 해당하는 샘플수만큼 각각 지연시키고 그 각각의 지연된 휘도신호의 차성분을 구하는 지연/매트릭스수단과; 상기 지연/매트릭스수단에서 구해진 각각의 차성분을 가지고 윤곽을 보정하고자 하는 패턴신호를 인식하는 패턴인식수단과; 상기 패턴인식수단에서 인식한 신호에 따라 상기 지연/매트릭스수단의 서로 상이한 지연시간을 갖는 휘도신호의 선택을 제어하도록 선택제어신호를 발생하는 윤곽보정 제어수단과; 상기 윤곽보정 제어수단에서 얻어진 선택제어신호에 따라 상기 지연/매트릭스수단으로 부터의 서로 상이한 지연시간을 갖는 휘도신호중 하나의 신호를 선택하여 출력하는 절환수단과; 상기 절환수단에서 얻어진 휘도신호를 아날로그신호로 변환하여 최종 윤곽보정된 휘도신호를 출력하는 디지탈/아날로그 변환수단;로 구성함을 특징으로 한 패턴인식형 윤곽보정장치.
제1항에 있어서, 패턴인식수단은 상기 지연/매트릭스수단에서 얻어진 각각의 차신호로부터의 상승시작부분과 끝부분을 서로다른 2쌍의 제1, 제2 기준값으로 인식하는 패턴상승시작/패턴상승끝 인식수단과; 상기 지연/매트릭스수단에서 얻어진 각각의 차신호로부터의 하강시작부분과 끝부분을 서로다른 2쌍의 제1, 제2 기준값으로 인식하는 패턴하강시작/패턴하강끝 인식수단으로 구성함을 특징으로 한 패턴인식형 윤곽보정장치.
제1항에 있어서, 지연/매트릭스수단은 샘플링되어 입력되는 디지탈 휘도신호를 주파수에 해당 샘플 수만큼 지연시켜 서로 상이한 지연시간을 갖는 휘도신호를 절환수단에 제공하는 지연수단과; 상기 지연수단으로 부터의 서로 상이한 지연시간을 갖는 휘도신호를 입력받고 샘플링된 현재의 휘도신호를 입력받아 각각 서로다른 차성분 신호를 구하는 매트릭스수단으로 구성함을 특징으로 한 패턴인식형 윤곽보정장치.
제1항에 있어서, 윤곽보정 제어수단은 상기 패턴인식수단의 패턴상승시작의 인식값과 패턴하강시작의 인식값을 논리합하여 제1 선택제어신호를 발생하는 제1 논리합소자와; 상기 패턴인식수단의 패턴상승끝의 인식값과 패턴하강끝의 인식값을 논리합하여 제2 선택제어신호를 발생하는 제2 논리합소자로 구성함을 특징으로 한 패턴인식형 윤곽보정장치.
제1항에 있어서, 절환수단은 상기 윤곽보정 제어수단의 제1, 제2 선택제어신호에 따라 지연/매트릭스수단으로 부터의 현재 처리하고자 하는 샘플값의 전후(2n:n은 정수)개의 값과 원래의 값을 선택하는 것을 특징으로 한 패턴인식형 윤곽보정장치.
제1항 또는 제3항에 있어서, 지연/매트릭스수단은 디지탈 변환시의 샘플링 주파수 및 윤곽보정하고자 하는 주파수 범위에 따라 지연기의 수를 변경 가능하도록 구성함을 특징으로 한 패턴인식형 윤곽보정장치.
제1항 또는 제2항에 있어서, 패턴인식수단은 윤곽보정하고자 하는 주파수를 제1, 제2 기준값 변화로 변경 가능 하도록 구성한 것을 특징으로 한 패턴인식형 윤곽보정장치.