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KR0145852B1 - 반도체메모리소자의 어드레스버퍼 - Google Patents

반도체메모리소자의 어드레스버퍼

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KR0145852B1
KR0145852B1 KR1019950008817A KR19950008817A KR0145852B1 KR 0145852 B1 KR0145852 B1 KR 0145852B1 KR 1019950008817 A KR1019950008817 A KR 1019950008817A KR 19950008817 A KR19950008817 A KR 19950008817A KR 0145852 B1 KR0145852 B1 KR 0145852B1
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memory device
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한진만
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김광호
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Abstract

본 발명은, 반도체메모리소자의 어드레스버퍼에 관한 것으로서, 소정의 제어신호에 응답하여 외부로부터 입력된 제1어드레스신호와 제2어드레스신호의 전송경로를 서로 전환시키는 수단을 구비한다. 상기 소정의 제어신호는 상기 제1 및 제2어드레스신호의 입력을 허락하는 신호와 상기 반도체메모리소자의 동작모드를 설정하는 신호에 관련된 신호이다.

Description

반도체메모리소자의 어드레스버퍼
제1도는 종래에 사용된 어드레스버퍼의 회로도.
제2도는 본 발명에 따른 어드레스버퍼의 회로도.
제3도는 제2도의 신호스위칭부의 일실시예를 보여주는 회로도.
제4도는 제2도의 신호스위칭부의 다른 실시예를 보여주는 회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : TTL입력부 200 : 신호스위칭부
210 : 래치부 102 : 구동부
본 발명은 반도체메모리소자의 버퍼에 관한 것으로서, 특히 TTL레벨로 입력되는 어드레스신호를 CMOS레벨의 어드레스신호로 변환하는 어드레스버퍼에 관한 것이다.
반도체메모리소자, 특히 다이나믹램에서는 어드레스멀티플렉싱(address multiplexing)방식을 채용하여 로우어드레스와 컬럼어드레스를 직렬로 입력하고, 로우어드레스와 컬럼어드레스는 각각 로우어드레스스트로우브신호(RASB)와 컬럼어드레스스트로우브신호(CASB)에 의해 제어된다. 메모리소자의 억세스시간을 단축하기 위하여 컬럼어드레스가 CASB의 제어를 직접적으로 받지 않고 RASB에 의해 로우어드레스의 입력이 완료되었음을 알리는 신호에 응답하는 방식을 사용하고 있다.
종래에 사용된 컬럼어드레스버퍼의 일례를 보여주는 제1도에서는, 어드레스패드(Ai)를 통하여 입력된 어드레스신호는 로우어드레스의 입력완료를 알리는 신호 φRAL의 제어를 받아 TTL입력부(100)에 입력된다. 그리고 신호전달 및 래치부(101)에서 컬럼 어드레스 입력을 활성화시키는 신호 φYALB의 제어에 의해 TTL입력부(100)의 낸드게이트(1)의 출력신호를 구동부(102)로 전달하고, 전달이 완료된 후에는 φYALB의 제어에 의해 전송게이트(2)가 턴오프되어 TTL입력부(100)로부터의 전송이 차단된다. 이때에는, 전송게이트(4)와 인버터(5,6)에 의한 래치동작에 의해 현재의 신호논리상태가 RASB 또는 CASB의 제어를 받는 새로운 TTL 입력이 들어오기 전까지 유지된다.
통상의 반도체메모리소자에서는 리프레쉬싸이클, 비트구성 또는 병렬테스트에서 무시되는 비트수에 따라서 칩동작에 이용되는 어드레스핀들의 수가 달라지기 때문에, 패드를 통하여 입력되는 어드레스 예컨대 A0,A1,…,An-1, An이 칩내부의 코딩영역에서는 A3,A4,An-1,An,…,A0,A1과 같은 구조로 스크램블(scramble; 하나의 어드레스를 구성하는 어드레스신호들의 배열을 내부코딩상의 조건에 따라 변경하는 것) 되어 동작하도록 하는 것이 바람직하다. 그러나, 제1도와 같은 종래의 어드레스버퍼는, 전술한 어드레스의 스크램블을 위하여 서로 다른 어드레스버퍼들의 출력을 상호전환하여야 하는 경우에, 각 동작모드를 제어하는 신호에 따라 어드레스버퍼의 입력 또는 출력이 전원레벨(Vcc 또는 Vss)에 연결되거나 상호전환이 꼬이게 된다. 또한 그러한 어드레스신호들을 입력되는 회로들이 다양하고 많아지게 되면 상당히 복잡한 회로들이 추가로 필요하게 되고 그로 인한 칩동작속도의 저하를 초래하게 되는 단점이 있다.
따라서 본 발명의 목적은 다양한 동작모드에 따라 어드레스스크램블을 효율적으로 실시할 수 있도록 하는 어드레스버퍼를 제공함에 있다.
본 발명의 다른 목적은, 간단한 구성으로써, 다양한 동작모드에 따라 어드레스스크램블을 효율적으로 실시할 수 있도록 하는 어드레스버퍼를 가진 반도체메모리소자를 제공함에 있다.
이러한 본 발명의 목적을 달성하기 위하여 본 발명은, 반도체메모리소자의 어드레스버퍼에 있어서, 소정의 제어신호에 응답하여 외부로부터 입력된 제1어드레스신호와 제2어드레스신호의 전송경로를 서로 전환시키는 수단을 구비함을 특징으로 한다. 상기 소정의 제어신호가 상기 제1 및 제2어드레스신호의 입력을 허락하는 신호와 상기 반도체메모리소자의 동작모드를 설정하는 신호에 관련된 신호이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
제2도를 참조하면, 본 발명에 따른 어드레스버퍼는, 서로 다른 두개의 어드레스버퍼를 통과하는 어드레스신호를 상호전환하여 전달할 수 있는 구성을 갖고 있다. 즉, 어드레스패드(Ai)와 로우어드레스의 입력완료를 알리는 신호RAL에 입력 터미널이 연결된 낸드게이트(11)로 구성된 제1TTL입력부(100i)와 제1래치부(210i) 및 제1구동부(102i)는 제1어드레스버퍼에 전용으로 사용되고, 어드레스패드(Aj)와 로우어드레스의 입력완료를 알리는 신호RAL에 입력터미널이 연결된 낸드게이트(12)로 구성된 제2TTL입력부(100j)와 제2래치부(210j) 및 제2구동부(102j)는 제2어드레스버퍼에 전용으로 사용된다.
제1어드레스버퍼와 제2어드레스버퍼간의 상호신호전환을 위하여 사용되는 스위칭부(200)는, 제1TTL입력부(100i)와 제1래치부(210i)사이에 연결된 씨모오스(CMOS)형의 제1전송게이트(13)와, 제1TTL입력부(100i)와 제2래치부(210j) 사이에 연결된 씨모오스(CMOS)형의 제2전송게이트(32)와, 제2TTL입력부(100j)와 제1래치부(210i) 사이에 연결된 씨모오스(CMOS)형의 제3전송게이트(33)와, 제2TTL입력부(100j)와 제2래치부(210j) 사이에 연결된 씨모오스(CMOS)형의 제4전공게이트(14)를 가진다. 제1전송게이트(13)의 P형전극은 컬럼어드레스의 입력을 활성화시키는 신호YALB의 논리반전신호와 동작모드설정신호TR을 입력으로 하는 낸드게이트(35)의 출력터미널에 접속되고, N형 전극은 낸드게이트(35)의 출력을 입력하는 인버터(34)의 출력터미널에 접속된다. 제2전송게이트(32)의 P형전극은 컬럼 어드레스의 입력을 활성화시키는YALB의 논리반전 신화와 동작모드설정신호 φTR의 논리반전신호TRB를 입력으로 하는 낸드게이트(30)의 출력터미널에 접속되고, N형전극은 낸드게이트(30)의 출력을 입력으로 하는 인버터(31)의 출력터미널에 접속된다. 제3전송게이트(33)의 P형전극은YALB의 논리반전신호와TRB를 입력으로 하는 낸드게이트(30)의 출력터미널에 접속되고, N형전극은 낸드게이트(30)의 출력을 입력으로 하는 인버터(31)의 출력터미널에 접속된다. 제4전송게이트(14)의 P형전극은YALB의 논리반전신호와TR을 입력으로 하는 낸드게이트(35)의 출력터미널에 접속되고, N형전극은 낸드게이트(35)의 출력을 입력하는 인버터(34)의 출력터미널에 접속된다.
제1래치부(210i)는, 제1전송게이트(13)에 입력터미널이 접속된 인버터(18)와, 인버터(18)의 출력터미널에 입력터미널이 접속된 인버터(20)와, 인버터(20)의 출력터미널과 인버터(18)의 입력터미널사이에 연결된 씨모오스(CMOS)형의 전송게이트(16)로 구성된다. 제2래치부(210j)는, 제4전송게이트(14)에 입력터미널이 접속된 인버터(19)와, 인버터(19)의 출력터미널에 입력터미널이 접속된 인버터(21)와, 인버터(21)의 출력터미널과 인버터(19)의 입력터미널사이에 연결된 씨모오스(CMOS)형의 전송게이트(17)로 구성된다. 전송게이트들(16,17)의 N형전극은YALB에 공통으로 접속되고 P형전극은YALB를 입력으로 하는 인버터(15)의 출력터미널에 공통으로 접속된다.
제1구동부(102i)는 인버터(18)의 출력터미널로부터 직렬연결된 인버터들(22,24)과 인버터(20)의 출력터미널로부터 직렬연결된 인비터들(26,28)로 구성되고 인버터(24) 및 (28)로부터 컬럼어드레스신호 CAi 및 CAiB가 각각 발생된다. 제2구동부(102j)는 인버터(19)의 출력터미널로부터 직렬연결된 인버터들(23,25)가 인버터(21)의 출력터미널로부터 직렬연결된 인버터들(27,29)로 구성되고 인버터(25) 및 (29)로부터 컬럼어드레스신호 CAj 및 CAjB가 각각 발생된다.
로우어드레스의 입력이 완료되어RAL이 하이레벨로 활성화되면, 제1 및 제2TTL입력부(100i,100j)를 통하여 어드레스패드(Ai) 및 (Aj)로부터의 어드레스신호가 입력된다. 이때YALB는 로우레벨의 활성화상태를 유지하므로, 낸드게이트(30) 및 (35)는 활성화된 상태이고 래치부의 전송게이트(16,17)는 턴오프된 상태이다. 동작모드설정신호TR이 하이레벨(TRB는 로우레벨)인 경우에는, 낸드게이트(35)의 출력이 로우레벨로 됨에 의해 제1 및 제4전송게이트(13,14)가 턴온된다. 그러면, 어드레스패드(Ai) 및 (Aj)로부터 들어온 어드레스신호의 각각은 턴온된 제1 및 제4전송게이트(13,14)를 통과하여 각각 컬럼어드레스신호 CAi 및 CAiB와 CAj 및 CAiB로 발생된다. 이때 제2 및 제3전송게이트(32,33)는 낸드게이트(30)의 출력이 하이레벨이므로 턴오프되어 있다. 반대로,TR이 로우레벨(TRB는 하이레벨)인 경우에는, 제2 및 제3전송게이트(32,33)이 턴온되고 제1 및 제4전송게이트(13,14)가 턴오프됨에 의해, 어드레스패드(Ai)로부터 들어온 어드레스신호는 컬럼어드레스신호 CAj 및 CAjB로 발생되고 어드레스패드(Aj)로부터 들어온 어드레스신호는 컬럼어드레스 CAi 및 CAiB로 발생된다.YALB는 어드레스신호가 전송된 후에 하이레벨로 되어 래치부의 전송게이트(16,17)를 턴온시킴으로써, 제1 및 제2래치부가 래치동작을 수행하도록 한다.
제3도는 제2도에 보인 신호스위칭부의 다른 가능한 실시예들을 보여준다. 제3도에서 제2도와 동일한 구성과 기능을 가진 요소에는 동일한 참조부호를 사용한다. 제3도의 실시예에서는 제2도의 전송게이트 대신에 풀엎제어용의 피모오스트랜지스터(55,59,63,67)와 풀다운제어용의 엔모오스트랜지스터(58,62,66,70)을 가진 인버터(클럭드인버터(clocked inverter)라고 함)를 사용한 경우이다. 제1TTL입력부(100i)와 제1래치부(210i) 사이에 연결된 제1인버터(41)에서, 풀엎제어용의 피모오스트랜지스터(55)의 게이트는 제2도의 낸드게이트(35)의 출력터미널에 접속되고 풀다운제어용의 엔모오스트랜지스터(58)의 게이트는 제2도의 인버터(34)의 출력터미널에 접속된다. 제1TTL입력부(100i)와 제2래치부(210j) 사이에 연결된 제2인버터(42)에서, 풀엎제어용의 피모오스트랜지스터(59)의 게이트는 제2도의 낸드게이트(30)의 출력터미널에 접속되고 풀다운제어용의 엔모오스트랜지스터(62)의 게이트는 제2도의 인버터(31)의 출력터미널에 접속된다. 제2TTL입력부(100j)와 제1래치부(210i) 사이에 연결된 제3인버터(43)에서, 풀엎제어용의 피모오스트랜지스터(63)의 게이트는 제2도의 낸드게이트(30)의 출력터미널에 접속되고 풀다운제어용의 엔모오스트랜지스터(66)의 게이트는 인버터(31)의 출력터미널에 접속된다. 제2TTL입력부(100j)와 제2래치부(210j) 사이에 연결된 제4인버터(44)에서, 풀엎제어용의 피모오스트랜지스터(67)의 게이트는 낸드게이트(35)의 출력터미널에 접속되고 풀다운제어용의 엔모오스트랜지스터(70)의 게이트는 인버터(34)의 출력터미널에 접속된다. 제3도의 스위칭부를 이용한 어드레스버퍼의 동작은 제2도와 관련하여 설명한 것과 동일하다.
제3도와 같은 실시예 외에도 제4도의 다른 실시예에서처럼 피모오스-엔모오스 트랜스 미션 게이트를 사용한 경우등 반도체메모리소자에서 일반적으로 사용되는 스위칭용 회로들을 이용하여 본 발명을 실현할 수 있음을 알아야 한다. 또한, 본 발명의 실시예들에서는 두개의 어드레스신호에 대한 상호전환전송을 예로 들었으나, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 둘 이상의 어드레스신호에 대하여도 본 발명을 용이하게 응용할 수 있을 것이다.
전술한 바와 같이, 본 발명은 간단한 회로구성으로써 어드레스신호의 상호전환 전송을 실현할 수 있기 때문에, 다양한 동작모드에 따른 어드레스스크램블기능의 효율을 향상시키는 효과가 있다.

Claims (7)

  1. 반도체메모리소자의 어드레스버퍼에 있어서, 소정의 제어신호에 응답하여 외부로 부터 입력된 제1어드레스신호와 제2어드레스신호의 전송경로를 서로 전환시키는 수단을 구비함을 특징으로 하는 어드레스버퍼.
  2. 제1항에 있어서, 상기 소정으 제어신호가 상기 제1 및 제2어드레스신호의 입력을 허락하는 신호와 상기 반도체메모리소자의 동작모드를 설정하는 신호에 관련된 신호임을 특징으로 하는 어드레스버퍼.
  3. 반도체메모리소자의 어드레스버퍼에 있어서, 제1어드레스신호를 씨모오스레벨로 변환하는 제1입력부와, 제2어드레스신호를 씨모으스레벨로 변환하는 제2입력부와, 소정의 제어신호에 응답하여 상기 제1입력부와 제2입력부의 출력신호의 전송경로를 서로 전환시키는 수단을 구비함을 특징으로 하는 어드레스버퍼.
  4. 제3항에 있어서, 상기 소정의 제어신호가 상기 제1 및 제2어드레스신호의 입력을 허락하는 신호와 상기 반도체메모리소자의 동작모드를 설정하는 신호에 관련된 신호임을 특징으로 하는 어드레스버퍼.
  5. 제4항에 있어서, 상기 전송경로의 각각이 상기 제1 및 제2어드레스신호의 입력을 허락하는 신호에 의해 제어되는 래치수단을 구비함을 특징으로 하는 어드레스버퍼.
  6. 외부로부터 입력된 복수개의 어드레스신호들을 씨모오스레벨로 변환하여 내부의 어드레스신호들 각각 전송하는 복수개의 어드레스버퍼들을 가지는 반도체메모리소자에 있어서, 소정의 제어신호에 응답하여 상기 복수개의 어드레스신호들의 전송경로를 전환시키는 수단을 구비함을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서, 상기 소정의 제어신호가 상기 제1 및 제2어드레스신호의 입력을 허락하는 신호와 상기 반도체메모리소자의 동작모드를 설정하는 신호에 관련된 신호임을 특징으로 하는 반도체메모리소자.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031767A (en) * 1996-09-18 2000-02-29 International Business Machines Corporation Integrated circuit I/O interface that uses excess data I/O pin bandwidth to input control signals or output status information
JP3114649B2 (ja) * 1997-04-18 2000-12-04 日本電気株式会社 ラッチ回路
KR100735024B1 (ko) * 2005-12-29 2007-07-03 삼성전자주식회사 반도체 장치의 어드레스 변환기 및 반도체 메모리 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3795898A (en) * 1972-11-03 1974-03-05 Advanced Memory Syst Random access read/write semiconductor memory
US4266285A (en) * 1979-06-28 1981-05-05 Honeywell Information Systems, Inc. Row selection circuits for memory circuits
JPS57118599U (ko) * 1981-01-14 1982-07-23
JPS5954096A (ja) * 1982-09-22 1984-03-28 Hitachi Ltd ダイナミツク型ｍｏｓｒａｍ
US4821226A (en) * 1987-01-30 1989-04-11 Rca Licensing Corporation Dual port video memory system having a bit-serial address input port
JPS63201988A (ja) * 1987-02-18 1988-08-22 Ricoh Co Ltd メモリのデコ−ダ回路装置
JPH0612609B2 (ja) * 1987-03-27 1994-02-16 株式会社東芝 半導体メモリ
JPH02246516A (ja) * 1989-03-20 1990-10-02 Hitachi Ltd 半導体装置
US5191555A (en) * 1990-07-31 1993-03-02 Texas Instruments, Incorporated Cmos single input buffer for multiplexed inputs
KR930008838A (ko) * 1991-10-31 1993-05-22 김광호 어드레스 입력 버퍼
KR0137105B1 (ko) * 1993-06-17 1998-04-29 모리시다 요이치 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치
KR0120592B1 (ko) * 1994-09-09 1997-10-20 김주용 신호 변환 장치를 갖고 있는 어드레스 입력버퍼

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Publication number Publication date
JPH08293194A (ja) 1996-11-05
KR960038988A (ko) 1996-11-21
JP2930905B2 (ja) 1999-08-09
US5808957A (en) 1998-09-15
GB2299883A (en) 1996-10-16
GB2299883B (en) 1997-06-11
GB9605747D0 (en) 1996-05-22

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