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KR0144649B1 - 반도체 장치에 있어서 실리사이드막의 선택 형성법 - Google Patents

반도체 장치에 있어서 실리사이드막의 선택 형성법

Info

Publication number
KR0144649B1
KR0144649B1 KR1019940032695A KR19940032695A KR0144649B1 KR 0144649 B1 KR0144649 B1 KR 0144649B1 KR 1019940032695 A KR1019940032695 A KR 1019940032695A KR 19940032695 A KR19940032695 A KR 19940032695A KR 0144649 B1 KR0144649 B1 KR 0144649B1
Authority
KR
South Korea
Prior art keywords
film
silicon substrate
metal
titanium
silicide
Prior art date
Application number
KR1019940032695A
Other languages
English (en)
Inventor
이사미 사까이
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Application granted granted Critical
Publication of KR0144649B1 publication Critical patent/KR0144649B1/ko

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/01—Manufacture or treatment
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    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/01—Manufacture or treatment
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    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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Abstract

게이트 측벽에 의해 둘러싸여지는 게이트가 위에 형성되고 확산영역 이 안에 형성되는 실리콘 기판상에 실리사이드막을 형성하는 방법에 있어서, 실리사이드막은 게이트 측벽을 적어도 제외한 실리콘 기판의 소정영역상에 형성된다. 본 방법은 다음 단계를 구비한다. 실리콘 기판에 실리콘 기판 표면상에 메쉬 마스크를 이용하여 금속원자의 콜리메이트 스퍼터링을 행하여 측벽을 제외한 실리콘 기판의 전면에 금속막을 형성한다.
형성된 금속막을 또한 금속막이 확산 영역과 반응하도록 열처리하여 수직벽을 제외한 적어도 확산 영역상에 금속 실리사이드막을 선택적으로 형성한다.

Description

반도체장치에 있어서 실리사이드막의 선택 형성법
제1a도 내지 제1c도는 티타늄 실리사이드막을 갖는 MOS 전계호과 트랜지스터의 제조방법과 관련된 종래공정을 예시하는 부분단면 입면도.
제2a도 내지 제2c도는 본 발명에 따른 제1실시예에서 티타늄 실리사이드막을 갖는 MOS 전계효과 트랜지스터의 제조방법과 관련된 신규의 공정을 예시하는 부분단면 입면도.
제3a도 내지 제3c도는 본 발명에 따른 제2실시예에서 티타늄 실리사이드막을 갖는 MOS 전계효과 트랜지스터의 제조방법과 관련된 신규의 공정을 예시하는 부분단면 입면도.
*도면의 주요부분에 대한 부호의 설명
101:실리콘 기판 102:필드 산화막
103:게이트 산화막 104:폴리 실리콘막
105,107:확산영역 106:측벽 산화막
108,201:티타늄층 109,110,202:티타늄 실리사이드막(층)
301:텅스텐 실리사이드막 401:티타늄 실리사이드 박막
본 발명은 반도제장치 제조에 관한 것으로, 특히 MOS 전계효과 트랜지스터에 있어서 실리사이드막의 선택 형성방법에 관한 것이다.
종래 기술에 있어서, 자기정렬(self-alignment)기술을 이용하여 MOS 전계효과 트랜지스터상에 실리사이트 게이트, 소오스 및 드레인 전극을 형성하는 것이 공지되어있다. 실리사이드 게이트, 실리사이드 소오스 및 실리사이드 드레인을 갖는 MOS 전계효과 트랜지스터의 종래 제조방법을 제1a도 내지 제1c도를 참조하여 설명한다.
제1a도를 참조하면, 필드산화막(102)이 p형 실리콘기판(101)의 패시브 영역상에 형성되고, 게이트산화막(103)은 p형 실리콘기판(101)의 액티브 영역상에 형성된다.
인 도우프된 폴리실리콘막(104)은 게이트 산화막(103)의 소정영역상에 선택적으로 형성된다. n형 불순물이 인 도우프된 폴리실리콘막을 마스크로 사용하여 자기정렬기술에 의해 실리콘기판(101)의 상부영역에 주입되어 실리콘 기판(101)의 상부 영역에 n-형 확산영역(105)을 형성한다. 2000옹스트롬의 두께를 갖는 실리콘 산화막이 장치의 전표면에 화학기상 증착법에 의해 성장되고, 비등방성 에칭에 의해 에칭되어 각각의 폴리실리콘막(104)의 대향측부에 2000 옹스트롬의 두께를 갖는 측벽 산화막을 형성한다. p형 실리콘기판(101)의 상부영역으로의 비소의 이온주입을 폴리실리콘막(104)과 측벽산화막(106)을 마스크로 사용하여 자기정렬 기술에 의해 행하여 소오스 및 드레인 영역으로 되는 n+형 확산 영역(107)을 형성한다.
제1b도를 참조하면, 불필요한 산화막은 1000옹스트롬의 두께를 갖는 티타늄층(201)이 장치의 전표면상에 스퍼터링에 의해 형성되기 전 완충 불소산에 의해 제거된다.
제1c도를 참조하면, 스퍼터된, 티타늄층(201)을 질소 분위기하에 열처리하여 티타늄층(201)을 폴리실리콘막(104)에 n+형 확산영역(107)에 부분적으로 반응시켜 폴리실리콘막(104) 각각의 상부영역에 및 n+형 확산영역(107) 각각의 상부영역에 티타늄 실리사이드층(109,202)을 형성한다. 이 열처리에서, 티타늄층(201)을 또한 측벽 산화막(106)과 반응시켜 티타늄 실리사이드 박막(401)을 측벽산화막(106)에 형성한다. 티타늄 실리사이드 박막(401)은 n+형 확산영역(107)상의 티타늄 실리사이드막(109,202)과 접촉하게 형성된다. 필드산화막(102)상에 남아있는 비반응 티타늄층(201)은 습식에칭에 의해 제거된다.
후속하여, 도시하지 않은 층간 절연체가 장치의 전표면상에 형성되고 알루미늄 전극전에 층간 절연체에 콘택홀이 형성된다.
상술한 제조방법은 일본국 특허출원공개 제57-99775 호에 기재되어 있다.
상술한 종래방법에 따르면, 티타늄층(201)은 열처리에 의해 측벽 산화막(106)에 반응되어야 하고 그에의에 티타늄 실리사이드 박막(401)이 측벽산화막(106)에 형성된다. 티타늄 실리사이드 박막(401)은 n+형 확산영역(107)상의 티타늄 실리사이드막(109,202)와 전기적으로 접촉되도록 형성된다. 티타늄 실리사이드층(109,202)에 전기적으로 접속되는 측벽산화막(106)상의 티타늄 실리사이드 박막(401)은 더 이상 트랜지스터가 정상동작을 보이도록 할 수 없다.
상기 문제점을 해결하기 위해, 측벽산화막(106)에 형성된 티타늄 실리사이드박막 (401)을 제거하는 것이 필요하다. 실제적으로, 측벽산화막(106)상의 티타늄 실리사이드 박막(401)의 제거에서, 티타늄 실리사이드 박막(401)만을 제거하기가 어려우므로, 측벽산화막(106)상의 티타늄 실리사이드 박막(401) 뿐만 아니라 티타늄 실리사이드막(109,202)도 제거된다. 즉, 티타늄 실리사이드막(109,202)의 두께가 감소되어 시이트 저항이 증가된다. 시이트 저항의 결과치는 이용가능하게 되고 그에 의해 트랜지스터가 필요한 성능을 나타내도록 하는데에 있어 어려움을 초래한다. 결과적으로 트랜지스터의 수율은 또한 감소된다.
상기 문제점을 해결하기위해, 티타늄 실리사이드막이 형성되기 어려운 실리콘 질화 측벽만을 형성하는 것이 한 방법이다. 그러나, 실리콘 질화막은 캐리어에 대한 큰 트랩중심(trap center) 밀도를 갖는다. 예를들어, 드레인 영역의 일단부에 생성된 핫 전자는 큰 트랩중심 밀도를 갖는 실리콘 질화막으로 용이하게 트랩된다. 실리콘 질화측벽막에서의 트랩된 전자는 가볍게 도우프된 n-형 확산영역(105)의 시이트 저항의 증가를 야기하여 MOS 트랜지스터 성능의 상당한 열화를 초래한다. 이것은 MOS 트랜지스터의 신뢰성 저하를 초래한다.
장치크기를 감소시키는 것에의해, 폴리실리콘막(104) 사이의 거리가 또한 감소되어 게이트로 되는 폴리실리콘막(104) 사이에 스퍼터링에 의해 형성되는 티타늄 실리사이드막의 스텝 커버리지의 열화를 초래한다. 티타늄 실리사이드막(202)의 스텝 커버리지의 열화는 스퍼터링에 의해 형성되는 티타늄 실리사이드막(202)의 두께를 감소시킨다. 티타늄 실리사이드 막(202)의 두께 감소는 티타늄 실리사이드 막(202)의 사이트 저항의 증가와 그의 열저항율의 열화를 초래한다.
따라서, 본 발명의 주목적은 상술한 어떠한 문제점이 없는 MOS 전계효과 트랜지스터를 제조하기 위한 신규의 방법을 제공하는 것이다.
본 발명의 다른 목적은 게이트 측벽상에 티타늄 실리사이드 박막의 형성을 억제하는 MOS 전계효과 트랜지스터를 제조하기 위한 신규의 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 게이트 전극 사이에서 티타늄 실리사이드막의 스텝 커버리지의 열화를 갖는 문제점이 없는 MOS 전계효과 트랜지스터를 제조하기 위한 신규의 방법을 제공하는 것이다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 다음 설명으로부터 명료해 질 것이다.
본 발명은 게이트 측벽에 의해 둘러싸여지는 게이트가 위에 형성되고 확산영역이 안에 형성되는 실리콘 기판상에 실리사이드막을 형성하는 방법을 제공한다. 실리사이드막은 게이트 측벽을 적어도 제외한 실리콘 기판의 소정영역에 형성된다.
상기 방법은 다음 단계를 구비한다. 실리콘 기판에 실리콘 기판 표면상에 메쉬(meshed) 마스크를 이용하여 금속원자의 콜리메이트 스퍼터링을 행하여, 수직벽을 제외한 실리콘 기판의 전면에 금속막을 형성한다. 형성된 금속막을 금속막이 확산 영역과 반응하도록 열처리하여 수직벽을 제외한 적어도 확산영역상엥금속 실리사이드막을 선택적으로 형성한다.
본 발명은 또한 수직벽을 갖는 실리콘 기판상에 수직벽을 제외한 실리콘 기판의 소정영역에 실리사이드막을 형성하는 방법을 제공한다. 상기 방법은 다음단계를 구비한다. 실리콘 기판에 실리콘 기판표면상에 메쉬마스크를 이용하여 금속원자의 콜리메이트 스퍼터링을 행하여 수직벽을 제외한 실리콘기판 전표면에 금속막을 형성한다. 형성된 금속막을 또한 금속막이 실리콘 기판과 반응하도록 열처리하여 수직벽을 적어도 제외한 실리콘 기판표면의 소정 영역상에 금속 실리사이드막을 선택적으로 형성한다.
본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세하게 설명한다.
실리사이트 게이트, 실리사이드 소오스 및 실리사이드 드레인을 갖는 MOS 전계효과 트랜지스터의 신규한 제조방법에 관한 본 발명에 따른 제1실시예를 제2a도 내지 제2c도를 참조하여 상세히 설명한다.
제2a도를 참조하면, 필드 산화막(102)이 p형 실리콘 기판(101)의 패시브 영역상에 형성되고 게이트 산화막(103)이 p형 실리콘 기판(101)의 액티브 영역상에 형성된다. 2000옹스트롬의 두께를 갖는 인 도우프된 폴리실리콘 막(104)이 게이트 산화막(103)의 소정 영역상에 선택적으로 형성된다. n형 불순물이 인도우프된 폴리실리콘막을 마스크로 사용하여 자기 정렬 기술에의해 실리콘 기판(101)의 상부영역으로 주입되어 실리콘 기판(101)의 상부영역에 n-형 확성영역(105)을 형성한다. 2000옹스트롬의 두께를 갖는 실리콘 산화막이 화학기상 증착법에 의해 장치의 전표면상에 선장되고 비등방성 에칭법에 의해 에칭되어 각각의 폴리실리콘막(104)의 대향측부에 2000옹스트롬의 두께를 갖는 측벽 산화막을 형성한다. p형 실리콘 기판(101)의 상부영역으로 비소의 이온주입은 폴리실리콘막(104) 및 측벽산화막(106)을 마스크로 사용하여 자기 정렬기술에 의해 형성하고 850℃ 온도에서 주입된 비소 불순물의 확산을 야기하는 열처리를 행하여 소오스 및 드레인 영역으로 되는 n+형 확산영역(107)을 형성한다.
제2b도를 참조하면, 폴리실리콘막(106)상 및 n+형 확산영역(107)상 모두의 불필요한 산화막은 게이트로되는 폴리실리콘막(104) 각각의 대향 측부에서의 수직측벽을 제외하고 장치의 전표면상에 500옹스트롬의 두께를 갖는 티타늄층(108)을 형성하기 위해 콜리메이트 스퍼터링법을 행하기전에 완층불소산에 의해 제거된다. 콜리메이트 스퍼터링법에서, 메쉬마스크가 스퍼터링 장비의 타킷과 장치의 표면사이에 위치되어 타킷으로부터 스퍼터된 티타늄 원자는 메쉬 마스크에 의해 필터된다. 결과로서, 표면에 수직인 방향 성분만을 갖는 스퍼터된 티타늄원자가 메쉬마스크를 통과하여 장치의 표면상에 피착되고, 어떠한 경사방향 성분을 갖는 스퍼터된 티타늄 원자는 메쉬 마스크에 의해 포획되어 장치의 표면에 이르지 않는다. 이 때문에, 표면에 수직인 방향성분을 갖는 스퍼터된 티타늄 원자는 수직 측벽을 제외하고 장치 표면상에 피착될 수 있다.
제2c도를 참조하면, 스퍼터된 티타늄층(108)은 질소분위기에서 열처리되어 티타늄층(108)은 폴리실리콘막(104) 및 n+형 확산영역(107)에 부분적으로 반응되고 그에 의해 게이트 폴리실리콘막(104) 각각의 상부 영역에 및 n+형 확산영역(107)각각의 상부 영역에 티타늄 실리사이드층(109,110)을 형성한다. 티타늄 실리사이드층(109,110)은 500옹스트롬의 두께를 갖는다. 이 열처리에서, 티타늄층이 수직측벽의 어디상에도 형성되지 않으므로, 게이트 측벽산화막(106)은 절대적으로 티타늄 원자와 반응할 수 없다. 따라서, 티타늄 실리사이드막이 게이트 측벽의 어디에도 형성되지 않는다. 티타늄 실리사이드막(109,110)과 접촉하는 어떠한 티타늄 실리사이드 박막이 형성되지 않는다. 필드산화막(102)상에 남아 있는 비반응 티타늄층(108)은 수성암모니아와 수성 과산화수소의 혼합액을 사용하여 습식 에칭에 의해 제거된다.
후속하여, 도시하지 않은 층간 절연체가 장치의 전표면상에 형성되고 콘택홀이 알루미늄 전극전에 층간 절연체에 형성된다.
상술한 신규의 방법에 따르면, 장치의 표면상에 티타늄원자의 콜리메이트 스퍼터링 피착은 게이트 측벽 산화막(106)상에 어떠한 티타늄층도 피착되게 하지 않으므로 어떠한 티타늄원자도 열처리에 의해 측벽산화막(106)에 반응되지 않으므로 그에 의해 어떠한 티타늄 실리사이드 박막도 측벽 산화막(106)상에 형성되지 않는다. 콜리메이트 스퍼터링 피착법의 사용으로 n+형 확산영역(107)상의 티타늄 실리사이드막(109,110)과 전기적으로 접촉되는 어떠한 티타늄 실리사이드 박막을 형성하지 않는다. 이것은 트랜지스터가 우수한 성능을 나타내도록 한다.
종래 제조방법과 다르게, 장치 표면상에 티타늄 원자의 콜리메이트 스퍼터링 피착의 사용으로 측벽 산화막상에 형성되는 티타늄 실리사이드 박막을 제거할 필요에 관한 문제가 없다. 따라서, 티타늄 실리사이드막의 두께는 유지되어 시이트 저항이 증가되지 않는다. 티타늄 실리사이드막의 시이트 저항의 결과치는 균일하게 되고 그에의해 우수한 성능을 나타내는 트랜지스터를 제조하는 것이다. 결과로서, 트랜지스터의 수율은 또한 70%에서 거의 100%로 향상된다.
장치 크기의 축소에 의해, 폴리실리콘(104)사이의 거리도 감소된다. 그러나, 콜리메이트 스퍼터링 피착법의 사용은 게이트로 되는 폴리실리콘막(104)사이의 티타늄 실리사이드막(110)의 스텝 커버리지를 확실하게 향상시킨다. 티타늄 실리사이드막(110)의 스텝 커버리지의 향상은 콜리메이트 스퍼터링 피착법에 의해 형성되는 티타늄 실리사이드막(110)의 필요한 두께를 보장하고 그에 의해 티타늄 실리사이드막(110)의 시이트 저항의 증가가 방지되고 그 열저항율의 열화도 또한 방지된다.
실리사이드 게이트, 실리사이드 소오스 및 실리사이드 드레인을 갖는 MOS 전계효과 트랜지스터의 신규한 제조방법에 관한 본 발명에 따른 제2실시예를 제3a도 내지 제3c도를 참조하여 상세히 설명한다.
제3a도를 참고하면, 필드 산화막(102)이 p형 실리콘 기판(101)의 패시브 영역상에 형성되고 게이트 산화막(103)이 p형 실리콘 기판(101)의 액티브 영역상에 형성된다. 인도우프된 폴리실리콘막(104)과 텅스텐 실리사이드 막(301)의 적층이 게이트 산화막(103)의 소정영역상에 선택적으로 형성된다. n형 불순물이 적층된 폴리실리콘 텅스텐 실리사이드막(104,301)을 마스크로 사용하여 자기 정렬 기술에 의해 실리콘 기판(101)의 상부 영역으로 주입되어 실리콘 기판(101)의 상부영역에 n-형 확산영역(105)을 형성한다. 2000옹스트롬의 두께를 갖는 실리콘 산화막이 화학 기상 증착법에 의해 장치의 전표면상에 성장되고 비등방성 에칭법에 의해 에칭되어 적층된 폴리실리콘 및 텅스텐 실리사이드막(104)의 대향 측부에 2000옹스트롬의 두께를 갖는 측벽산화막을 형성한다. p형 실리콘 기판(101)의 상부영역으로 비소의 이온 주입은 적층된 폴리실리콘 및 텅스텐 실리사이드막(104,301) 및 측벽 산화막(106)을 마스크로 사용하여 자기 정렬 기술에 의해 형성하고 850℃온도에서 주입된 비소 불순물의 확산을 야기하는 열처리를 행하여 소오스 및 드레인 영역으로 되는 n+형 확산영역(107)을 형성한다.
제3b도를 참조하면, 폴리실리콘막(106)상 및 n+형 확산영역(107)상 모두의 불필요한 산화막은 게이트로되는 적층된 폴리실리콘 및 텅스텐 실리사이드막(104,301) 각각의 대향 측부에서의 수직 측벽을 제외하고 장치의 전표면상에 500옹스트롬의 두께를 갖는 티타늄층(108)을 형성하기 위해 콜리메이트 스퍼터링법을 행하기 전에 완충 불소산에 의해 제거된다. 콜리메이트 스퍼터링법에서, 메쉬마스크가 스퍼터링 장비의 타킷과 장치의 표면사이에 위치되어 타킷으로부터 스퍼터링된 티타늄 원자는 메쉬마스크에 의해 필터된다. 결과로서, 표면에 수직인 방향성분만을 갖는 스퍼터된 티타늄 원자가 메쉬마스크를 통과하여 장치의 표면상에 피착되고, 어떠한 경사 방향 성분을 갖는 스퍼터된 티타늄 원자는 메쉬 마스크에 의해 포획되어 장치의 표면에 이르지 않는다. 이 때문에, 표면에 수직인 방향성분을 갖는 스퍼터된 티타늄 원자는 수직 측벽을 제외하고 장치 표면상에 피착될 수 있다.
제3c도를 참조하면, 스퍼터된 티타늄층(108)은 질소분위기에서 열처리되어 티타늄층(108)은 n+형 확산영역(107)에 부분적으로 반응되고 그에 의해 n+형 확산영역(107)각각의 상부 영역에 티타늄 실리사이트층(109,110)을 형성한다. 티타늄 실리사이드층(109,110)은 500옹스트롬의 두께를 갖는다. 이 열처리에서, 티타늄층이 수직 측벽의 어디상에도 형성되지 않으므로, 게이트 측벽산화막(106)은 절대적으로 티타늄 원자와 반응할 수 없다. 텅스텐 실리사이드 막(301)상의 티타늄막(108)은 또한 텅스텐 실리사이드에 반응할 수 없다. 즉 미반응 티타늄막(108)은 텅스텐 실리사이드막(301)상에 남아 있다. 따라서, 티타늄 실리사이드막이 게이트 측벽의 어디상에도 그리고 텅스텐 실리사이드막(301)상에도 형성되지 않는다. 티타늄 실리사이드막(109,110)과 접촉하는 어떠한 티타늄 실리사이드 박막이 형성되지 않는다. 필드 산화막(102)상에 남아 있는 비반응 티타늄층(108)은 수성암모니아와 수성 과산화수소의 혼합액을 사용하여 습식 에칭에 의해 제거된다.
후속하여, 도시하지 않은 층간 절연체가 장치의 전표면상에 형성되고 콘택홀이 알루미늄 전극전에 층간 절연체에 형성된다.
상술한 실규의 방법에 따르면, 게이트 우수한 열저항율을 나타내는 적층된 폴리실리콘막 및 텅스텐 실리사이드막 혹은 텅스텐 폴리사이드를 구비한다. 또한, 장치의 표면상에 티타늄원자의 콜리메이트 스퍼터링 피착은 게이트 측벽(106)상에 어떠한 티타늄층도 피착되게 하지 않으므로 어떠한 티타늄원자도 열처리에 의해 측벽 산화막(106)에 반응되지 않으므로 그에 의해 어떠한 티타늄 실리사이드 박막도 측벽 산화막(106)상에 형성되지 않는다. 콜리메이트 스퍼터링 피착법의 사용으로 n+형 확산영역(107)상의 티타늄 실리사이드막(109,110)과 전기적으로 접촉되는 어떠한 티타늄 실리사이드 박막을 형성하지 않는다. 이것은 트랜지스터가 우수한 성능을 나타내도록 한다.
종래 제조방법과 다르게, 장치 표면상에 티타늄 원자의 콜리메이트 스퍼터링 피착의 사용으로 측벽 산화막상에 형성되는 티타늄 실리사이드 박막을 제거할 필요에 관한 문제가 없다. 따라서, 티타늄 실리사이드막의 두께는 유지되어 시이트 저항이 증가되지 않는다. 티타늄 실리사이드막의 시이트 저항의 결과치는 균일하게 되고 그에 의해 우수한 성능을 나타내는 트랜지스터를 제조하는 것이다. 결과로서, 트랜지스터의 수율은 또한 70%에서 거의 100%로 향상된다.
장치 크기의 축소에 의해, 게이트 사이의 거리도 감소된다. 그러나, 콜리메이트 스퍼터링 피착법의 사용은 게이트 사이의 티타늄 실리사이드막(110)의 스텝 커버리지를 확실하게 향상시킨다. 티타늄 실리사이드막(110)의 스텝 커버리지의 향상은 콜리메이트 스퍼터링 피착법에 의해 형성되는 티타늄 실리사이드막(110)의 필요한 두께를 보장하고 그에 의해 실리사이드막(110)의 시이트 저항의 증가가 방지되고 그 열저항율의 열화도 또한 방지된다.
전술한 실시예들에서 n채널 트랜지스터가 형성되었지만, 본 발명은 물론 p채널 트랜지스터에 적용가능하다. 티타늄 실리사이드을 대신하여, 텅스텐 실리사이드, 코발트 실리사이드 및 몰리브덴 실리사이드와 다른 고융점 금속을 사용하는 것도 가능하다.
당업계의 통상의 지식을 가진자에게 본 발명의 변형은 명확하고, 예시로 나타내고 설명한 실시예들은 제한하는 의미로 해석되어서는 아니된다. 따라서, 본 발명의 사상과 범위내에 있는 본 발명의 변형은 청구범위에 규정한 범위에 포함된다.

Claims (12)

  1. 수직벽을 갖는 실리콘 기판상에 상기 수직벽을 적어도 제외환 상기 실리콘 기판의 소정영역에 실리사이드막을 형성하는 방법으로서, 상기 실리콘 기판에 상기 실리콘 기판 표면상에 메쉬 마스크를 이용하여 금속원자의 콜리메이트 스퍼터링을 행하여, 상기 수직벽을 제외한 상기 실리콘 기판의 전표면에 금속막을 형성하는 단계와, 형성된 금속막을 상기 금속막이 상기 실리콘 기판과 반응하도록 열처리하여 상기 수직벽을 적어도 제외한 상기 실리콘 기판 표면의 소정영역상에 금속실리사이드막 을 선택적으로 형성하는 단계를 구비하는 것을 특징으로 하는 실리콘 기판상에 실 리사이드막을 형성하는 방법.
  2. 제1항에 있어서, 상기 금속막은 고융점을 갖는 금속으로 만들어지는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 금속은 티타늄, 몰리브덴, 텅스텐 및 코발트로 이루어진 군에서 선택된 것임을 특징으로 하는 방법.
  4. 제1항에 있어서, 비반응 금속막을 습식 에칭에 의해 제거하여 상기 금속 실리사이드막만을 상기 실리콘 기판에 남기는 단계를 또한 구비하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 습식 에칭은 수성암모니아와 수성 과산화수소의 혼합액을 사용하는 것을 특징으로 하는 방법.
  6. 게이트 측벽에 의해 둘러싸여지는 게이트가 위에 형성되고 확산영역이 안에 형성되는 실리콘 기판상에 상기 게이트 측벽을 적어도 제외한 상기 실리콘 기판의 소정영역에 실리사이드막을 형성하는 방법으로서, 상기 실리콘 기판에 상기 실리콘 기판 표면상에 메쉬 마스크를 이용하여 금속원자의 콜리메이트 스퍼터링을 행하여, 수직벽을 제외한 상기 실리콘 기판의 전표면에 금속막을 형성하는 단계와, 형성된 금속막을 상기 금속막이 상기 확산영역과 반응하도록 열처리하여 상기 수직벽을 제외한 적어도 확산영역상에 금속 실리사이드막을 선택적으로 형성하는 단계를 구비하는 것을 특징으로 하는 실리콘 기판상에 실리사이드막을 형성사는 방법.
  7. 제6항에 있어서, 상기 금속막은 고융점을 갖는 금속으로 만들어지는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 금속은 티타늄, 몰리브덴, 텅스텐 및 코발트로 이루어지는 군에서 선택된 것임을 특징으로 하는 방법.
  9. 제6항에 있어서, 비반응 금속막을 습식 에칭에 의해 제거하여 상기 금속 실리 사이드막만을 상기 실리콘 기판에 남기는 단계를 또한 구비하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 습식 에칭은 수성암모니아의 수성 과산화수소의 혼합액을 사용하는 것을 특징으로 하는 방법.
  11. 제6항에 있어서, 상기 게이트는 불순물 도우프된 폴리실리콘 막을 구비하는 것을 특징으로 하는 방법.
  12. 제6항에 있어서, 상기 게이트는 불순물 도우프된 폴리실리콘 막과 상기 폴리실리콘막을 중첩하는 금속막의 적층을 구비하는 것을 특징으로 하는 방법.
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