KR0143970B1 - 복수의 시스템과 통신하는 단일 프로세서의 통신포트제어방법 및 그 장치 - Google Patents
복수의 시스템과 통신하는 단일 프로세서의 통신포트제어방법 및 그 장치Info
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- 238000004891 communication Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims description 33
- 230000005540 biological transmission Effects 0.000 claims description 32
- 230000004044 response Effects 0.000 claims description 7
- 230000002159 abnormal effect Effects 0.000 claims description 6
- 238000009434 installation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- IUQJDHJVPLLKFL-UHFFFAOYSA-N 2-(2,4-dichlorophenoxy)acetate;dimethylazanium Chemical compound CNC.OC(=O)COC1=CC=C(Cl)C=C1Cl IUQJDHJVPLLKFL-UHFFFAOYSA-N 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
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Abstract
본 발명은 전자교환기 시스템의 프로세서에 관한 것으로, 단일 프로세서의 모듈이 복수개의 프로세서와 통신하는 경우 상대 프로세서의 수보다 적은 입출력수단 및 DMA 수단을 이용하여 신뢰성있는 통신 프로토콜을 수행하도록 한 것이다.
본 발명은 시간관리 프로세서에 의한 선로의 관리로 원활한 통신포트 운용을 확보하고 통신 선로의 이상으로 인한 메시지의 블록현상 및 교착상태로의 진입을 배제하며 적은 하드웨어의 사용으로 소형화 경량화되고 설치공간을 효율적으로 사용한다.
Description
제1도는 본 발명에 따른 단일 프로세서의 복수 통신포트 접속장치 구조도.
제2도는 본 발명에 따른 DMA(Direct Menory Access)부의 인터럽트 처리 흐름도.
제3도는 본 발명에 따른 SIO(Serial Input/Out put)부의 인터럽트 처리 흐름도.
제4도는 본 발명에 따른 프로세서 타임 아웃이 흐름도.
*도면의 주요부분에 대한 부호의 설명*
1:CPU 2:메모리부
3:제1 DMA 4:제1 SIO
5:제2 DMA 6:제2 SIO
7:제1 멀티플렉싱 스위치부 8:제2 멀티플렉싱 스위치부
본 발명은 전자교환기 시스템의 프로세서에 관한 것으로, 특히 단일 프로세서의 모듈이 복수개의 프로세서와 통신하는 경우 상대 프로세서의 수보다 적은 입출력 수단을 이용하여 신뢰성 있는 통신 프로토콜을 수행하도록 한 복수의 시스템과 통신하는 단일 프로세서의 통신포트 제어방법 및 그 장치에 관한 것이다.
일반적으로 전자교환기 시스템은 상대 시스템과 통신을 수행하기 위해 통신포트 수만큼의 입출력수단과 동일 채널수의 DMA(Direct Menory Access) 수단을 구비하여 복수개의 통신포트로 운용된다. 이때 송수신에 관한 모든 제어는 중앙처리 유니트가 수행하여 복수개의 통신포트로부터 동시에 송수신되는 메시지가 유실됨을 방지하기 위해 순차적으로 통신포트를 가용화시켜 통신을 수행한다. 이와 같은 통신 수행은 중앙처리 유니트가 통신할 필요가 있는 포트에 대해 SIO의 통신채널을 가용화하고 난후 메시지 전송요구 데이터를 상대측으로 전송하고 소정시간 이에 대한 응답메세지를 기대한다. 만약 전송요구 데이터에 대한 응답메세지가 소정시간에 수신되면 다음 포트로 전송순서를 넘기고, 소정시간 내에 응답메세지의 수신이 없으면 다시 일정 횟수 만큼의 재전송될 메시지 유무를 확인한다.
만약 수신메세지의 시작과 끝을 표시하는 플레그에 의한 메시지 전송시 시작 플레그에 의한 메시지 수신중에 선로의 이상이나 상대국의 비정상태로 인하여 메시지가 전송되지 않으면 그 모듈은 송수신이 이루어지지 않는 교착상태(Dead-Lock) 상태로 진입된다. 또한 다른 이유로 가용화되는 포트에 대한 상태정보를 남겨두어 인터럽트 등의 처리를 수행하고 되돌아 오는 경우 메시지 수신중이라는 상태정보에 의해 가용화되는 포트는 더 이상의 메시지 수신에 대한 억세스를 포기한다.
전술한 바와 같은 종래의 메시지 송수신 프로토콜 장치는 모듈의 수에 관계없이 공통 데이터 전송버스와 버스점유 제어부, 제어신호 발생부 및 노드 정합부 등의 복합적인 구성을 위하여 공간의 확보가 필요하게 되며 모듈수가 적은 프로세서인 경우 비경제적인 문제점이 있었다.
또한 메시지의 송수신시 각 포트가 메시지를 전송할 수 없는 교착상태로 진입되는 것을 방지할 수 없는 문제점이 있었다.
본 발명은 전술한 문제점을 감안하여 안출한 것으로, 그 목적은 단일 프로세서 모듈이 복수개의 시스템과 통신하는 경우 통신포트의 수보다 적은 SIO수단 및 DMA수단을 사용하여 원활한 통신포트의 운용을 확보하고 시간관리 프로세서의 운영으로 선로상의 이상상태로 인한 송수신 메시지의 교착상태 진입을 방지하며 시스템을 소형화 경량화 하도록 하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명은, 전자교환기 시스템의 통신방법에 있어서, 비가용 상태에 있는 모든 통신포트를 가용상태로 전환시키고 해당 포트가 사용할 최대통신 허용시간을 설정한후 상기 해당 포트를 통해 메시지를 송수신하는 제1 과정과, 상기 제1 과정 수행후 입출력 수단을 통해 상대측 시스템으로 메시지가 전송되고 상기 상대측 시스템으로부터 전송된 메시지에 대응되는 메시지의 수신이 완료되면 이를 통보하는 인터럽트를 발생하는 제2 과정과, 상기 제2과정 수행후 발생된 인터럽트가 정상적인 인터럽트 인지의 여부를 판단하기 위해 전송완료 플레그가 리셋되었는가를 검출하는 제3과정과, 상기 제3과정 수행후 대국측으로부터 메시지의 수신되면 입출력 수단은 제어수단측에 이를 통보하기 위하여 인터럽트를 발생시키는 제4과정과, 상기 제4과정 수행후 인터럽트가 발생하면 상기 제1과정에서 설정된 최대통신허용시간을 리셋시키는 제5과정 및 상대측 시스템으로부터 상기 제1과정에서 설정된 최대 통신허용시간 내에 응답메세지의 수신이 없으면 선택된 해당 포트를 초기화 시키는 제6과정을 포함하는 것을 특징으로 하는 복수의 시스템과 통신하는 단일 프로세서의 통신포트 제어방법을 제공한다.
또한, 본 발명은, 전자교환기 시스템에 있어서, 메시지 송수신에 대한 프로토콜 처리를 제어하는 제어수단과; 송수신 메시지를 저장하는 저장수단과; 상기 제어 수단의 제어에 따라 스위칭되어 대국에 대한 송수신 포트를 접속하여 대국에 대해 송수신되는 메시지를 입출력하는 멀티플렉싱 스위치수단과; 상기 제어수단의 제어에 따라 선택한 채널을 경유하여 상기 멀티플렉싱 스위치수단에 대해 메시지를 송수신함으로써 상기 멀티플렉싱 스위치수단을 통해 상기 대국에 대해 메시지를 송수신하는 입출력수단과; 상기 제어수단의 지시에 따라 상기 저장수단을 직접 억세스하여 저장수단에 대해 송수신 메시지를 입출력함으로써 상기 저장수단과 입출력수단 사이에서 송수신 메시지를 전달하는 DMA 수단을 구비하는 것을 특징으로 하는 복수의 시스템과 통신하는 단일 프로세서의 통신포트 제어장치를 제공한다.
이하 첨부된 도면를 참조하여 본 발명의 바람직한 일 실시예를 설명한다.
제1도는 본 발명에 따른 단일 프로세서의 복수 통신포트 접속장치 구조도이고, 제2도는 본 발명에 따른 DMA부의 인터럽트 처리 흐름도이며, 제3도는 본 발명에 따른 SIO부의 인터럽트처리 흐름도이다. 또한 제4도는 본 발명에 따른 프로세서의 타임아웃시 흐름도이다.
제1도에서 알 수 있는 바와 같은 본 발명은, CPU(1)와 메모리부(2)와, 제1DMA(3)와, 제1 SIO(4)와, 제2 DMA(5)와 제2 SIO(6)와, 제1 멀티플렉싱 스위치부(7) 및, 제2 멀티플렉싱 스위치(8)로 구성된다.
CPU(1)는 시스템 전체의 메시지 송수신에 대한 프로토콜 처리를 제어한다. 메모리부(2)는 송수신 프로토콜 처리에 대한 프로그램과 전송될 메시지 및 수신되는 메시지를 저장한다. 제1, 제2DMA(3, 5)는 CPU(1)의 지시에 따라 메모리부(2)를 직접 억세스하여 메모리부(2)에 대해 송,수신 메시지를 입출력함으로써, 제1, 제2SIO(4, 6)에 의해 송수신되는 메시지를 전달한다. 제1, 제2 SIO(4, 6)는 CPU(1)의 제어에 따라 채널을 선택하여 제1, 제2 멀티플렉싱 스위치부(7, 8)를 통해 메시지를 송수신하는데, 제1, 제2 멀티플렉싱 스위치부(7, 8)를 통해 수신한 메시지를 제1, 제2 DMA(3, 5)에 출력하고, 제1, 제2 DMA(3, 5)로부터 인가되는 메시지를 제1, 제2 멀티플렉싱 스위치부(7, 8)를 통해 송신한다. 제1, 제2 멀티플렉싱 스위치부(7, 8)는 CPU(1)의 제어에 따라 스위칭되어 대국에 대한 송수신 포트를 접속하여 대국에 대해 송수신되는 메시지를 입출력한다.
이와 같은 기능을 갖도록 구성된 본 발명의 송수신 프로토콜에 대한 동작을 설명한다.
제4도에서 알 수 있는 바와 같이 최초 모든 포트가 비가용상태 상태에서 CPU(1)가 타임아웃신호를 발생시키면(스텝30) 해당 포트는 동작모드로 리셋(Reset)되고(스텝31) 소정시간 경과후 CPU(1)로부터 인가되는 제어신호에 따라 각 포트별 제1, 제2 DMA(3,5)의 전송동작 완료 플레그와 제1, 제2 SIO(4,6)의 수신완료플레그를 세트(Set) 상태로 설정한후(스텝32) 복귀(스텝33)된다. 이때 CPU(1)는 상대측에 메시지의 전송을 허락하는 메시지를 송신하는 경우, 해당 포트로의 제1 DMA(3) 또는 제2 DMA(5)의 전송동작이 중복되어 사용되지 않는가를 확인하기 위하여 제1 DMA(3) 또는 제2 DMA(5) 전송동작 완료 플레그가 세트되어 있음을 확인하고, 제1 SIO(4) 또는 제2 SIO(6)도 수신상태에 있지 않다는 것을 확인하기 위하여 수신완료 플레그의 세트(Set) 상태를 확인한후, 상대국 측으로 부터의 메시지를 수신하기 위하여 제1 멀티플렉싱 스위치부(7) 또는 제2 멀티플렉싱 스위치부(8)를 스위칭 시켜 제1 SIO(4) 또는 제2 SIO(6)의 수신채널과 그 채널과 연동되는 제1 DMA(3) 또는 제2 DMA(5)를 수신상태로 전환시켜 제1 SIO(4) 또는 제2 SIO(6)의 송신채널을 통해 메시지를 전송한다. 이때 CPU(1)는 제1 DMA(3) 또는 제2 DMA(5)의 전송완료 플레그를 리셋 상태로 형성시키고 해당 포트가 사용할 최대 통신허용 시간을 세트 시킨다.
이후 제1 멀티플렉싱 스위치부(7) 또는 제2 멀티플렉싱 스위치부(8)의 접점을 통해 제1 DMA(3) 또는 제2 DMA(5)와 제1 SIO(4) 또는 제2SIO(6)로부터 상대 시스템 측으로 메시지가 전송되고, 상대 시스템 측으로부터 메시지에 대응되는 메시지가 수신된다. 메시지의 수신이 완료되면 첨부된 도면 제2도에서 알 수 있는 바와 같이 제1 DMA(3) 또는 제2 DMA(5)는 전송을 완료하고 이를 알리는 인터럽트를 발생시킨다(스텝10). 인터럽트가 발생되면 제1 DMA(3) 또는 제2 MDA(5)가 정상적인 상태에서 발생한 인터럽트 인가를 확인하기 위해 제1 DMA(3) 또는 제2 MDA(5)가 송신모드 인가를 판단한다(스탭11).
상기 스텝11의 판단에서 송신모드가 아니면 비정상적인 인터럽트로 처리하여 제1 DMA(3) 또는 제2 MDA(5)는 비정상 인터럽트 발생을 통보하는 플레그를 세트하고 전송동작을 중지한다(스텝13). 이때 CPU(1)는 이에 대응한 처리 동작을 수행한다.
만약 상기 스텝11의 판단에서 정상적인 송신모드이면 제1 DMA(3) 또는 제2 MDA(5)가 정상적으로 메시지를 송신하였다는 전송완료 플레그를 세트하고, 제1 SIO(4) 또는 제2 SIO(6)가 수신상태에 있음을 통보하기 위해 SIO 수신완료 플레그를 리셋하고 종료한후 송신버퍼를 갱신한다(스텝12). 이상태에서는 메시지가 대국측으로 정상적으로 전송되었고, 자국은 대국 측으로부터 설정된 소정시간내에 수신메세지가 도착되기를 기다린다. 대국측으로부터 송신된 메시지가 제1 SIO(4) 또는 제2 SIO(6)의 수신채널로 정상적으로 수신되다면 제1 SIO(4) 또는 제2 SIO(6)는 이를 CPU(1)로 통보하기 위하여 첨부된 도면 제3도에서 알 수 있는 바와 같이 SIO 인터럽트를 발생시킨다(스텝20). SIO의 인터럽트가 발생되면 송수신에 대한 에러가 발생되었는가의 여부를 판단하여(스텝21) 에러의 발생이면 발생된 에러에 대한 처리를 수행한후 에러 처리 카운터를 증가시키고(스텝 25) 종료하며 에러가 발생되지 않은 정상적인 수신으로 판단되면 메시지의 수신이 완료되었는가의 여부를 판단한다(스텝22). 수신이 완료되었으면 통신의 최대허용시간치로 설정된 타이머를 리셋시키고 SIO 수신완료 플레그를 세트한후 다음에 사용될 버퍼를 지정하고 종료한다(스텝23).
만약 수신이 완료되지 않고 에러, 예를 들어 CRC에러등이 발생하였으면 수신완료 플레그를 리셋시킨다음(스텝24) CPU(1)는 발생된 에러를 처리하는 카운터를 증가시킨다(스텝25).
만약 상대측으로부터 응답메세지를 기다릴 경우 최대대기 허용시간이 경과하여 메시지의 전송이 종료되면 제4도에서 알 수 있는 바와 같이 그 포트의 제1 SIO(4) 또는 제2 SIO(6)와 제1 DMA(3)또는 제2 DMA(5)를 다음 순번에 사용될 수 있도록 리셋시키고(스텝31) 제1 DMA(3) 또는 제2 DMA(5)의 전송동작완료 플레그를 세트하고 제1 SIO(4) 또는 제2 SIO(6)의 수신완료 플레그를 세트하여(스텝32) 다음 순번시 까지의 포트 자체를 초기화 시킨다.
따라서 무작정 응답 메시지를 기대함으로써 발생되는 블록 현상 및 메시지의 교착상태를 방지한다.
이상에서 설명한 바와 같이, 본 발명은 단일 프로세서 모듈이 복수개의 시스템과 통신하는 경우 통신포트의 수보다 적은 SIO나 DMA를 사용하여 원활한 통신포트의 운용을 도모하고, 시간관리 프로세서에 의한 제어로 선로상의 이상상태 발생으로 전송되는 메시지의 교착상태로부터 이탈시키며, 적은 SIO 및 DMA의 사용으로 시스템이 경량화, 소형화되어 공간활요에 유용하다.
Claims (4)
- 전자교환기 시스템의 통신방법에 있어서, 비가용 상태에 있는 모든 통신포트를 가용상태로 전환시키고 해당 포트가 사용할 최대통신 허용시간을 설정한 후 상기 해당 포트를 통해 메시지를 송수신하는 제1과정과, 상기 제1 과정 수행후 입출력 수단을 통해 상대측 시스템으로 메시지가 전송되고 상기 상대측 시스템으로부터 전송된 메시지에 대응되는 메시지의 수신이 완료되면 이를 통보하는 인터럽트를 발생하는 제2 과정과, 상기 제2과정 수행후 발생된 인터럽트가 정상적인 인터럽트 인지의 여부를 판단하기 위해 전송완료 플레그가 리셋되었는가를 검출하는 제3과정과, 상기 제3과정 수행후 대국측으로부터 메시지가 수신되면 입출력 수단은 제어 수단측에 이를 통보하기 위하여 인터럽트를 발생시키는 제4과정과, 상기 제4과정 수행후 인터럽트가 발생하면 상기 제1과정에서 설정된 최대통신 허용시간을 리셋시키는 제5과정 및, 상대측 시스템으로부터 상기 제1과정에서 설정된 최대 통신허용시간 내에 응답메세지의 수신이 없으면 선택된 해당포트를 초기화 시키는 제6과정을 포함하는 것을 특징으로 하는 복수의 시스템과 통신하는 단일 프로세서의 통신포트 제어방법.
- 제1항에 있어서, 상기 제1과정은 입출력수단 및 멀티플렉싱 스위치수단의 송수신을 위한 해당 접점 포트를 동작모드로 리셋 시키는 단계와, 상기 단계 수행후 상기 해당 접점포트의 DMA수단 전송동작이 중복되지 않았는가를 확인하기 위하여 DMA 수단 전송동작완료 플레그를 세트하고 입출력수단을 통해 대국측으로 부터의 메시지를 수신하기 위해 수신완료 플레그를 세트시키는 단계를 포함하는 것을 특징으로 하는 복수의 시스템과 통신하는 단일 프로세서의 통신포트 제어방법.
- 제1항에 있어서, 상기 제3과정에서 비정상적인 인터럽트의 발생으로 판단되면 DMA 수단은 비정상 인터럽트 발생을 통보하는 플레그를 세트하며 메인프로세서 수단은 이에 대응한 처리루틴을 수행하는 단계와, 정상적인 인터럽트의 발생으로 판단되면 정상적인 송신으로 판단하여 DMA 수단이 전송완료 플레그를 세트하고 입출력수단은 수신완료 플레그를 리셋한후 송신버퍼를 갱신하는 단계를 포함하는 것을 특징으로 하는 복수의 시스템과 통신하는 단일 프로세서의 통신포트 제어방법.
- 전자교환기 시스템에 있어서, 메시지 송수신에 대한 프로토콜 처리를 제어하는 제어수단과; 송수신 메시지를 저장하는 저장수단과; 상기 제어수단의 제어에 따라 스위칭되어 대국에 대한 송수신포트를 접속하여 대국에 대해 송수신되는 메시지를 입출력하는 멀티플렉싱 스위치수단과; 상기 제어수단의 제어에 따라 선택한 채널을 경유하여 상기 멀티플렉싱 스위치수단에 대해 메시지를 송수신함으로써 상기 멀티플렉싱 스위치수단을 통해 상기 대국에 대해 메시지를 송수신하는 입출력수단과; 상기 제어수단의 지시에 따라 상기 저장수단을 직접 억세스하여 저장수단에 대해 송수신 메시지를 입출력함으로써 상기 저장수단과 입출력수단 사이에서 송수신 메시지를 전달하는 DMA 수단을 구비하는 것을 특징으로 하는 복수의 시스템과 통신하는 단일 프로세서의 통신포트 제어장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030064A KR0143970B1 (ko) | 1993-12-27 | 1993-12-27 | 복수의 시스템과 통신하는 단일 프로세서의 통신포트제어방법 및 그 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030064A KR0143970B1 (ko) | 1993-12-27 | 1993-12-27 | 복수의 시스템과 통신하는 단일 프로세서의 통신포트제어방법 및 그 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950022514A KR950022514A (ko) | 1995-07-28 |
| KR0143970B1 true KR0143970B1 (ko) | 1998-08-01 |
Family
ID=19373081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930030064A KR0143970B1 (ko) | 1993-12-27 | 1993-12-27 | 복수의 시스템과 통신하는 단일 프로세서의 통신포트제어방법 및 그 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0143970B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100995025B1 (ko) * | 2002-12-09 | 2010-11-19 | 엘지전자 주식회사 | 서버와 클라이언트의 통신포트 연결방법 |
-
1993
- 1993-12-27 KR KR1019930030064A patent/KR0143970B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950022514A (ko) | 1995-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19931227 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19950322 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19931227 Comment text: Patent Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19980123 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19980407 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19980414 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19980414 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20010406 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20020329 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030219 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040401 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20050330 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050330 Start annual number: 8 End annual number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20070310 |