KR0141963B1

KR0141963B1 - CMOS IC Supply Power Supply Protection Circuit

Info

Publication number: KR0141963B1
Application number: KR1019890009036A
Authority: KR
Inventors: 안병국
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1989-06-29
Filing date: 1989-06-29
Publication date: 1998-06-01
Also published as: KR910001962A

Abstract

내용 없음No content

Description

CMOS IC Supply Power Supply Protection Circuit

제1도는 종래의 씨모스 구조 단면도로서 보호회로가 없는 씨모스의 단면 구성도.1 is a cross-sectional configuration diagram of a CMOS having a conventional CMOS structure sectional view without a protection circuit.

제2도는 제1도에서의 등가 회로도.2 is an equivalent circuit diagram of FIG.

제3도는 종래의 씨모스 구조 단면도로서 보호회로가 있는 씨모스의 단면 구성도.3 is a cross-sectional configuration diagram of a CMOS having a protection circuit as a cross-sectional view of a conventional CMOS structure.

제4도는 제3도에서의 등가 회로도.4 is an equivalent circuit diagram of FIG.

제5도는 본 발명에 따른 씨모스의 구조 단면도.5 is a structural cross-sectional view of the CMOS according to the present invention.

제6도는 제5도에서의 등가 회로도.6 is an equivalent circuit diagram of FIG.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 엔-기판1: Yen-substrate

2 : 피-웰2: P-well

3, 3', 3'', 3''', 3'''' : P⁺영역3, 3 ', 3'',3''', 3 '''': P ⁺ area

4, 4', 4'', 4''' : N⁺영역4, 4 ', 4'',4''': N ⁺ area

5, 5', 5'' : 게이트5, 5 ', 5' ': gate

본 발명은 씨모스(CMOS)에 관한 것으로, 특히 보호회로가 있는 씨모스에 과도전압이 인가되거나 연결이 잘못되었을 경우 전류를 제한하거나 차단시킴으로써 아이씨(IC)를 보호하도록 한 씨모스 아이씨(CMOS IC)의 공급전원 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS, and in particular, a CMOS IC which protects an IC by limiting or interrupting current when a transient voltage is applied to a CMOS having a protection circuit or a connection is incorrect. It relates to a supply power protection circuit of).

종래의 보호회로가 없는 씨모스는 제1도에 도시된 바와같이, 피-웰(P-WELL)(2)에 VSS(IC에서 가장 낮은 전압)콘텍(contact)을 위한 P⁺영역(3)을 만들고, 엔-기판(n-sub)(1)에 VDD(IC에서 가장 높은 전압)콘텍을 위해 N⁺영역(4)을 만들며, 피-웰(2)에 엔모스(NMOS)를 만들기 위해 N⁺를 확산시켜 N⁺영역(4,4'')을 만들어 소스(source)와 드레인(Drain)을 사용하며, 폴리실리콘(poly silicon)으로 게이트(Gate)(5)를 만들고, 엔-기판(1)상에 피모스(PMOS)를 만들기 위해 P⁺를 확산시켜 P+영역(3', 3'')을 만들어 소스와 드레인으로 사용하며, 폴리실리콘으로 게이트(5')를 만든다.The CMOS without the conventional protection circuit has a P ⁺ region (3) for contacting the VSS (lowest voltage in the IC) to the P-WELL 2 as shown in FIG. To make N ⁺ region (4) for the VDD (highest voltage in the IC) contact on the n-sub (1), and to make an NMOS on the P-well (2). N ⁺ diffuses to form N ⁺ region (4,4 '') to use source and drain, gate to gate 5 is made of polysilicon, and N-substrate To make PMOS on (1), P ⁺ is diffused to make P + regions (3 ', 3'') and used as source and drain, and gate 5' is made of polysilicon.

또한 제3도에 도시된 바와같이, 보호회로가 있는 씨모스는 엔모스와 피모스가 제1도에 도시한 바와 같고, 공급전원 보호회로용 다이오드를 만들기 위해 피-웰(2)에 P⁺영역대신 N⁺영역(4''')을 만들어 VSS에 연결시키고, 엔-기판(1)에 N⁺영역(4)대신 P⁺영역(3''')을 만들어 VDD에 연결시킨 구성으로서 상기한 기술구성의 동작상태를 첨부도면에 따라 상세한 설명하면 다음과 같다.In addition, as shown in FIG. 3, the CMOS having the protection circuit has N + and PMOS as shown in FIG. 1, and P ⁺ to the P-well 2 to make a diode for the power supply protection circuit. The N ⁺ region 4 '''is formed instead of the region and connected to the VSS, and the P ⁺ region 3''' is formed on the N-substrate 1 instead of the N ⁺ region 4 and connected to the VDD. Referring to the accompanying drawings, the operational state of a technical configuration is as follows.

제1도에서 아이씨의 사용할 때 부주의로 인해 VDD와 VSS를 바꿔서 연결하였을 경우 제2도에서와 같은 등가회로에서와 같이 순방향 다이오드(D1)가 작용하여 VSS에서 VDD쪽으로 과도한 전류가 흐르게 되어결국 아이씨가 소손된다.In the case of using IC in FIG. 1, when VDD and VSS are inadvertently connected, the forward diode D1 acts as in the equivalent circuit as in FIG. 2, causing excessive current to flow from VSS to VDD. It is burned out.

이를 방지하기 위하여 제3도에 도시한 바와같이, 피-웰(2)에 소스/드레인으로 사용하기 위한 N⁺영역(4')(4'')확산시 또하나의 N⁺영역(4''')을 만들어 피-웰(2) 접속용N⁺영역(4')과 공통으로 VSS에 연결한다.As it is shown in FIG. 3 in order to prevent this, a p-well (2) N ⁺ region (4 ') (4'') or one hour diffusion N ⁺ region (4' for use as a source / drain to the '') Is connected to the VSS in common with the N ⁺ region 4 'for connecting the P-well 2.

같은 방법으로 엔-기판(1)위에 엔-기판전압을 VDD로 하기위한 N⁺영역외에 피모스의 소스/드레인용으로 하기 위한 P⁺확산시 같은 공정으로 P⁺영역(3''')을 만들어 VDD에 접속하면, VDD와 VSS사이의 등가 회로는 제4도와 같이 된다.In the same manner, the P ⁺ region (3 ''') is applied in the same process for P ⁺ diffusion for the source / drain of PMOS, besides the N ⁺ region for setting the N- substrate voltage to VDD on the N-substrate (1). When the connection is made to VDD, the equivalent circuit between VDD and VSS is shown in FIG.

따라서 제3도에 의한 씨모스는 VDD와 VSS를 잘못연결하여 극성이 바뀌어도 VDD와 VSS사이에는 항상 역방향으로 연결된 다이오드(D1, D2)가 존재하므로 전류는 다이오드의 역방향 포화 전류만 흐른다.Therefore, even though the polarity of the CMOS according to FIG. 3 is incorrectly connected to VDD and VSS, diodes D1 and D2 connected in the reverse direction are always present between VDD and VSS, so the current flows only the reverse saturation current of the diode.

그러나, 이와같이 VDD와 VSS사이에 두 개의 다이오드(D1, D2)를 극성을 반대로 직렬로 연결하면, 그중 하나는 항상 온상태에 놓이게 되므로 정상동작시 엔-기판(1)의 전압(제4도에서 VB)은 VDD보다 0.7[V]정도 낮아지므로 아이씨의 활성영역(Dynamic Range)이 줄고 속도도 떨어지게 되는 문제점이 있었다.However, if two diodes (D1, D2) are connected in series in reverse polarity between VDD and VSS, one of them is always on, so that the voltage of the N-substrate 1 in normal operation (see FIG. 4). VB) is about 0.7 [V] lower than VDD, thereby reducing the active range of the IC and reducing the speed.

본 발명은 상기와 같은 종래의 문제점을 감안하여, VDD에 과도전압이 인가되는 경우와 VDD와 VSS단이 잘못되어 인가전압이 바뀌는 경우에 전류를 차단하여 아이씨를 보호하고, 엔-기판의 전압이 낮아지는 것을 방지할 수 있게 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과같다.In view of the above-described conventional problems, the present invention protects the IC by cutting off the current when the transient voltage is applied to VDD and when the voltage is changed due to the wrong VDD and VSS stages, and the voltage of the N-substrate is low. Invented so as to prevent losing, and will be described in detail with reference to the accompanying drawings as follows.

제5도는 본 발명에 따른 씨모스의 구조 단면도로서, 이에 도시한 바와같이 엔-기판(1)위엔 엔모스용 피-웰(2)을 만들고, 상기 피-웰(2)내에 엔모스의 소스/드레인용 N+를 확산시켜 N⁺영역(4')(4'')을 만들고, 이와같은 엔-기판(1)위에 P⁺를 확산시켜 P⁺영역(3',3'')(3''', 3'''')을 만들고, 폴리실리콘으로 각각의 게이트(5')(5'')를 만들며, 보호회로 피모스의 드레인은 엔-기판(1)과 공통 접속시키기 위해 엔-기판(1)위에 N⁺를 확산시켜 N⁺영역(4''')을 형성하여 보호회로 피모스의 드레인과 연결하는 구성으로서 이에 대한 등가회로는 제6도와 같다.5 is a structural cross-sectional view of the CMOS according to the present invention. As shown therein, a P-well 2 for NMOS is formed on an N-substrate 1, and a source of NMOS in the P-well 2 is formed. / diffusing the drain N + N ⁺ region (4 ') (4'') is created, this en-substrate (1) over to P ⁺ region (3', 3 '') diffused P ⁺ (3 ''', 3 ''''), and each gate 5 '(5'') is made of polysilicon, and the drain of the protection circuit PMOS is connected to the N-substrate 1 in common. N ⁺ is diffused on the substrate 1 to form an N ⁺ region 4 ′ ″, which is connected to the drain of the protective circuit PMOS. An equivalent circuit thereof is shown in FIG. 6.

상기한 기술구성의 동작상태 및 작용효과를 첨부된 도면에 따라 상세히 설명하면 다음과 같다.Operation state and effect of the above described technical configuration will be described in detail with reference to the accompanying drawings.

제5도에서와 같이 전원전압의 플러스 전압이 인가되는 VDD입력단에 피모스 보호회로가 삽입되므로, 이와같은 피모스를 거친 VDD는 V1이 되어 아이씨 내부 회로에 공급된다.As shown in FIG. 5, since the PMOS protection circuit is inserted into the VDD input terminal to which the positive voltage of the power supply voltage is applied, the VDD passed through this PMOS becomes V1 and is supplied to the IC internal circuit.

이때, V_DD-V₁=V_GS-V_T-[(V_GS-V_T)2 -

] 1/2At this time, V _DD -V ₁ = V _GS -V _T -((V _GS -V _T ) 2-

1/2

단, V_GS: 피모스의 게이트와 소스 사이의 전압However, V _GS : voltage between gate and source of PMOS

V_T: 피모스의 드레스홀드(Theres hold)전압V _T : Theres hold voltage of PMOS

iD : 소스와 드레인 사이의 전류iD: current between source and drain

W : 게이트폭W: Gate width

L : 게이트 깊이(Gate length)L: Gate Depth

μ_o: 이동도(mobility)μ _o : mobility

G_ox: 게이트 산화 캐패시턴스G _ox : Gate Oxidation Capacitance

가 된다. 이때 iD는 아이씨내에 흐르는 전류이므로 아이씨 설계시 결정되고, VDD-V1전압을 결정하기 위한 요소(factor)는 W와 L이다.Becomes At this time, since iD is a current flowing in the IC, it is determined in the IC design, and factors for determining the VDD-V1 voltage are W and L.

이와 같은 구성에서 VSS와 VDD가 바뀌었을 경우 피모스는 오프되어 전류가 역으로 흐르지 않고, VDD에 과도전압이 흐를 경우 피모스는 포화영역으로 들어가서 전류가 제한되므로 아이씨가 보호된다. 따라서 본 발명에 따른 씨모스 아이씨의 공급 전원 보호회로는 VDD에 과도전압이 인가되었을 경우와 VDD와 VSS가 잘못하여 바뀌어서 연결되었을 때 전류를 제한하거나 차단시킴으로써 씨모스 아이씨를 보호하는 효과를 갖게된다.In this configuration, when VSS and VDD are changed, PMOS is turned off and current does not flow in reverse. When transient voltage flows in VDD, PMOS enters a saturation region and current is limited, thereby protecting IC. Therefore, the CMOS power supply protection circuit according to the present invention has the effect of protecting the CMOS IC by limiting or interrupting the current when a transient voltage is applied to VDD and when VDD and VSS are connected by mistake.

Claims

Source / drain N ⁺ regions 4 ', 4''are formed in the P-well 2 formed on the N-substrate 1, and the gate 5 is formed between the N ⁺ regions 4', 4 ''. ) to form also the addition, the P-well 2, the P ⁺ regions 3 to form the said N ⁺ region (4 ') and connected to a VSS, and with the yen-P ⁺ region on the substrate 1 ( 3 ', 3'',3''', 3 '''' and N ⁺ region 4 '''between the P ⁺ regions 3' and 3 '''. Connect the P ⁺ regions 3 ", 3 '" and the N ⁺ region 4 ", and the P ⁺ regions 3 ", 3 " The gate power supply of the CMOS IC is formed by forming gates 5 " and 5 " between the " ") and connecting VDD to one side of the P ⁺ region 3 "". Protection circuit.