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KR0138266B1 - 전력제어시스템의 장치간에 절연을 제공하고 그 절연수단을 통해 전력 및 데이타를 전송하기 위한 회로 - Google Patents

전력제어시스템의 장치간에 절연을 제공하고 그 절연수단을 통해 전력 및 데이타를 전송하기 위한 회로

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KR0138266B1
KR0138266B1 KR1019890008321A KR890008321A KR0138266B1 KR 0138266 B1 KR0138266 B1 KR 0138266B1 KR 1019890008321 A KR1019890008321 A KR 1019890008321A KR 890008321 A KR890008321 A KR 890008321A KR 0138266 B1 KR0138266 B1 KR 0138266B1
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KR
South Korea
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data
coupling
combining
circuit
transformer
Prior art date
Application number
KR1019890008321A
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KR900000780A (ko
Inventor
탈 로니
Original Assignee
제임스 씨. 워
익시스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제임스 씨. 워, 익시스 코포레이션 filed Critical 제임스 씨. 워
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Abstract

내용없음

Description

전력 제어시스템의 장시간에 절연을 제공하고, 그 절연 수단을 통해 전력 및 데이타를 전송하기 위한 회로
제1도는 공장 자동화 처리를 제어하기 위한 컴퓨터 시스템의 계층구조를 나타내는 개략적 블록 다이어그램.
제2도는 전기적 분리를 제공하면서 국부 처리기를 구동 장치 및 센서와 인터페이스시키는 전력 제어 서브 상세한 블록 다이어그램.
제3도는 제2도의 내부 통신 회로와 클록 드라이버의 상세한 회로도.
제4도는 제3도의 시스템 제어 모듈에서 생성되는 신호의 타이밍 챠트.
제5도는 제3도의 테이타 변환 장치 양단에서 교환되는 메시지의 포맷을 나타내는 도표.
제6도는 제3도의 데이타 변환장치 양단에서 교환되는 데이타 포맷을 나타내는 타이밍 차트.
제7도는 제2도에 보인 전력 회로 및 데이타 송신기/수신기의 상세한 블록 다이어그램.
본 발명은 일반적으로 공장 자동화 시스템을 위한 인터페이스 회로에 관한 것으로, 특히 고전압 절연 장치를 가로질러 전력 및 시스템 제어 정보를 모두 전송할 수 있으며, 국부 전력 장치의 감지 및 제어 기능을 요구하는 시스템 및 인텔리전트 전원 공급 장치와 같은 분야에서 전력 제어 및 전력 관리를 위한 인터페이스 회로에 관한 것이다.
일반적으로, 공장 자동화 처리는 공정 제어 컴퓨터 시스템에 대한 입력 및 출력 변수에 해당하는 다수의 센서 및 부하로 이루어진다고 볼 수 있다. 센서들은 주어진 시간에서 처리의 상태를 나타내는 입력값을 제공하고, 부하들은 출력값에 반응하며, 따라서, 다양한 공정의 양상들을 제어한다. 전형적인 센서는 릴레이 접점, 근접 스위치, 그리고 입력 스위치를 포함한다. 또한 전형적인 부하는 대형 모터, 솔레노이드 밸브, 릴레이, 램프, 그리고 소형 모터용 스타터의 코일을 포함한다. 하나의 공정은 매우 빈번한 시간 간격으로 동작되어야 하는 수백개 내지 수천개의 입력 센서 및 부하들을 갖게 된다.
공정을 자동화시키기 위한 컴퓨터 시스템은 다수의 범용 컴퓨터와 특별한 목적의 컴퓨터를 포함한다. 그와같은 컴퓨터 시스템은 공정의 입력 변수들을 감시하고, 입력에 대한 적절한 논리 연산 기능을 수행하며, 처리를 위한 출력 변수들을 갱신한다. 이 컴퓨터 시스템은 통상 계층적으로 구성되어 있다. 통상 미니 컴퓨터 또는 메인 프레임으로 되는 호스트 처리기는 다수의 프로그램 가능한 제어기와 통신하며, 그 각각의 제어기는 다수의 국부처리기를 통해 다수의 전력 제어 서브 시스템과 통신한다. 프로그램 가능한 제어기는 순환 방식으로 다수의 2진 입력치에 대한 논리 연산을 수행하도록 특수하게 설계된 처리기로 된다. 국부 처리기는 그 주된 기능으로서 전력 제어 서브 시스템과 프로그램 가능한 제어기의 작업 기억 장치 사이에서 데이타의 효율적 전송을 가능하게 한다. 전력 제어 서브 시스템은 국부 처리기와 다양한 센서 및 부하 사이의 인터페이스를 제공한다.
상술한 바와 같은 공장 자동화 시스템은, 국부 처리기측과 전력 제어서브 시스템의 부하측상의 고전압 사이에 적절한 전기적 절연이 이루어져야만 한다. 어떠한 전원 전압(AC 또는 DC, 단상 또는 삼상)에서 운전중인 모터와, 프로그램 가능한 제어기 또는 이것을 감시하는 국부 처리기 또는 호스트 처리기 사이에서 발생할 수 있는 단락 회로는 특히 경제적인 비용이나 인명에 가해질 위험성을 생각할 때 가공할만한 것으로 된다.
통상적으로, 교류 2500볼트 정도의 전압을 견딜수 있는 절연 장벽으로서 광학적 절연 장치가 사용된다. 그러나, 광학적 절연 장치는 구 특성이 단방향성이기 때문에 제한적이며, 만일 이 절연 장치를 통해 양방향 통신이 필요할 때에는 채널당 2개의 결합기가 설치되어야 한다. 더욱이, 광학적 절연 장치는 그 장벽을 가로질러 전력을 공급할 수 없다. 센서에 의한 감지의 최적의 융통성과 제어의 필요에 의해, 각각의 국부 처리기와 이것의 전력 제어서브 시스템 각각의 부하측 사이는 물론 개개의 전력 제어 서브 시스템 사이에 절연장벽이 설치되어야 하며, 따라서, 개별적인 절연된 전원 공급장치가 필요하게 된다. 이것은 전체 시스템의 경비와 복잡함을 증대시킨다. 또한 광학적 절연 장치의 동작은 회로 부품의 물리적 변화에 기인하여 열화되고, 따라서, 절연 회로의 빈번한 수정 및 /또는 교환이 필요하게 된다.
본 발명은 공장 자동화 시스템내의 저전압 부분과 고전압 부분 사이에 전기적 절연을 제공하고, 그 절연 장치를 통해 전력과 데이타를 송수신하는 시스템에 관한 것이다. 본 발명의 일 실시예에서, 시스템내의 저전압 부분과 고전압 부분을 절연시키기 위해 트랜스포머가 사용된다. 제1 트랜스 포머는 시스템 인터페이스 칩으로부터 부하 인터페이스 칩으로 클록 신호를 전송하도록 사용된다. 부하 인터페이스 칩은 클록 신호에 따라 칩내의 구성 부품을 동작시키기 위한 전원을 이끌어낸다. 데이타 메시지를 이용하여 제2 트랜스포머를 가로질러 전송된다. 각각의 메시지는 비트 동기 필드, 바이트 동기 필드, 그리고 데이타 필드로 구성된다. 비트 동기 필드와 바이트 동기 필드는 부하 인터페이스 칩에 의해 감지되고, 부하 인터페이스 칩을 시스템 인터페이스 칩과 동기시키는데 사용된다. 칩이 동기화되면 그들 2개의 칩간의 데이타 수신 및 송신이 가능하게 된다.
본 발명의 실시예에서 주어진 데이타의 바이트는 적어도 2번 전송되고, 데이타의 보전은 수신회로에 의해 각각의 바이트를 선행하는 바이트와 비교하고, 패리티 비트를 체크하는 것에 확실시 된다. 테이타 전송 속도를 증가시키기 위해 데이타 송신 및 수신은 비트-바이-비트 방식으로 결합(interleave)된다. 즉, 각각의 비트가 시스템 인터페이스 칩으로부터 부하 인터페이스 칩으로 전송된 후, 대응하는 비트가 부하 인트페이스 칩으로부터 시스템 인터페이스 칩으로 전송된다. 이러한 방식의 데이타 전송 및 수신은 트랜스포머의 포화를 무시하고 600Kbaud 정도의 전송 속도를 보장한다. 비트-바이-비트 방식의 결합 데이타 전송은 또한 단일 선로에서 양방향 통신을 가능하게 한다. 각각의 데이타 바이트가 전송 및 수신되고 난 뒤, 부하 인터페이스 칩은 의도적으로 칩 사이의 동기를 제거하며, 따라서, 다른 데이타가 전송 및 수신되기 전에 시스템 인터페이스 칩과의 재동기가 이루어진다.
본 발명은 공장 자동화 시스템내에서 저전압 부분과 고전압 부분간의 절연과 함께 이 절연 매체를 통해 전력과 데이타를 교환시키는 통신 서브 시스템에 대해 상세히 설명한다. 본 발명이 적용되는 환경의 이해를 돕기 위해서 공장 자동화 시스템의 일반적 설명이 이하 기술된다.
컴퓨터 시스템의 개요
제1도는 공장 자동화 컴퓨터 시스템의 하이레벨 블록 다이어그램이다. 이 시스템은 트리(tree) 모양의 구조를 취하고 있고, 그 뿌리에는 호스트 처리기(12:통상 메인 프레임)가 있고, 가지의 말단에는 다수의 전력 제어 서브 시스템(15)이 연관된 센서(17) 및 부하(18)와 함께 도시되어 있다. 호스트 처리기(12)와 전력 제어 서브 시스템(15)은 프로그램 가능한 제어기(20)와 국부 처리기(22)의 회로망에 의해 서로 연결된다. 프로그램 가능한 제어기(20)는 다수의 2진 변수로 논리 연산을 수행하는데 적합한 특수 목적의 처리기이다. 각각의 프로그램 가능한 제어기는 다수(예를 들어 8개 또는 16)의 국부 처리기와 통신하며, 그 각각의 국부 처리기는 다수(8개 또는 16개)의 전력 제어 서브 시스템과 통신한다.
각각의 전력 제어 서브 시스템(15)은 시스템측 부분(15a)과 부하측 부분(15b)으로 이루어지며, 2500볼트 절연장벽(25)을 가로질러 통신한다. 동작 중에 국부 처리기로부터 신호는 부하로 전력을 공급할 것인지 또는 중단할 것인지의 지령을 계속적으로 갱신한다. 이와 비슷하게, 센서로부터의 감시 데이타는 국부 처리기로 계속 전송된다.
전력 제어서브 시스템의 개요
제2도는 하나의 전력 제어 서브 시스템(15)의 상세한 블록 다이어그램이다. 양호한 실시예에서, 서브 시스템(15)은 시스템 인터페이스 침(27)과 부하 인터페이스 칩(30)의 한쌍의 CMOS 칩과, 한쌍의 MOS 전력 스위칭 소자(32 및 33), 데이타 트랜스포머(35) 및 클록 트랜스포머(37)로 간주되는 하나 또는 2개의 절연 트랜스포머, 그리고 소수의 다른 개별 소자로 이루어진다.
시스템 인터페이스 칩(27)은 절연 장벽(25)의 제어기/처리기/시스템측에서 동작하는 5볼트 CMOS 칩이며, 이것은 호스트 처리기와 통신한다. 핀연결 단자는 DATA, AC/DC, WITE, READ, RUN/PGM, CHIP ENABLE, RESET 및 CLOCK과 함께 트랜스포머에 대한 단자와 전원 및 접지 단자를 갖는다. 시스템 인터페이스 칩(27)은 호스트 통신 회로(40), 내부 통신 회로(42), 스위치 제어 회로(43), 데이타 조정 회로(45), 필터 회로(47) 및 클록 구동회로(50)를 포함한다.
호스트 통신 회로(40)는 대부분의 마이크로 프로세서에 의해 쉽게 수행되는 프로토콜을 가지고 데이타 라인상에서 양방향성 직렬 통신 링크를 제공한다. 정상 동작 중에, 단자 RUN/RGM은 고레벨 그리고 CHIP ENABLE은 저레벨로 되고, 호스트 통신 회로(40)는 DATA 라인상에서 3-비트의 직렬 지령 워드를 수신한다. WRITE 라인상의 클록 펄스는 핸드쉐이크를 제공하는 칩 내부로 데이타 비트를 전송한다. 데이타 워드는 분석되어 그것의 패턴 또는 비트수가 부정확하면 그 데이타는 접수되지 아니하고 호스트로 이를 알린다. 유사하게, 8비트 상에 워드는 적절한 핸드쉐이크 클록 펄스가 READ 라인상에 나타낼 때 호스트로 전송된다. 프로그래밍 모드에서 단자 RUN/RGM은 저레벨로 되고, 7비트의 직렬 워드는 시스템 인터페이스 칩(27)으로 전송되어 서브 시스템의 디폴트 상태를 설정하며, 확인 워드가 국부 처리기로 복귀된다.
내부 통신 회로(42)는 절연 장벽을 가로질러 데이타가 부하 인터페이스 칩(30)과 통신하도록 만든다. 부하 인터페이스 칩(30)과의 링크는 데이타 트랜스포머(35)를 통해 맨체스터 코드를 사용하여 이루어진다. 내부 통신 회로(42)는 호스트로부터 수신된 검사 및 처리된 데이타를 부호화시키고, 패리티 비트를 부가하고, 600KBAUD의 속도로 데이타를 절연 장벽을 넘어 데이타 트랜스포머로 전송한다.
클록 구동 회로(50)는 클록 입력단(예를 들어 4MHz)으로부터 타이밍 펄스를 생성하고, 이 신호를 클록 트랜스포머(37)로 전송하며, 따라서, 부하 인터페이스 칩(30)으로 전송된다. 이후에 설명되겠지만, 클록 트랜스포머(37)를 가로질러 전송되는 클록 신호는 부하 인터페이스 칩(30)으로 클록 신호와 전력이 모두 공급되도록 한다.
부하 인터페이스 칩(30)은 18볼트의 CMOS 칩이며, 1쌍의 MOS 스위치 소자(32 및 33)와 접속되어 동작한다. 이들 소자는 절연 게이트 바이폴라 트랜지스터(IGBT)로 만들어지고, 주어진 전류 이송 능력에 비하면 값이 싸지만 전력 MOSFET 보다는 속도가 느리다. 2개의 IGBT는 교류 전력을 제어하도록 사용되지만, 단지 하나의 IGBT는 직류 전력을 제어하는데 필요하다. 부하 인터페이스 칩은 데이타 송신/수신 회로(60), 전원 회로(65), 감지제어회로(67), 펄스 테스트 회로(70), 스위치 제어 회로(72), IGBT 게이트 드라이버(75), 온도 및 전류 감지 회로(77), 전압 감지 회로(80) 및 기준 전압 발생기(82)로 구성된다.
데이타 송신/수신 회로(60)는 데이타 트랜스포머(35)의 2차측에 결합되어 절연 장벽을 가로질러 기본 데이타 전송을 제공한다. 이 회로는 인입하는 데이타 신호를 복호화시키며, 래치하기 전에 패리티 비트를 검사한다.
각각의 인입하는 바이트는 그 선행하는 바이트와 비교되고, 그 구조가 맨체스터 부호화에 적합한지를 검사한다. 유사한 검사가 역방향에서도 일어난다. 2개의 칩(27 및 30)상의 워치독 타이머는 통신 링크의 장애를 서브 시스템에 경고하고, 그 서브 시스템을 프로그램 디폴트 상태로 만든다.
전원 회로(65)는 클록 트랜스포머(37)의 2차측에 결합되고, 원칩 정류기, 필터, 조정기, 그리고 칩의 나머지 부분에 전원을 공급하기 위한 기준 소자들로 구성된다. 칩(27)상의 클록 구동 회로(50)로부터의 5볼트 신호는 클록 트랜스포머(37)에 의해 13 내지 14볼트 최대치 파형으로 상승된다. 이 전압은 정류되고, 칩(30)으로 공급하기 위한 10볼트 전압과 전류 및 전압 감지 회로(77 및 80)에 대한 트립포인트를 설정하기 위해 기준 전압 발생기(82)를 통한 5볼트의 기준 전압으로 만들어진다. 전원회로(65)는 또한 전원의 초기 턴온 중에 과도 전류를 억제하는 회로를 포함한다.
스위치 제어 회로(72)와 IGBT 게이트 드라이버(75)는 IGBT 소자의 게이트를 제어한다. 스위치 제어회로 (72)는 서브 시스템이 디폴트 상태로 될 때, 스위치 개방, 스위치 폐쇄, 또는 무변화를 요구하기 위해 프로그램되어 있다. 게이트 드라이버(75)는 5000pf 정도의 용량성 부하를 구동할 수 있다. 온도 및 전류 감지 회로(77)는 온도 감지 다이오드와 IGBT의 전류 미러회로로부터의 신호를 공급한다. 전류 감지 트립포인트는 프로그램 가능하지만, 온도 트립포인트는 고정된다. 허용할만한 다이 온도 또는 양쪽 스위치의 최대 선택 전류가 초과될 때 2초내에 턴오프되고, 이를 호스트가 감지한다. 온도 및 전류 감지 회로(77)는 50㎂ 미만의 전류는 물론이고 40A 이상의 전류를 정확히 감지할 수 있는 능력을 가진다.
도면상에 L1, CO, CI, L2 로 표시된 4개 단자는 칩(30)과 IGBT를 부하 및 고전압 라인에 접속시킨다. L1은 IGBT 스위치의 일측과 연결되며, CO는 IGBT 스위치의 다른 일측을 부하와 연결시킨다. CI는 부하 상태를 감지하는 소자의 접점과 연결되며, 이를 통해 그 폐쇄 상태에서 라인과 연결된다. 4개의 1메가오옴 저항은 4개의 라인을 전압 감지 회로(80)의 해당 입력으로 연결시키며, 여기서 부하 상태 감지 입력을 제공한다. 전압 감지 회로(80)내의 전류 차동 회로는 라인 전압과 사용 입력 전압 및 사용 출력 전압을 감지한다.
시스템측 통신회로
데이타 트랜스포머(35), 클록 트랜스포머(37), 내부 통신 회로(42), 클록 구동회로(50), 데이타 송신기/수신기(62) 및 전원 회로(65)는 시스템 인터페이스 칩(27)과 부하 인터페이스 칩(30) 사이의 절연과 함께 이들 2개 칩 사이에 전력 및 데이타 통신을 가능하게 한다. 제3도는 시스템 인터페이스 칩(27)(즉, 내부 통신회로(42) 및 클록 구동회로(50)) 내에 포함된 상기 회로 부분의 상세한 블록 다이어그램이다. 클록 구동회로(50)는, 예를 들어 클로 라인(100)을 통해 4MHz클록 신호를 수신하고, 클록 신호를 CLK-D 라인9106) 및 CLK-D-N 라인(108)을 통해 클록 트랜스포머(37)의 1차 권선(102)을 거쳐 흐르는 전류로 변환시킨다. 클록 구동 회로(50)는, 바람직하게 클록 신호의 값에 의존하여 클록 트랜스포머(37)의 1차 권선(102)을 통해 전류를 흐르게 하기 위한 게이트 FET를 포함한다. 예를 들어, 고레벨 신호가 클록 라인 (100)을 통해 수신되면 전류가 1차 권선(102)을 통해 CLK-D 라인(106)으로부터 흐르고, 그 후에 CLK-D-N 라인(108)으로 흐른다. 유사하게, 저레벨 신호가 클록 라인(100)을 통해 수신될 때 전류는 CLK-D-N 라인(108)으로부터 1차 권선(102)을 통해 흐르고, 그 후 CLK-D 라인(106)으로 흐른다. 클록 구동회로(50)의 동작은 리세트 라인(110)을 통해 수신된 리세트 신호에 의해 변화되며, 다시금 클록 구동 회로(50)내의 게이팅 메카니즘과 결합하게 된다.
내부 통신 회로(42)는 위상 발생 회로(114), 데이타 송신기/수신기(118), 입력 버퍼(122), 데이타 멀리플렉서(126), 시스템 제어회로(130), 패리티 발생 회로(134), 기억장치(138), 데이타 로거(142), 패리티 검사 회로(146), 데이타 비교기(150) 및 스위치 데이타 회로(154)를 포함한다. 이들 모듈의 기능을 이하 설명한다. 내부 통신 회로(42)는 데이타 입력 라인 (158)에 으로부터 데이타를 수신하며, 데이타 트랜스포머(35)의 1차 권선(170)에 결합된 DATA-TRX 라인(162)과 DATA-TRX-N 라인(166)을 통해 데이타 트랜스포머(35)와 데이타 양방향으로 통신한다.
위상 발생 회로(114) 및 시스템 제어 회로(130)는 시스템을 제어하기 위한 타이밍 신호를 제공한다. 위상 발생 회로(114)는 바람직하게는 클록 라인(100)을 거쳐 수신된 클록 펄스의 주파수를 12펄스 주기로 분할하는 12분주 카운터로서 작용한다. 본 실시예에서, 위상 발생 회로(114)는 시프트 레지스터를 형성하도록 다수의 직렬로 연결된 플립플롭으로 구성된다. 단일의 고레벨 비트는 시프트 레지스터의 연속 스테이지를 통해 시프트된다. 각각의 플립플롭 출력 단자는 시프트 레지스터 체인의 상태를 시스템의 다른 부분으로 전송하기 위해 12비트 PH 라인(170) 중의 하나에 연결되어 있다. 하나의 라인은 그 출력 단자에 고레벨 신호를 갖는 플립플롭과 연결될 때 액티브한 것으로 간주된다. 본 실시예에서, PH(1-12)는 시프트 레지스터 체인의 연속적인 출력을 나타내며, 따라서, PH(1)에서 PH(12)까지 고레벨 신호가 연속적으로 나타나게 된다. 위상 발생 회로(114)는 초과 비트가 입력 되지 않게 하고, 그 시프트 레지스터 체인을 통해 넘어가게 하기 위해 플립플롭에 연결된 게이팅을 포함한다. 위상 발생 회로(144)의 상태는 리세트 라인(110)을 거쳐 수신된 신호에 의해 리세트 된다.
시스템 제어 회로(130)는 PH 라인(170)(예를 들어, PH(9) 및 PH(10))에 나타나는 신호를 수신하고, 이들 신호를 8비트 SYS 라인(174) 및 4비트 SYS -CNTL 라인(178)상에 나타나는 다중 비트 신호를 변환시킨다. PH 라인(170)상의 신호와 마찬가지로, SYS라인(174)상에 나타나는 신호는 단일의 직렬로 시프트된 비트 또는 어느 하나의 라인상에 나타나는 고레벨 신호로 구성된다. 그 반면에, SYS-CNTL 라인(178)상에 나타나는 신호는 예정된 시간 길이만큼 고정된 독특한 비트 패턴을 포함한다. 시스템 제어회로(130)는 리세트 라인(110)상에 나타나는 신호에 의해 리세트된다.
제4도는 SYS(0-7) 및 SYS-CNTL(0-3)에 나타나는 신호의 포맷과 타이밍을 도시한다. 또한, 도면에 예시적인 입력신호 PH(9) 및 PH(10)이 도시되어 있다. 시간 T1의 개시점에서, SYS-CNTL(0-3)의 신호는 각각 1000'이며, SYS(0)의 신호는 고레벨이다. 시간 T1의 잔여 기간 중에 고레벨 신호는 SYS(1)-SYS(6)으로 전파된다. 시간 T2에서 SYS(7)은 고레벨로 된다. 그러나, SYS(0)-SYS(6)의 신호와는 달리 SYS(7)상의 신호는 시간 T2의 끝에서 저레벨로 내려가지 않으며, 시간 T6까지 고레벨로 남게 된다. 시간 T3-T6 동안 SYS-CNTL라인(178)상의 비트 패턴이 변화한다. 예를 들어, 시간 T3에서 SYS-CNTL(0-3)상에 나타나는 비트 패턴은 각각 0으로 되나,시간 T4에서의 비트 패턴은 11, 시간 T5에서의 비트 패턴은 1, 그리고 시간 T6에서의 비트 패턴은 101로 된다. 위와 같은 이유는 후에 설명한다. SYS(7)상의 신호는 SYS-CNTL 라인(178)상의 비트 패턴을 발생시키는 논리를 위한 인에이블링 신호로서 사용된다. 시간 T6의 끝에서 SYS-CNTL 라인(178)상의 비트 패턴은 1000으로 되돌아가며, SYS(7)상의 신호는 저레벨로 내려가고, SYS(0)상의 고레벨 신호와 함께 사이클이 다시 시작하게 된다.
입력 버퍼(122)는 7비트 DATA-X 라인(158)에 의해 부하 인터페이스 칩(30)으로 전송되어질 데이타를 수신하고, SYS-CNTL 라인(178)으로부터 수신된 신호에 반응하여 데이타를 래치시킨다. 본 실시예에서, 래치 동작은 입력 버퍼(122)가 SYS-CNTL(2)상에 나타나는 신호에 반응하여 입력 데이타를 로드 및 저장시키게 만들며, 제4도에 나타낸 것과 같이 SYS 라인(174)상의 후속하는 비트 사이클 이전에 데이타가 로드 및 저장되게 하도록 시간 T4중에 액티브하게 된다. 그후에, 래치된 데이타는 7비트 DATA-B 라인(182)을 거쳐 데이타 멀티플렉서(126)와 패리티 발생기(134)로 전송된다. 입력 버퍼(122)는 리세트 라인(110)으로부터 수신된 신호에 의해 클리어된다.
패리티 발생기(134)는 통상의 패리티 비트 발생기이며, 입력 데이타의 패리티를 계산하여 패리티 라인(186)으로 패리티 비트를 발생한다. 라인(186)에 나타나는 패리티 비트는 데이타 멀티플렉서(126)로 전송된다.
데이타 멀티플렉서(126)는 DATA-B 라인(182)으로 7개의 데이타 비트를 수신하며, 패리티 라인(186)으로 패리티 비트를 수신한다. 또한, 이데이타 및 패리티 비트를 SYS 라인(174)을 거쳐 수신된 신호에 반응하여 DATA-OUT 라인(190)을 통해 송신기/수신기(118)로 전송한다. 데이타 멀티플렉서(126)내에서, DATA-B 라인(182)으로부터의 데이타와 패리티 라인(186)으로부터의 패리티 비트는 적당한 게이트 회로로 병렬 공급되고, SYS라인(174)상의 직렬 신호는 데이타 송신기/수신기(118)로 가는 7개의 데이타 비트 패리티 비트를 직렬로 게이트 조합시킨다.
데이타 송신기/수신기(118)는 DATA-OUT 라인(190)상에서 수신된 데이타와, PH라인(170)으로부터의 클록 신호와, 그리고 SYS-CNTL 라인(178)상의 신호로부터 메시지를 형성시킨다. 그 메시지는 데이타 트랜스포머(35)의 1차 권선(170)에 결합된 DATA-TRX 라인(162)과 DATA-TRX-N 라인(166) 상으로 전송된다. 데이타 트랜스포머(35)를 통해 데이타를 전송하는 것에 부가하여 데이타 송신기/수신기(118)는 또한 그 데이타를 전송하는데 사용된 동일한 라인상에서 데이타 트랜스포머(35)를 통해 데이타를 수신한다. 수신된데이타는 그 다음에 DATA-IN 라인(194)을 통해 데이타 로거(142)로 전송된다. 데이타 송신기/수신기(118)는 리세트 라인(110)에 인가되는 신호에 의해 리세트될 수 있다.
시스템 인터페이스 칩(27)으로부터 부하 인터페이스 칩(30)으로 전송되는 메시지의 포맷이 제5도에 도시되어 있다. 각각의 메시지는 프리앰블 부분과 데이타 부분으로 구성된다. 본 실시예에서, 각각의 메시지는 144클록 사이클의 시간 간격을 갖는다. 프리앰블은 처음 48 클록 사이클 동안 전송되고, 데이타 부분은 나머지 96 클록 사이클 중에 전송된다. 프리앰블 부분은 비트 동기 부분과 바이트 동기 부분으로 구성된다. 그 2개의 부분은 각각 24 클록 사이클을 점유하고, 부하 인터페이스 칩(30)으로 하여금 시스템 인터페이스 칩(27)과 동기되게 만든다. 제5도는 또한, SYS-CNTL 라인(178)상에 나타나는 비트 패턴에 대한 프리앰블 부분과 데이타 부분 사이의 상관 관계를 나타낸다. 즉, 비트 동기 부분은 SYS-CNTL 라인(178)상에 비트 패턴 0 및 11이 나타날 때 존재하며, 바이트 동기 부분은 비트 패턴이 1 및 101일 때 존재하고, 데이타 부분은 비트 패턴이 1000일 때 존재한다.
제6도는 비트 동기, 바이트 동기 및 데이타 부분의 포맷을 도시한다. 본 실시예에서, SYS-CNTL 라인(178)에서 나타나는 비트 패턴은 PH라인(170)상의 신호와 조합되어 도시된 비트 패턴을 발생한다. 물론, 비트 패턴은 필요한 다른 방법으로 발생시킬 수 있다.
비트 동기 부분은 비트 패턴 0(도시안됨)의 PH(9) 내지 PH(6)라인으로부터의 3가지 상태 조건에 있는 송신 구동 회로에서 개신된다. 그후 비트 패턴 0의 PH(7) 및 PH(8) 라인에 나타나는 고레벨 신호의 기간 동안 저레벨 송신 신호가 나타난다. PH(9) 라인에서 고레벨 신호의 발생시에 비트 패턴은 11로 변화되고, 그러나, 저레벨 송신 신호는 유지된다. 이것은 부하 인터페이스 칩(27) 사이의 동기화를 개시시킨다. 그 후에 PH(10) 내지 PH(12) 동안 고레벨 송신 신호가 나타나고, PH(1) 및 PH(2) 동안 저레벨 송신 신호, 그리고 PH(3) 및 PH(4) 동안 고레벨 송신 신호가 나타나며, 그 다음에 송신 구동 회로는 3상태 조건을 복귀한다. 이 3상태 조건은 PH(11)까지 11로부터 1까지의 비트 패턴 전이를 통해 유지된다.(이것은 바이트 동기 부분의 개시를 의미한다). 고레벨 송신 신호는 그 후 PH(11) 및 PH(12) 동안 나타나고, 저레벨 송신 신호가 PH(1) 내지 PH(4) 동안 나타나며, 고레벨 송신 신호가 PH(5) 동안 나타난다. PH(5) 후에 송신 고둥 회로 3상태 조건을 복귀하며, 여기서 비트 패턴은 1로부터 101로 전이하고, 그 패턴 자체가 반복된다. 비트 패턴이 101로부터 1000로 전이될 때, 부하 인터페이스 칩(30)은 시스템 인터페이스 칩(27)과 동기화를 완료해야만 하며, 그 다음에 데이타는 칩 사이를 왕래하게 된다.
본 실시예에서, 데이타는 맨체스터 코드를 사용하여 칩 사이에서 통신한다. 이는 제4도의 시간 T1 동안 발생되며, 데이타는 SYS 라인(174)상에 나타나는 신호에 반응하여 데이타 멀티플렉서(126)로부터 다중화된다. 이 데이타 송신의 타이밍은 제6도의 하부에 도시되어 있다. 고레벨 신호가 PH(9) 및 PH(10) 상에 나타나는 시간 동안 DATA-TRX 라인(162)과 DATA-TRX-N 라인(166)을 구동하는 구동 회로는 3상태 조건(점선으로 표시)에 있게 된다. PH(11)에서 PH(2)까지 DATA-TRX 라인(162)과 DATA-TRX-N라인(166)은 데이타 전송을 위해 인에블된다. 이것은 송신 윈도우가 되며, 이 기간 동안 맨체스터 부호화된 데이타의 비트는 데이타 트랜스포머(35)를 통해 전송된다. 본 실시예에서, 맨체스터 부호화된 데이타의 전송은 PH(1)의 상승 구간에서 일어난다. PH(3)에서 PH(10)까지 DATA-TRX 라인(162) 및 DATA-TRX-N 라인(166)을 구동하는 구동 회로는 다시 3상태 조건으로 있게 된다. 이 기간 동안 부하 인터페이스 칩(30)으로부터 데이타의 비트가 수신된다. 본 실시예에서, 부하 인터페이스 칩(30)으로부터의 데이타를 수신하기 위한 윈도우는 PH(3)로부터 PH(7)까지 실선으로 나타내었다. 수신된 데이타의 맨체스터 부호화된 전이점은 PH(6)에서 일어난다. 그 시퀸스는 8번에 걸쳐 반복되고, 한번의 시퀸스는 데이타 멀티플렉서(126)로부터 수신된 각각의 데이타에 관한 것이다. 따라서, 본 발명에 따른 데이타 송신 및 수신은 비트-바이-비트 방식으로 결합된다는 것을 알 수 있다.
데이타가 부하 인터페이스 칩(30)으로부터 데이타 송신기/수신기(118)에 의해 수신될 때, 데이타는 PH 라인(170)을 거쳐 수신된 신호에 반응하여 DATA-IN 라인(194)을 통해 데이타 로거(142)로 직렬 전송된다. 데이타 로거(142)는 윈도우내에서 전이가 존재하도록 그 수신 윈도우(PH(4) 내지 PH(7))를 샘플링하고, REC-DATA 라인(198)상의 전이에 의해 나타난 비트를 표시한다. 데이타 로거(142)는 리세트 라인(110)상에 나타난 신호에 의해 리세트 될 수 있다.
개개의 복호화된 비트는 이제 REC-DATA 라인(198)을 거쳐 기억 장치(138)로 전송된다. 이 데이타는 패리티 검사 회로(146)와 데이타 비교 회로(150)로 전송된다. 패리티 검사 회로(146)는 8비티 데이타의 패리티를 검사하고, 그 패리티 검사의 결과를 PAR-OK 라인(202)을 거쳐 데이타 비교 회로(150)로 전송한다. PAR-OK 라인(202)상의 신호는 각 바이트 개시에서 리세트된다. 패리티 리세트 신호는 또한 각 바이트의 개시에서 PAR-RST 라인(206)을 거쳐 데이타 비교 회로(150)로 전송된다.
기억 장치(138)의 목적은 부하 인터페이스 칩(30)으로부터 수신된 개개의 데이타 바이트를 기억시키는 일이다. 그 동작의 이유는 데이타의 송신 및 수신이 이중으로 되어 있기 때문이다. 즉, 본 실시예에서 각각의 메시지, 따라서, 각각의 데이타 바이트는 적어도 2번 전송된다. 하나의 바이트가 수신될 때마다 그 바이트는 기억 장치(138)로 기억된다. 또한, 새로운 바이트가 수신될 때마다 REC-DATA 라인(198) 상에 수신된 개개의 비트는 데이타 비교 회로(150)에 의해 상기 기억 장치(138)에 이미 기억되고, 7비트 INT-BUS 라인(210)을 거쳐 수신된 데이타와 비교된다. 만일, 인입하는 바이트의 모든 비트가 기억된 바이트내의 대응 비트와 일치되고 패리티 검사가 OK이면, 유효 데이타 신호가 DATA-OK 라인(214)상에 발생되어 그 사실을 나타낸다. 만일, 데이타의 일치가 되지 않으면 유효 데이타 신호는 발생되지 않고 새로이 수신된 바이트가 기억장치(138)에 기억되어 수신되어질 수음의 바이트와 비교되게 한다. 데이타 비교 회로는 각 바이트의 개시에서 PAR-RST 라인(206)상의 신호에 의해 리세트된다.
데이타가 데이타 비교 회로(150)에 의해 비교되기 때문에, 그 데이타의 7개 비트는 INT-BUS 라인(210)을 거쳐 스위치 데이타 회로(154)에 의해 병렬로 수신된다. 데이타는 스위치 데이타 회로(154)내에서 래치되며, 만일, 유효 데이타 신호가 DATA-OK 라인(214)상에 나타난다면 데이타는 6 비트 DATA-R 라인(218)을 거쳐 시스템의 나머지 부분으로 전송된다.
부하측 통신 회로
제7도는 전원 회로(65)와 데이타 송신기/수신기(62)의 상세한 블록 다이어그램이다. 제7도에 도시된 바와 같이, 전원 회로(65)는 라인(251 및 252)를 통해 클록 트랜스포머(37)의 2차 권선(250)에 결합되며, 다이오드 D1, 캐패시터 C1, 전압 조정기(253) 및 클록 발생기(254)로 구성된다. 다이오드 D1은 라인(251)에 연결되어 여기에 흐르는 전류를 정류한다. 라인(252)은 접지 전위로 연결된다. 한편, 다이오드(D1)는 필요하다면 라인(251 및 252) 양단에 전파 정류 다이오드 브리지에 의해 대치될 수 있다. 다이오드 1을 통한 전류는 캐패시터 C1로 전달되고, 부하 인터페이스 칩(30)내의 구성요소를 동작시키는데 필요한 전원을 저장시킨다. 개패시터 C1과 다이오드 D1의 접속점에 5볼트 조정기(250)가 연결되어 인터페이스 칩에 대한 공급 기준 전위를 제공한다.
클록 발생기(254)는 라인(251)을 통해 2차 권선(250)에 직접 연결되며, 이 2차 권선(250)을 통해 흐르는 펄스형 전류를 예를 들어 4MHz, 125KHz 및 98KHz의 클록 신호로 변환시킨다. 이와같은 클록 신호는 시스템의 타이밍 동작을 위해 사용된다. 더 낮은 주파수의 클록 신호는 적당한 주파수 분주기를 사용하여 4MHz 클록 신호로부터 얻어질 수 있다. 4MHz 클록 신호는 위상 발생기(266)로 전달되고, 또 라인(270)을 통해 데이타 송신기/수신기(62)내의 비트 싱크로나이저(286)로 전달된다. 125KHz 클록 신호는 라인(280)을 통해 데이타 송신기/수신기(62) 내의 비트 워치독 회로(276)로 전달되며, 98KHz 클록 신호는 라인(288)을 통해 데이타 송신기/수신기 회로(60)내의 통신 워치독 회로(284)로 전달된다.
상술한 위상 발생기(266)에 부가하여 비트 싱크로나이저(268), 비트 워치독 회로(276) 및 통신 우치독 회로(284), 데이타 송신기/수신기(62)는 데이타 감지회로(292), 데이타 로거(296), 바이트 동기 검출기(300), 종단 수신 회로(304), 리세트 회로(308), 시스템 카운터 및 디멀티플렉서(312), 제1단계 기억장치(316), 실행 기억장치(320), 데이타 비교기(324), 패리티 검사 회로(328), 패리티 발생 회로(332), 송신 데이타 기억 장치(336) 및 데이타 송신기(340)를 포함한다.
데이타 감지 회로(292)는 데이타 트랜스포머(35)의 2차 권선(346)에 결합하여 시스템 인터페이스 칩(27)으로부터 데이타를 수신한다. 데이타 감지회로(292)는 2차 권선(346)을 통해 흐르는 전류를 시스템 인터페이스 칩(27)에 의해 송신된 비트에 대응하는 논리 신호로 변환시킨다. 입력 데이타는 그 후 IMDATA 라인(350)을 거쳐 데이타 로거(296), 바이트 동기 검출기(300) 및 비트 싱크로나이저(268)로 전달된다.
데이타 로거(296)와 바이트 동기 검출기(300)는 비트 싱그로나이저(268)가 부하 인터페이스 칩(30)을 시스템 인터페이스 칩(27)과 동기시킬 때까지 동작하지 않는다. 비트 싱크로나이저(268)는 IMDATA 라인(350)에서 입력 데이타를 수신하고, 수신된 메시지내의 비트 동기 필드를 검출한다. 이것은 비트 동기 필드의 비트 패턴을 검출하기 위해 순환 방식으로 서로 연결된 다수의 플립플롭에 의해 완수된다. 비트 동기 필드(제6도)내의 초기 0은 플립플롭을 초기화시키는데 사용된다. 올바른 비트 패턴이 검출되면, 비트 동기 신호는 래치되고 나서 위상 발생기(266), 리세트 회로(308), 종단 수신회로(304), 바이트 동기 검출기(300) 및 비트 워티독 회로(276)로 전송되어 이들 회로를 인에이블링시킨다.
비트 싱크로나이저(268)는 비트-WD 라인(354)을 거쳐 비트 워치독 회로(276)로부터의 신호를 수신한다. 비트 워치독 회로(276)는 약 300μsec 의 시간을 갖는 타이머이며, 비트 싱크로나이저(268)에 의해 수신되고 검출되어질 프리앰블 부분에 대한 앰플 시간을 제공한다. 비트 동기 신호가 비트 워치독 회로(276)에 의해 그 시간내에 수신되지 않으면, 비트 싱크로나이저(268)를 리세트시키기 위한 신호가 비트 WD 라인(354)상에 나타나며, 그 후 시스템은 처음부터 칩을 동기화시키게 된다.
위상 발생기(266)의 기능은 시스템 인터페이스 칩(27)내의 위상 발생기(114)의 기능과 동일하다. 그리고 비트 동기 라인(358)상에 나타나는 비트 동기 신호의 목적은 위상 발생기(266)에 의해 생성된 신호가 위상 발생기(114)에 의해 생성된 신호와 동일한 시전멩서 발생되게 하기 위한 것이다(예를 들어, 위상 발생기(266)의 PH(1)은 위상 발생기(114)의 PH(1)에서와 같은 시간에 발생된다). 또한, 위상 검출기(266)는 TRB-WN 라인(362)상에서 시스템 인터페이스 칩(27)으로 전송되어질 데이타를 위한 전송 윈도우를 형성하도록 PH(4) 내지 PH(7)의 상승 구간에서 시작하는 고레벨 신호를 발생한다. 시스템 인터페이스 칩(27)내의 위상 발생기(114)와 마찬가지로, 위상 발생기(266)는 다수의 직렬로 연결된 플립플롭으로 구성된다. 클록 신호의 동기화는 비트 동기 라인(358)상에 비트 동기 신호가 나타날 때까지 플립플롭들은 예정된 상태로 유지시킴으로써 달성될 수 있으며, 그로인해 단일의 고레벨 신호의 직렬 시프트가 시작된다.
바이트 동기 검출기(300)는 비트 동기 라인(358)을 통한 비트 동기신호와 위상 발생기(266)로부터의 동기화된 클록 펄스를, 그리고 이것은 송시된 메시지의 바이트 동기 필드내의 올바른 비트 패턴을 감지하기 위해 IMDATA 라인(350)으로 연결된다. 본 실시예에서, 바이트 동기 검출기(300)는 비트 동기 신호가 수신될 때까지 인에이블되지 않는다. 비트 싱클로나이저(268)와 마찬가지로 비트 패턴 검출은 스테이트 머신을 형성하는 재귀 플립플롭 회로 또는 다른 방법에 의해 완수된다. 올바른 비트 패턴이 감지되었을 때, 비아트 동기 신호가 바이트 동기 라인(366)상에서 발생된다. 이 신호는 시스템 카운터 및 디멀티플렉서(312), 제 1단계 기억장치(316), 종단 수신회로(304), 데이타 비교기(336), 패리티 검사회로(328), 송신 데이타 기억 장치(336) 및 데이타 송신기(340)로 전송되어 이들 회로가 앞으로 입력될 데이타를 처리하도록 인에이블되게 만든다.
인에이블되고 나면 데이타 로거(296)는 IMDATA 라인(350)으로부터의 입력 데이타를 래치시키고, 이 데이타를 DATA-IN 라인(370)을 통해 제1단계기억 장치(316), 데이타 비교기(324) 및 패리티 검사 회로(328)로 전송한다. 이들 회로는 시스템 인터페이스 칩(27)내의 동등한 회로들과 동일한 동작을 수행한다. 전술한 바와 같이, 데이타는 적어도 2회 전송된다. 따라서, 제 1단계 기억 장치(316)는 수신된 데이타의 개개의 바이트를 기억하며, 데이타 비교기(324)는 제1단계 기억장치(316)내의 개개의 데이타 비트를 다음에 수신된 데이타 바이트의 대응하는 비트오 ㅏ순서적으로 비교하여 데이타의 일치를 검출하게 된다. 이와 동시에, 패리티 검사 회로(328)는 입력 데이타의 패리티를 검사하고, 그 패리티가 정확하다면 PARR 라인(374)을 통해 데이타 비교기(324)로 유호 패리티 신호를 보낸다. 또한, 데이타의 비교가 서로 맞고 패리티 검사가 정확하다면, 데이타 비교기(324)는 유효 데이타 신호를 DATA-OK 라인(378)을 거쳐 실행 기억 장치(320)로 전송하고, 또 통신 워치독 회로(284)로 보낸다. DATA-OK 라인상에 나타난 유효 데이타 신호는 실행 기억 장치(320)가 제1 단계 기억 장치(316)로부터의 입력 데이타를 래치시키게 만들며, 그 래치된 데이타는 시스템내의 다른 부분에서 사용될 수 있다.
통신 워치독 회로(284)는 약 10ms의 타이머이며, 10ms의 시간은 데이타 비교기(324)에 의한 데이타의 수신 및 처리에 적합하다. 만일, 통신 워치독 회로(284)가 DATA-OK 라인(378)으로 유효 데이타 신호를 수신하기 전에 타임아웃이 된다면, COM-WD 라인(382) 상의 신호를 패리티 발생기(332)로 전송하여 통신 고장이 발생되었음을 나타낸다. 패리티 발생기(332)는 위 정보를 패리티 비트에 조합시키고, 이것은 시스템 인터페이스 칩(27)으로 전송되는 데이타에 부착된다.
시스템 카운터 및 디멀티플렉서(312)는 위상 발생기(266)로부터의 신호를 수신하고 송신 데이타 기억 장치(336)를 직렬로 어드레싱하도록 라인 Y(0)-Y(2) 상에서 8개의 3비트 신호를 직렬로 발생한다. 부가적으로, 시스템 카운터 및 디멀티플렉서(312)는 SYS-7 신호를 SYS(7)라인을 통해 종단 수신 회로(304)로 전송된다. SYS(7) 라인(386)상에 나타나는 신호는 시스템 인터페이스 칩(7)에 의해 발생된 SYS(7) 신호와 같은 방식으로 작용한다. 즉 이것은 데이타의 최종 비트가 수신(또는 송신) 완료되었음을 나타낸다.
구동 부하에 결합된 센서 등으로부터의 부하 데이타는 7비트 부하 데이타 라인(390)을 통해 패리티 발생기(332) 및 송신 데이타 기억 장치(336)로 전송된다. 동시에, 패리티 발생기(332)는 부하 데이타의 패리티를 계산하고, 패리티 비트를 PART 라인(394)을 통해 송시 데이타 메모리(336)로 전달한다. 7비트의 데이타에 더해진 패리티 비트는 바이트 동기 라인(366)상에 바이트 동기 신호가 발생될 때 송신 데이타 기억 장치(336)내로 래치된다. 라인 Y(0)-Y(2)을 통해 수신된 신호에 반응하여 데이타는 송신 데이타 기억 장치(336)로부터 DATA-OUT 라인(398)을 통해 데이타 송신기(340)로 직렬로 게이트 조합된다. 그 후에, 데이타 송신기(340)는 각각의 비트를 라인(400 및 402)을 통해 데이타 트랜스포머(35)의 2차 권선(346)을 구동하기에 적합한 신호로 변화시킨다. 송신 원도우 신호가 TRB-WN 라인(362)을 통해 수신되었을 때, 데이타 송신기(340)는 데이타 트랜스포머(35)를 구동시킨다. 전술한 바와 같이, 데이타는 PH(4) 내지 PH(7)으로 한정된 송신 윈도우에서 시스템 인터페이스 칩(27)으로 전송된다. 시스템 인터페이스 칩(27)에서와 같이 데이타 전송을 위해 맨체스터 부호화가 사용된다. 부하 인터페이스 칩(30)이 송신 중이 아닐 때 그것의 구동 회로는 3상태 조건에 있게 된다.
데이타는 비트 동기 라인(358)과 바이트 동기 라인(366) 각각에 적절한 비트 공기 및 바이트 동기 신호가 나타나고 있는 한 부하 인터페이스 칩(30)에 의해 수신 및 송신된다. 정보의 최종 비트가 부하 인터페이스 칩(30)에 의해 수신 및 송신될 때, 하나의 신호가 시스템 카운터 및 디멀티플렉서(312)에 의해 SYS-7 라인(386)상에서 발생된다. 이 신호는 종단 수신 회로(304)에 의해 래치되고, 그 후에 바이트 동기 검출기(300)와 비트 싱크로나이저(268)로 가는 신호를 EOR 라인(402)상으로 발생한다. 이 신호가 수신되었을 때 비트 싱크로나이저(268)는 비트 동기 라인(358)으로부터 비트 동기신호는 제거하며, 바이트 동기 검출기(300)는 바이트 동기 라인(366)으로부터 바이트 동기 신호를 제거한다. 이것은 위상 발생기(266)를 리세트시키며, 따라서, 시스템 인터페이스 칩(27)의 동기를 제거한다. 또한 비트 동기 신호 및 바이트 동기 신호의 제거는 신호가 연결되는 다른 장치로 더 이상의 데이타가 처리되는 것을 금지한다. 부가적으로 비트 동기 신호가 제거되면, 리세트 회로(308)는 데이타 송신기(340)로 리세트 신호를 보내 트랜스포머 드라이버를 3상태 조건으로 유지시킨다. 따라서, 부하 인터페이스 칩(30)은 더 이상의 데이타가 처리되기 이전에 시스템 인터페이스 칩(27)과 다시 동기화되어야만 한다.
따라서, 동작에 있어 시스쳄 인터페이스 칩(27)은 프리앰블 부분 및 하나의 데이타 바이트를 호함하는 메시지 쌍을 부하 인터페이스 칩(30)으로 전송한다. 프리앰블은 부하 인터페이스 칩(30)으로 하여금 시스템 인터페이스 칩(27)에 의한 데이타 전송에 대한 동기가 이루어지게 만들고, 따라서, 데이타가 수시된다. 데이타의 각 비트가 시스템 인터페이스 칩(27)에 의해 부하 인터페이스 칩(30)으로부터 전송되기 때문에, 데이타의 1비트가 그 후에 즉시 부하 인터페이스 칩(30)으로부터 시스템 인터페이스 칩으로 전송된다. 따라서, 각각의 메시지에 의해 스팬되는 시간 간격동안 데이타의 1바이트가 시스템 인터페이스 칩(27)에 의해 전송되고, 1바이트가 부하 인터페이스 칩(30)에 의해 전송되며, 이때 데이타 전송은 비트-바이-비트 방식으로 결합된다. 이러한 방식으로 데이타 비트의 전송이 결합되는 것에 의해, 600Kbaud 정도의 매우 높은 전송 속도가 얻어질 수 있다. 이것은 다시 트랜스 포머의 포하에 대한 염려없이 데이타 전송을 위해 매우 작은 트랜스포머의 사용을 가능하게 한다.
데이타 바이트가 시스템 인터페이스 칩(27)과 부하 인터페이스 칩(30)에 의해 송신 및 수신되고 나서, 부하 인터페이스 칩(30)은 시스템 인터페이스 칩(30)과 비동기되며, 데이타를 다시 송신 및 수신하기 전에 필히 재동기화 시켜야 한다. 이는 연속적인 동기화를 보장하며, 따라서, 잡음이 많은 환경에서 높은 속도에서도 데이타를 보존하게 된다.
본 발명의 바람직한 실시예가 도시되고 설명되었지만 다양한 수정이 채택될 수 있다. 결과적으로, 본 발명의 범위는 청구범위에 기재된 것을 제외하고는 제한받지 않는다.

Claims (14)

  1. 저전압 제어기로부터 고전압 전력 스위치를 절연하기 위한 회로에 있어서, 입력단자와 출력 단자 사이의 전기적 절연을 제공하기 위한 절연 수단; 전력 스위치를 상기 절연 수단의 출력 단자에 결합시키기 위한 제2 결합수단; 제어기가 상기 전력 스위치로부터 전기적으로 절연되도록 제어기를 절연 수단의 입력 단자에 결합시키기 위한 제1 결합 수단; 및 상기 절연수단을 통해 상기 제1 결합 수단으로부터 제2 결합수단으로 데이타 및 전력을 전달하기 위해 상기 제 1 결합수단과 제2 결합수단에 결합된 통신 수단을 포함하는 것을 특징으로하는 회로.
  2. 저전압 제어기로부터 고전압 전력 스위치를 절연하기 위한 회로에 있어서, 1차 입력 단자와 2차 출력 단자 사이의 전기적 절연을 제공하기 위한 트랜스포머; 전력 스위치를 상기 트랜스포머의 2차 출력 단자에 결합시키기 위한 제2결합수단; 제어기가 상기 전력 스위치로부터 전기적으로 절연되도록 제어기를 상기 트랜스포머의 1차 입력 단자에 결합시키기 위한 제1 결합수단; 및 상기 트랜스포머를 통해 제1 결합수단으로부터 다수의비트를 포함하는 데이타를 제2 결합 수단으로 전달하고, 제2 결합 수단으로부터의 다수의 비트를 포함하는 데이타를 제1 결합수단으로 전달하기 위해 제1 결합수단과 제2 결합수단에 결합된 통신 수단을 포함하며, 상기 제1 결합수단으로부터 제2 결합수단으로 전달된 다수의 비트는 제2 결합 수단으로부터 제1 결합수단으로 전달된 다수의 비트와 일시적으로 결합되는 것을 특징으로 하는 회로.
  3. 제2항에 있어서, 상기 통신 수단은 트랜스포머를 통해 제1 결합 수단으로부터 제2 결합수단으로 클록 펄스를 전달하는 클록 발생 수단을 포함하는 것을 특징으로 하는 회로.
  4. 제3항에 있어서, 상기 통신 수단은 제1결합수단으로부터 제2 결합수단으로의 데이타 통신과 제2 결합 수단으로부터의 제1 결합수단으로의 데이타 통신이 동기되도록 클록펄스를 사용하기 위하여 상기 클록 발생 수단에 결합된 동기 수단을 포함하는 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 데이타는 메시지를 사용하여 제1 결합수단과 제2 결합수단 사이에서 통신되며, 상기 제1 결합수단은 메시지를 제2 결합수단으로 전송하는 반면, 제2 결합 수단은 데이타를 제1 결합수단으로 전송하는 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 상기 메시지는 제2 결합 수단이 제1 결합 수단으로부터 전송된 데이타를 동기적으로 수신하게 되도록 하는 동기 데이타를 포함하는 동기 필드를 갖는 것을 특징으로 하는 회로.
  7. 제6항에 있어서, 상기 제1 결합수단으로부터 제2 결합수단으로 전송된 데이타는 메시지 안에 포함되는 것을 특징으로 하는 회로.
  8. 제7항에 있어서, 상기 각각의 메시지에서 제1 결합수단으로부터 2차 결합 수단으로 전송된 데이타의 다수의 비트는 하나의 바이트로 이루어지며, 상기 통신 수단은 각각의 바이트가 제1 결합 수단으로부터 제2 결합 수단으로 전송된 후에 제 2 결합 수단을 제1 결합 수단으로부터 비동기화시키는 비동기 수단을 포함하는 것을 특징으로 하는 회로.
  9. 제8항에 있어서, 상기 동기화 수단은 각각의 바이트가 제1 결합수단으로부터 제2 결합 수단으로 전송되기 전에 제1 결합 수단을 제2 결합 수단과 재동기화시키는 것을 특징으로 하는 회로.
  10. 제9항에 있어서, 상기 제1 결합 수단으로부터 제 2 결합수단으로 전송된 각각의 비트는 제 2 결합 수단으로부터 제1 결합 수단으로 전송되는 개객의 비트와 결합되는 것을 특징으로 하는 회로.
  11. 저전압 제어기로부터 고전압 전력 스위치를 절연하기 위한 회로에 있어서, 1차 입력 단자와 2차 출력 단자 사이의 전기적 절연을 제공하기 위한 트랜스포머; 제어기를 상기 트랜스포머의 1차 입력 단자에 결합시키기 위한 제1 통신수단; 및 상기 제어기가 전력 스위치로부터 전기적으로 절연되도록 전기 스위치를 상기 트랜스포머의 2차 출력 단자에 결합시키기 위한 제2 통신 수단을 포함하며, 상기 제1 통신 수단은 복수의 비트로 이루어진 데이타를 상기 트랜스포머를 통하여 상기 제2 통신 수단으로 전달하고, 상기 제2 통신 수단은 복수의 비트로 이루어진 데이타를 상기 트랜스포머를 통하여 상기 제1 통신 수단으로 전달하며, 상기 제1 통신 수단으로부터 상기 제2 통신 수단으로 전달된 각 비트는 상기 제 2 통신 수단으로부터 상기 제1 통신 수단으로 전달된 각 비트와 결합되는 것을 특징으로 하는 회로.
  12. 제11항에 있어서, 상기 데이타는 9600baud를 초과하는 속도로 상기 제1 통신 수단과 제2 통신 수단 사이에서 통신되는 것을 특징으로 하는 회로.
  13. 저전압 제어기로부터 고전압 전력 스위치 모듈을 절연하기 위한 방법에 있어서, 상기 전력 스위치 도뮬을 트랜스포머의 2차 출력 단자에 결합시키는 단계; 제어기가 상기 전력 스위치 모듈로부터 전기적으로 절연되도록 제어기를 상기 트랜스포머의 1차 입력 단자에 결합시키는 단계; 복수의 비트로 이루어진 데이타를 상기 트랜스포머를 통하여 상기 제어기로부터 상기 스위치 모듈로 전달하는 단계; 복수의 비트로 이루어진 데이타를 상기 전력 스위치 모듈로부터 상기 제어기로 전달하는 단계; 상기 제어기로부터 상기 전력 스위치 모듈로 전달된 각 비트와 상기 전력 스위치 모듈로부터 상기 제어기로 전달된 각 비트를 결합시키는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 9600baud를 초과하는 속도로 상기 제1 통신수단과 제2 통신수단 사이에서 데이타를 통신하는 단계를 다 포함하는 것을 특징으로 하는 방법.
KR1019890008321A 1988-06-17 1989-06-16 전력제어시스템의 장치간에 절연을 제공하고 그 절연수단을 통해 전력 및 데이타를 전송하기 위한 회로 KR0138266B1 (ko)

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