KR0125315B1 - Method for forming fine pattern with multilayer resist - Google Patents
Method for forming fine pattern with multilayer resistInfo
- Publication number
- KR0125315B1 KR0125315B1 KR1019940017973A KR19940017973A KR0125315B1 KR 0125315 B1 KR0125315 B1 KR 0125315B1 KR 1019940017973 A KR1019940017973 A KR 1019940017973A KR 19940017973 A KR19940017973 A KR 19940017973A KR 0125315 B1 KR0125315 B1 KR 0125315B1
- Authority
- KR
- South Korea
- Prior art keywords
- resist
- intermediate layer
- pattern
- duv
- applying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
본 발명은 반도체소자의 리소그라피 공정으로 다층 레지스트 미세패턴 형성방법에 관한 것으로, 특히, i-라인과 DUV 노광시 광화학 반응 특성을 이용하는 것으로 즉, 하부에는 DUV용 레지스트를 도포하고, 상부에는 i-라인용 레지스트를 도포하고, 상부 레지스트와 하부 레지스트 사이에 중간층을 도포하고, 하부 레지스트를 웰-현상공정으로 패턴을 형성하는 공정방법이다. 그로 인하여 중간층 물질로 유기물 또는 무기물을 사용하여 다층 레지스트 공정 개념을 적용시에는 하층 레지스트의 제거를 O2플라즈마 대신에 웰-현상공정을 사용하므로써 공정의 단순화, 파티클 발생억제 및 공정 코스트를 절감할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a multilayer resist micropattern in a lithography process of a semiconductor device. In particular, it uses photochemical reaction characteristics during i-line and DUV exposure, that is, a resist for DUV is applied on the lower side, and an i-line on the upper side. A resist is applied, an intermediate layer is applied between the upper resist and the lower resist, and the lower resist is formed in a pattern by a well-developing process. Therefore, when applying the concept of multi-layer resist process using organic or inorganic material as intermediate layer material, it is possible to simplify process, suppress particle generation and reduce process cost by using well-developing process instead of O 2 plasma. have.
Description
제1도 내지 제5도는 본 발명의 제1실시예에 의해 다층 레지스트 미세패턴 형성단계를 도시한 단면도.1 to 5 are cross-sectional views showing a step of forming a multilayer resist micropattern in accordance with a first embodiment of the present invention.
제6도는 본 발명의 제2실시예에 의해 제4도 공정후 하부 레지스트 패턴을 형성하는 단계를 도시한 단면도.6 is a cross-sectional view showing a step of forming a lower resist pattern after the process of FIG. 4 by a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 2 : 단차가 발생된 층1: Substrate 2: Layer where step is generated
3 : 하부 레지스트 4 : 중간층3: lower resist 4: intermediate layer
5 : 상부 레지스트 6 : 마스크5: upper resist 6: mask
본 발명은 반도체소자의 리소그라피 공정으로 다층 레지스트 미세패턴 형성방법에 관한 것으로, 특히, i-라인과 DUV 노광시 광화학 반응 특성을 이용하고, 중간층 물질로 유기물 또는 무기물을 사용하므로써, 공정의 단순화, 파티클 발생 억제 및 공정 코스트를 절감할 수 있는 다층 레지스트 미세패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a multilayer resist micropattern in a lithography process of a semiconductor device, and in particular, by using photochemical reaction characteristics during i-line and DUV exposure, and using organic or inorganic materials as intermediate materials, simplifying the process and particles. The present invention relates to a method for forming a multilayer resist micropattern capable of suppressing generation and reducing process costs.
화학증폭형 포토레지스트를 사용하는 DUV(λ300mm) 리소그라피 공정에 있어서 단차가 심한 기판상부에 도포된 단층 레지스트의 패턴을 형성할 경우 공정시 고투과 특성을 갖는 레지스트는 두께변화에 따른 광간섭 현상에 의하여 패턴의 충실도가 급격히 감소되는 문제가 있다.In the DUV (λ300mm) lithography process using a chemically amplified photoresist, when forming a pattern of a single layer resist applied on a highly stepped substrate, a resist having a high permeability during the process is patterned by light interference due to the thickness change. There is a problem that the fidelity of is sharply reduced.
또한, DUV를 이용한 다층 레지스트 공정(예, Tri-level)에 있어서도 최종적으로 하부 레지스트를 O2플라즈마를 이용하여 식각하여 하부 레지스트 패턴을 형성하는 경우 식각시 발생되는 입자로 인한 오염과, 식각 장비의 고가로 인해 원가 상승 및 공정스텝의 복잡화로 인해 공정이 불안정하게 된다.In addition, even in a multi-layer resist process using a DUV (eg, tri-level), when the lower resist is finally etched using O 2 plasma to form a lower resist pattern, contamination caused by etching during etching and Due to the high cost, the process becomes unstable due to the cost increase and complexity of the process step.
따라서, 본 발명에서는 상기한 문제점을 극복하기 위하여 i-라인 및 DUV 노광시 레지스트 고유의 광화학 반응 특성을 조합하여 하부에는 DUV용 레지스트를 도포하고, 상부에는 i-라인용 레지스트를 도포하고, 상부 레지스트와 하부 레지스트 사이에 중간층을 도포하고 하부 레지스트를 웰-현상공정으로 패턴을 형성하는 다층 레지스트 미세패턴 형성방법을 제공하는데 그 목적이 있다.Accordingly, in the present invention, in order to overcome the above-mentioned problems, a resist for DUV is applied on the lower side, an i-line resist is applied on the upper side, and the upper resist is a combination of resist-specific photochemical reaction characteristics during i-line and DUV exposure. It is an object of the present invention to provide a method for forming a multilayer resist micropattern, which coats an intermediate layer between the lower and lower resists and forms the lower resist in a well-developing process.
본 발명에 의하면, 기판상부에 단차가 발생된 층이 형성된 상태에서 HMDS 처리 공정을 실시한 다음 DUV용 화학증폭형 하부 레지스트를 도포하는 단계와, 상기 하부 레지스트 상부에 유기성 폴리머로 중간층을 도포하는 단계와, 중간층상부에 고해상 특성을 갖는 i-라인용 상부 레지스트를 도포하는 단계와, 마스크를 이용하여 상부 레지스트를 i-라인 노광 공정을 실시한 후, 현상 공정을 실시하여 상부 레지스트 패턴을 형성하는 단계와, 상부 레지스트 패턴을 인시투 마스크로 이용하여 DUV 전면 노광을 실시하고, 웰-현상공정으로 하부 레지스트 패턴을 형성하는 단계를 포함하여 다층 레지스트 패턴을 형성하는 것을 특징으로 한다.According to the present invention, the step of applying a chemically-amplified lower resist for DUV after the HMDS treatment process in the step is formed on the substrate, the step of applying an intermediate layer with an organic polymer on the lower resist and Applying an upper resist for i-line having high resolution on the intermediate layer, performing an i-line exposure process on the upper resist using a mask, and then developing the upper resist pattern by performing a developing process; Performing a DUV front surface exposure using the upper resist pattern as an in-situ mask, and forming a lower resist pattern by a well-developing process to form a multilayer resist pattern.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제1도 내지 제5도는 본 발명의 제1실시예에 의해 다층 레지스트 패턴을 형성하는 공정단계를 도시한 단면도이다.1 to 5 are cross-sectional views showing the process steps of forming a multilayer resist pattern according to the first embodiment of the present invention.
제1도는 기판(1)상부에 단차가 발생된 층(2)이 형성된 상태에서 HMDS 처리 공정을 실시한 다음 화학 증폭형 DUV용 하부 레지스트(3)를 0.5-2.0㎛ 두께로 도포한 단면도이다. 하부 레지스트(3)의 두께는 단차를 고려하여 평탄화가 이루어질 수 있도록 설정하며, 최종적인 패턴의 극성을 결정하는 포지티브, 네가티브형 레지스트의 적용이 모두 가능하다.FIG. 1 is a cross-sectional view in which the lower resist 3 for chemically amplified DUV is applied to a thickness of 0.5-2.0 μm after the HMDS treatment is performed in a state where a step 2 is formed on the substrate 1. The thickness of the lower resist 3 is set to be planarized in consideration of the step difference, and both positive and negative resists for determining the polarity of the final pattern can be applied.
제2도는 DUV용 화학증폭용 하부 레지스트(3)와 다음 공정에서 도포되는 i-라인용 상부 레지스트간의 혼합현상을 방지하기 위한 중간층(4)을 도포한 단면도이다. 이때, 상기 중간층(4)의 물질은 DUV 파장에 대하여 높은 광투과율(99%)을 갖으면서 현상시 D.I.수(water) 또는 솔벤트(solvent)에 용해되는 수용성 물질인 유기 폴리머(polymer)를 1000~2000Å 두께로 도포하는 방법을 사용한다.2 is a cross-sectional view of the intermediate layer 4 applied to prevent mixing between the DUV chemically amplified lower resist 3 and the i-line upper resist applied in the next step. At this time, the material of the intermediate layer (4) is 1000 ~ organic polymer (polymer) which is a water-soluble material dissolved in DI water (water) or solvent (solvent) during development while having a high light transmittance (99%) with respect to the DUV wavelength The method of coating with 2000Å thickness is used.
제3도는 중간층(3)상부에 고해상 특성을 갖는 i-라인용 상부 레지스트(5)는 3000∼5000Å 두께로 얇게 도포한 단면도이다.3 is a cross-sectional view of the upper resist 5 for i-line having a high resolution characteristic on the intermediate layer 3 with a thickness of 3000 to 5000 mm 3.
제4도는 마스크를 이용하여 상부 레지스트(5)를 i-라인 노광 공정을 실시한 후, 현상 공정을 실시하여 상부 레지스트 패턴(5')을 형성한 단면도이다. 이때, i-라인 노광에너지가 하부 레지스트에 도달할 때 그대로 투과하기 때문에 광화학 반응은 일으키지 않게된다.FIG. 4 is a cross-sectional view of the upper resist 5 having an i-line exposure process using a mask, followed by a developing process to form the upper resist pattern 5 '. At this time, since the i-line exposure energy is transmitted as it reaches the lower resist, the photochemical reaction does not occur.
제5도는 중간층(4)의 물질이 유기성 폴리머인 경우 상부 레지스트 패턴(5')을 인시투 마스크(insitu-Mask)로 이용하여 DUV 전면 노광을 실시하여 하부 레지스트(3)를 노광시키고, 웰-현상공정을 실시하여 하부 레지스트 패턴(3')을 형성한 단면도이다.FIG. 5 shows the bottom resist 3 being exposed by performing DUV front side exposure using the upper resist pattern 5 'as an insitu-mask when the material of the intermediate layer 4 is an organic polymer. It is sectional drawing which formed the lower resist pattern 3 'by developing.
상기 상부 레지스트 패턴(5')의 오픈(open)지역을 통하여 하부 레지스트(3)가 광화학 반응을 일으키게된다. 이때, 상부 레지스트 패턴(5')의 오픈지역을 통해 하부 레지스트(3)가 완전히 광화학 반응을 일으킬때까지 인시투 마스크 역할을 하는 i-라인 상부 레지스트 패턴(5')은 DUV 파장에 대하여 매우 높은 광흡수특성을 갖게 되므로써 하층으로 노광에너지가 전달되는 것을 차단하게 된다.The lower resist 3 causes a photochemical reaction through the open region of the upper resist pattern 5 '. At this time, the i-line upper resist pattern 5 'serving as an in-situ mask until the lower resist 3 completely photochemically reacts through the open area of the upper resist pattern 5' is very high with respect to the DUV wavelength. It has a light absorption characteristic to block the transmission of the exposure energy to the lower layer.
제6도는 본 발명의 제2실시예에 의해 다층 레지스트 패턴을 형성하는 단계를 도시한 것으로 상기 제4도 공정까지는 동일한 방법으로 공정을 진행하되, 상기 중간층(4)의 물질을 i-라인으로 상부 레지스트(5)를 노광할때 중간층(4)에서 노광에너지가 흡수되는 물질로 SOG(Spin on glass) 또는 150℃ 이하에서 증착시키는 플라즈마 인한스 옥사이드(PE Oxide)를 500~2000Å 두께로 증착시킨 것을 이용하는 것이다.FIG. 6 illustrates a step of forming a multi-layer resist pattern according to the second embodiment of the present invention. The process is performed in the same manner until the process of FIG. 4, wherein the material of the intermediate layer 4 is formed on an i-line. When the resist 5 is exposed, the material that absorbs the exposure energy in the intermediate layer 4 is deposited with SOG (Spin on glass) or plasma oxide (PE Oxide) deposited at a temperature of 150 ° C. or lower. It is to use.
제6도의 (a)는 중간층(4)의 물질이 SOG 또는 플라즈마 인한스 옥사이드인 경우, 제4도 공정후 상부 레지스트 패턴(5')을 마스크로 사용하여 중간층(4)을 플로린계 플라즈마를 이용하여 식각하여 중간층 패턴(4')을 형성한 단면도이다.FIG. 6A illustrates that when the material of the intermediate layer 4 is SOG or plasma oxide oxide, the intermediate layer 4 is used as a mask after the process of FIG. 4 using the upper resist pattern 5 'as a mask. Etched to form the intermediate layer pattern 4 '.
제6도의 (b)는 상부 레지스트 패턴(5')을 인시투 마스크로 사용하여 DUV 전면노광을 실시하여 하부 레지스트(3)를 노광시킨 다음, 웰-현상 공정으로 노광된 레지스트를 제거하여 하부 레지스트 패턴(3')을 형성한 단면도이다.FIG. 6 (b) shows the lower resist 3 by exposing the lower resist 3 by performing DUV front exposure using the upper resist pattern 5 'as an in-situ mask, and then removing the exposed resist by a well-developing process. It is sectional drawing which formed the pattern 3 '.
상기와 같이 본 발명에 의하면, i-라인 및 DUV 레지스트 고유의 광화학 반응 특성을 이용하여 잠재 이미지(latent image)가 형성되는 레지스트의 두께를 얇게 하므로써 해상도 및 공정 여유도를 개선시킬 수 있으며, i-라인용 상부 레지스트가 화학증폭형 하부 레지스트에 대하여 마스크 역할을 하므로서 회절광을 흡수하여 이미지 콘트라스트는 개선시킬 수 있다.As described above, according to the present invention, by reducing the thickness of the resist in which the latent image is formed by using the photochemical reaction characteristics inherent to the i-line and the DUV resist, the resolution and the process margin can be improved. The upper resist for lines acts as a mask for the chemically amplified lower resist, thereby absorbing diffracted light and improving image contrast.
또한, 중간층 물질로 무기물을 사용하여 다층 레지스트 공정 개념을 적용시에는 하층 레지스트의 제거를 O2플라즈마 대신에 웰-현상공정을 사용하므로써 공정의 단순화, 파티클 발생 억제 및 공정 코스트를 절감할 수 있다.In addition, when applying a multilayer resist process concept using an inorganic material as an interlayer material, by using a well-developing process instead of O 2 plasma to remove the lower layer resist, process simplification, particle generation suppression, and process cost can be reduced.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940017973A KR0125315B1 (en) | 1994-07-25 | 1994-07-25 | Method for forming fine pattern with multilayer resist |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940017973A KR0125315B1 (en) | 1994-07-25 | 1994-07-25 | Method for forming fine pattern with multilayer resist |
Publications (1)
Publication Number | Publication Date |
---|---|
KR0125315B1 true KR0125315B1 (en) | 1997-11-27 |
Family
ID=19388737
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940017973A Expired - Fee Related KR0125315B1 (en) | 1994-07-25 | 1994-07-25 | Method for forming fine pattern with multilayer resist |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0125315B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150012086A (en) | 2013-07-24 | 2015-02-03 | 대우조선해양 주식회사 | Weight block structure for testing load of blow-out preventer adapter |
-
1994
- 1994-07-25 KR KR1019940017973A patent/KR0125315B1/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150012086A (en) | 2013-07-24 | 2015-02-03 | 대우조선해양 주식회사 | Weight block structure for testing load of blow-out preventer adapter |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5989788A (en) | Method for forming resist patterns having two photoresist layers and an intermediate layer | |
KR950008384B1 (en) | Formation method of pattern | |
KR0170253B1 (en) | Method for etching using sylilation | |
KR100831409B1 (en) | Inverting brightfield images for contact hole patterning | |
EP0075756B1 (en) | Method of developing relief images in a photoresist layer | |
EP1478978B1 (en) | Self-aligned pattern formation using dual wavelengths | |
KR0125315B1 (en) | Method for forming fine pattern with multilayer resist | |
KR19980028362A (en) | Manufacturing method of fine pattern of semiconductor device | |
US6015640A (en) | Mask fabrication process | |
KR101080008B1 (en) | Glass substrate for hardmask and method for fabricatiing hardmask using the same | |
US6448164B1 (en) | Dark field image reversal for gate or line patterning | |
JP3475309B2 (en) | Method for manufacturing phase shift photomask | |
US5882825A (en) | Production method of a phase shift photomask having a phase shift layer comprising SOG | |
JP2000077317A (en) | Forming method of resist pattern | |
KR20010037049A (en) | Lithography method using silylation | |
US6306549B1 (en) | Method for manufacturing EAPSM-type masks used to produce integrated circuits | |
KR960000187B1 (en) | How to remove defects in chrome mask for semiconductor manufacturing | |
WO1986001914A1 (en) | Photolithography process using positive photoresist containing unbleachable light absorbing agent | |
KR100377178B1 (en) | Method for forming photo resist pattern using selective photo resist and semiconductor device using the same | |
KR19980028359A (en) | Manufacturing method of fine pattern of semiconductor device | |
KR0137618B1 (en) | Photoresist pattern formation method | |
JP3179532B2 (en) | Method for manufacturing photomask having phase shift layer | |
KR100310420B1 (en) | A method of forming a photoresist layer | |
KR930008141B1 (en) | Multi-layer photolithography photo etching method | |
KR950012541B1 (en) | Method of forming micro pattern of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
R17-X000 | Change to representative recorded |
St.27 status event code: A-5-5-R10-R17-oth-X000 |
|
PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 8 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 9 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 10 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 11 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 12 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 13 |
|
FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 14 |
|
PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 14 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20111007 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20111007 |
|
PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |