KR0118725Y1 - Overload Detection Circuit - Google Patents
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Abstract
본 고안은 DC서보모터를 이용한 서보 메카니즘의 과부하 감지회로에 관한 것으로, 기 설정된 소정의 기준전압 이상미녀 과부하가 입력된 것으로 판단하고 그 이하인 전압상태에서 는 정상상태의 전압이 입력되는 것으로 판단하였던 종래의 감지회로가 기준전압 이상이 조그마한 노이즈나 임펄스성 전압이 인가될 경우에도 시스템이 과부하 입력상태로 판단함으로써 폴트신호에 의해 수시로 시스템이 작업공정이 자주 중단되는 문제점을 해결하기 위하여, 본 고안은 기준전압 이상의 입력신호가 입력되면 소정시간동안 하이신호를 출력하는 타이머(10)와, 실제 입력신호를 상기 타이머와 동기시키기 위한 동기회로부(20)와, 기 타이머(10)와 상기 동기회로부(20)의 출력신호를 바아 기준전압과 비교하기 위한 비교회로부(30)와, 상기 비교회로부(30)의 신호가 하이상태이면 이 신호를 계속 유지시키기 위한 래치회로부(40)로 구성하여 노이즈 및 임펄스성 잡음이면 무시하고 과부하일 경우만 시스템의 구동을 정지시키도록 하여 시스템이 소손되는 것을 방지할 수 있을 뿐만 아니라 시스템 자업공정의 효율화를 기할 수 있도록 한 것이다.The present invention relates to an overload detection circuit of a servo mechanism using a DC servo motor, and it is determined that a beauty overload is set to a predetermined reference voltage or more and a voltage of a steady state is input in a voltage state that is lower than a predetermined reference voltage. In order to solve the problem that the work process is frequently interrupted by the fault signal by determining that the system is an overload input state even when a small noise or impulsive voltage is applied to the sensing circuit of which the reference voltage is smaller than the reference voltage. A timer 10 for outputting a high signal for a predetermined time when an input signal having a voltage or more is input, a synchronization circuit unit 20 for synchronizing an actual input signal with the timer, a wake-up timer 10 and the synchronization circuit unit 20; A comparison circuit section 30 for comparing the output signal of the bar with a reference voltage, and a signal of the comparison circuit section 30 If the high state is configured as a latch circuit unit 40 to maintain this signal to ignore the noise and impulsive noise to stop the operation of the system only in case of overload to prevent the system from being burned It is to make the system self-employment process more efficient.
Description
제1도는 본 고안의 과부하 감지회로를 설명하기 위한 구성도1 is a configuration diagram for explaining the overload detection circuit of the present invention
제2도는 본 고안의 과부하 감지회로도2 is an overload detection circuit diagram of the present invention
제3도는 제2도의 타이머 입출력 신호파형도3 is a diagram of timer input and output signal waveforms of FIG.
제4도는 본 고안에 의한 과부하로 판단하지 않는 경우를 설명하기 위한 신호파형도4 is a signal waveform diagram for explaining the case of not judging by overload according to the present invention
제5도는 본 고안에 의한 과부하로 판단하는 경우를 설명하기 위한 신호파형도5 is a signal waveform for explaining the case of judging by overload according to the present invention
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10:타이머 20:동기회로부10: Timer 20: Synchronous circuit part
30:비교회로부 40:래치회로부30: Non-Church Road 40: Latch Circuit Department
R1~R12 C1, C2:콘덴서R1-R12 C1, C2: Capacitor
OP1~OP3:오피앰프OP1-OP3: Op amp
본 고안은 과부하상태의 입력신호를 감지하는 회로에 관한 것으로, 보다 상세하게는 DC 서보모터를 이용한 서보 메카니즘의 과부하 감지 회로에 관한 것이다.The present invention relates to a circuit for detecting an input signal in an overload state, and more particularly, to an overload detection circuit of a servo mechanism using a DC servomotor.
종래이 과부하 감지회로는 기 설정된 소정의 기준전압 이상이며 과부하가 입력된 것으로 판단하였고 그 이하인 전압상태에서는 정상상태이 전압이 입력되는 것으로 판단하였다. 이와같이 기준전압 상태만을 판단하게 됨으로써 기준전압 이상의 조그마한 노이즈나 임펄스성 전압이 인가될 경우에도 시스템의 과부하 입력상태로 판단하여 수시로 폴트(FAULT)신호가 래치되는 경우가 발생하였다. 따라서 이 폴트신호에 의해 수시로 시스템의 작업공정이 자주 중단되는 문제점이 있었다.In the conventional overload detection circuit, it is determined that an overload is input when a predetermined reference voltage is higher than a predetermined reference voltage, and that a voltage is input in a steady state when the overload is input. As such, since only the reference voltage state is determined, even when a small noise or an impulsive voltage greater than the reference voltage is applied, the fault signal is frequently latched due to the overload input state of the system. Therefore, there is a problem that the work process of the system is frequently stopped by this fault signal.
본고안은 상기 문제점을 해결하기 위하여 안출된 것으로, 입력되는 신호가 과부하상태의 전압인지 아니면 기준전압이상으로 입력되는 미약한 노이즈나 임펄스성 전압인지를 정확히 판단하여 과부하에 의한 신호 입력시만 폴트신호를 래치시키도록 함으로써 시스템이 소손되는 것을 방지하고 작업공정의 효율화를 기할 수 있도록 하는데 그 목적이 있다.In order to solve the above problems, this paper is designed to accurately determine whether an input signal is an overload voltage or a weak noise or impulse voltage input above a reference voltage. The purpose is to prevent the system from being burned and to make the work process more efficient by latching the.
상기 목적을 달성하기 위한 수단으로, 기준전압이상의 입력신호가 입력되면 설정된 소정시간동안 하이신호를 출력하는 타이머와; 실제 입력신로를 상기 타이머와 동기시키기 위한 동기회로부와; 상기 타이머와 상기 동기회로부터 출력신호를 받아 기준전압과 비교하기 위한 비교회로부와; 상기 비교회로부의 신호가 하이상태이면 이 신호를 계속 유지시키기 위한 래치회로부로 구성함으로써 달성된다.Means for achieving the above object, Timer for outputting a high signal for a predetermined time when the input signal of more than the reference voltage is input; A synchronization circuit unit for synchronizing an actual input path with the timer; A comparison circuit unit for receiving an output signal from the timer and the synchronization circuit and comparing it with a reference voltage; When the signal of the comparison circuit section is in a high state, it is achieved by constructing a latch circuit section for continuously holding this signal.
이하, 본 고안의 바람직한 실시예를 첨부된 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention in detail as follows.
제1도는 본 고안의 과부한 감지회를 설명하기 위한 구성도이고, 제2도는 본 고안의 과부하 감지회로도이다.1 is a configuration diagram for explaining the excessive detection time of the present invention, Figure 2 is an overload detection circuit diagram of the present invention.
제1도는 도시한 바와 같이 본 고안은 기준전압이상의 입력신호가 입력되면 소정시간동안 하이신호를 출력하는 타이머(10)와, 실제 입력신호를 상기 타이머와 동기시키기 위한 동기회로부(20)와, 상기 타이머(10)와 상기 동기회로부(20)의 출력신호를 받아 기준전압과 비교하기 위한 비교회로부터(30)와, 상기 비교회로부(30)의 신호가 하이상태이면 이 신호를 계속 유지시키기 위한 래치회로부(40)로 구성된다. 제1도의 구성도를 제2도에 도시된 회로도에 의거 설명하면 저항(R1) 및 콘덴서(C1)의 시정수 값에 의해 출력되도록 연결된 타이머(10)와, 상기 타이머(10)의 입출력간의 딜레이 시간(Td)동안 만큼을 동기시키기 위해 오피엠프(OP1)의 입력측 비반전단자(+)에 저항(R2) 및 콘덴서(C2)가 병렬연결된 동기회로부(20)와, 상기 타이머(10)의 출력(U1)과 동기회로부(20)의 출력(U2)이 각각 저항(R3, R4)을 통해 일측이 접지된 저항(R5) 및 오피앰프(OP2)의 반전단자(+)에 연결된 비교회로부터(30)와, 상기 비교회로부(30)의 출력(U3)이 저항(R9)을 통해 오피앰프(OP3)의 비반전단자(+) 및 역방향 다이오드(D1)를 거친 오피앰프(OP3)의 반전단자(-)에 연결된 래치회로부(40)로 이루어진다.1 shows a timer 10 for outputting a high signal for a predetermined time when an input signal of more than a reference voltage is input, a synchronization circuit 20 for synchronizing an actual input signal with the timer, and A latch 30 for holding the output signal of the timer 10 and the synchronization circuit unit 20 for comparison with a reference voltage and for maintaining the signal when the signal of the comparison circuit unit 30 is in a high state. It consists of a circuit part 40. Referring to the configuration diagram of FIG. 1 based on the circuit diagram shown in FIG. 2, a delay between the timer 10 connected to be output by the time constant value of the resistor R1 and the capacitor C1 and an input / output of the timer 10 is provided. A synchronizing circuit section 20 in which a resistor R2 and a capacitor C2 are connected in parallel to the non-inverting terminal + of the op amp OP1 for synchronizing as much as time Td, and the output of the timer 10; (U1) and the output (U2) of the synchronous circuit unit 20 from the comparison circuit connected to the inverting terminal (+) of the resistor (R5) and op amp (OP2) grounded at one side through the resistors (R3, R4), respectively ( 30 and the inverting terminal of the op amp OP3 through the non-inverting terminal (+) of the op amp OP3 and the reverse diode D1 through the output R3 of the comparison circuit unit 30 through the resistor R9. It consists of a latch circuit portion 40 connected to (-).
이와 같이 구성된 본 고안의 작용(작동)효과를 상세히 설명하면 다음과 같다.Referring to the operation (operation) effect of the present invention configured as described in detail as follows.
정상상태의 전압이 인가될 경우에는 타이머(10)의 입력을 통해 하이신호가 인가된다. 이와 같은 상태에서 이상전압이 발생하게 되면 제3도에 도시된 바와 같이 입력신호(Vi)는 로우상태로 되면 타이머(10)의 출력(U1)은 매우 짧은 딜레이 시간(Td)을 거쳐 설정된 소정시간(T)동안 하이상태로 인가된다.When a steady state voltage is applied, a high signal is applied through the input of the timer 10. When an abnormal voltage is generated in such a state, as shown in FIG. 3, when the input signal Vi becomes low, the output U1 of the timer 10 is set for a predetermined time through a very short delay time Td. It is applied high during (T).
이와 동시에 동기회로부(20)에는 이상상태 전압의 입력신호(Vi)가 인가되면 저항(R2) 및 콘덴서(C2)의 시정수 값에 의해 상기 타이머(10)의 딜레이 시간(Td)만큼 딜레이되어 입력신호가 출력디고 이에 의해 상기 타이머(10)와 신호가 동기된다.At the same time, when the input signal Vi of the abnormal state voltage is applied to the synchronous circuit unit 20, the delay time Td of the timer 10 is delayed by the time constant values of the resistor R2 and the capacitor C2. A signal is output, whereby the signal is synchronized with the timer 10.
제4도는 본 고안에 의한 과부하로 판단하지 않는 경우를 설명하기 위한 신호파형도로서, 타이머(10)의 출력(U1)을 통한 설정기간(T)보다 동기회로부(20)의 출력(U2)을 통한 이상전류 유입시가(T1)이 적을 경우에 출력(U1, U2)은 각각 ①번지점에서는 로우, 하이상태가 되고, ②번지점에서는 하이, 로우상태가 되며, ③번지점에서는 하이, 하이상태가 되고, ④번지점에서는 로우, 하이상태의 전압이 된다.4 is a signal waveform diagram for explaining the case of not determining the overload according to the present invention. The output U2 of the synchronization circuit unit 20 is set more than the setting period T through the output U1 of the timer 10. If the abnormal current inflow time (T1) is small, the outputs (U1, U2) become low and high at the ① point, and are high and low at the ② point, and high and high at the ③ point. It is in the state, and at the point ④, it becomes the low and high voltage.
따라서 오피앰프(OP2) 의 반전단자(-)에 입력되는 신호는 오아게이트의 특성으로 인해 하이상태의 정압(VA)이 인가되고 오피앰프(OP2)의 비반전단자(+)에 연결된 분배저항(R6, R7)에 의한 기준전압값(VR1) 보다 크게 되어 오피앰프(OP2)의 출력(U3)은 로우상태가 된다. 즉 풀트신호가 출력되지 않게 되어 래치회로부(40)는 작동하지 않게 된다.Therefore, the signal input to the inverting terminal (-) of the op amp (OP2) is a distribution resistor connected to the non-inverting terminal (+) of the op amp (OP2) is applied to the positive voltage (V A ) of the high state due to the characteristics of the OA gate It becomes larger than the reference voltage value V R1 by R6 and R7, and the output U3 of the operational amplifier OP2 goes low. That is, since the pull signal is not output, the latch circuit unit 40 does not operate.
이와 같이 타이머(10)에 의해 설정된 소정시간(T)내에 입력되는 미약한 노이즈나 임펄스성 전압잡음은 과전압으로 판단하지 않게 딘다.In this way, the weak noise and the impulsive voltage noise input within the predetermined time T set by the timer 10 are determined not to be overvoltage.
반면에 타이머(10)에 의해 설정된 소정시간(T)보다 긴 입력신호(Vi)가 입력되었을 경우 제4도를 참조하여 설명하면, 타이머(10)의 출력(U1)을 통한 설정시간(T)보다 동기회로부(20)의 출력(U2)을 통한 이상전류 유입시간(T1)이 길 경우에 출력(U1, U2)은 각각 ①번지점에서는 로우, 하이상태가 되고, ②번지점에서는 하이, 로우상태가 되며, ③번지점에서는 로우, 로우상태가 되고, ④번지점에서는 로우, 하이상태의 전압이 된다.On the other hand, when an input signal Vi longer than the predetermined time T set by the timer 10 is inputted, referring to FIG. 4, the setting time T through the output U1 of the timer 10 is described. When the abnormal current inflow time T1 through the output U2 of the synchronous circuit unit 20 is longer, the outputs U1 and U2 become low and high at the ① point, respectively, and high and low at the ② point. It becomes the state, and it becomes low and low state at the point ③, and it becomes the voltage of low and high state at the point ④.
여기서 오피앰프(OP2)의 반전단자(-)에 입력되는 신호는 오아게이트의 특성으로 인해 ① 및 ②번지점에서는 하이상태의 전압(VA)이 인가되어 오피앰프(OP2)의 비반전단자(+)에 연결된 분배저항(R6, R7)에 의한 기준전압값(VA1)보다 크게 되어 오피앰프(OP2)의 출력 (U3)은 로우상태가 된다.Here, the signal input to the inverting terminal (-) of the op amp (OP2) is applied to the non-inverting terminal of the op amp (OP2) by applying a high voltage (V A ) at the ① and ② points due to the characteristics of the OA gate. The output voltage U3 of the operational amplifier OP2 goes low because the reference voltage value V A1 is increased by the distribution resistors R6 and R7 connected to +).
그러나 ③번지점에서는 로우, 로우상태이기 때문에 오피앰프(OP2)의 비반전단자(+)에 연결된 분배저항(R6, R7)에 의한 기준전압값(VA1)이 더 크게 되어 오피앰프(OP2)의 출력은 하이상태의 전압이 인가된다. 즉 폴트신호가 출력되어 래치회로부(40)가 작동하게 된다.However, at the point ③, the signal is low and low, so the reference voltage value V A1 is increased by the distribution resistors R6 and R7 connected to the non-inverting terminal (+) of the op amp OP2. The output of the high voltage is applied. That is, the fault signal is output to operate the latch circuit unit 40.
래치회로부(40)의 오피앰프(OP3)의 비반전단자(+)에 인가되는 하이신호는 분배저항(R10, R11)에 의해 설정딘 기준전압값(VR2)보다 크게 되어 오피앰프(OP3)의 출력(VO)은 하이상태가 되고 이 출력은 다이오드(D1)를 통해 피이드백되어 리셋시키기 않는 한 계속 하이상태를 유지하게 된다.The high signal applied to the non-inverting terminal (+) of the op amp (OP3) of the latch circuit unit 40 is greater than the reference voltage value (V R2 ) set by the distribution resistors (R10, R11), so that the op amp (OP3) The output of VO goes high and this output remains high unless fed back through the diode D1 to reset.
따라서 래치회로부(40)의 작용에 의해 ④번지점에서의 출력(U1, U2)이 로우, 상이상태의 전압이 되더라도 오피앰프(OP3)의 출력(VO)은 계속 하이상태를 유지하게 된다.Therefore, even when the outputs U1 and U2 at the point ④ become low and different voltages due to the action of the latch circuit unit 40, the output VO of the operational amplifier OP3 remains high.
이와 같이 타이머(10)에 의해 설정된 소정시간(T)을 경과하는 입력전압(Vi)일 경우에는 미약한 노이즈나 임펄스성 전압잡음이 아닌 과전압 상태, 즉 오버로드(OVER LOAD)로 판단하게 되는 것이다.In the case of the input voltage Vi that passes the predetermined time T set by the timer 10 as described above, it is judged as an overvoltage state, ie, OVER LOAD, not weak noise or impulsive voltage noise. .
상술한 바와 같이 본 고안은 입력되는 신호가 과부하상태의 전압인지 아니면 단지 기분전압이상으로 입력되는 미약한 노이즈나 임펄스성 전압인지를 정확히 판단하여 과부하에 의한 신호 입력시민 폴트신호를 래치시키도록 함으로써 시스템이 소손되는 것을 방지할 수 있을 뿐만 아니라 시스템 작업공정의 효율화를 기할 수 있는 유용한 효과가 있다.As described above, the present invention accurately latches the signal input civil fault signal due to overload by accurately determining whether the input signal is an overload voltage or a weak noise or impulsive voltage inputted just above the mood voltage. Not only can it be prevented from being burned, but there is also a useful effect to improve the efficiency of the system work process.
Claims (4)
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