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JPWO2005013107A1 - 半導体装置及び半導体装置の駆動方法 - Google Patents

半導体装置及び半導体装置の駆動方法 Download PDF

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JPWO2005013107A1 JP2005512477A JP2005512477A JPWO2005013107A1 JP WO2005013107 A1 JPWO2005013107 A1 JP WO2005013107A1 JP 2005512477 A JP2005512477 A JP 2005512477A JP 2005512477 A JP2005512477 A JP 2005512477A JP WO2005013107 A1 JPWO2005013107 A1 JP WO2005013107A1
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Abstract

クロック信号のばらつきを抑えることができる半導体装置の提供を課題とする。本発明では、単一のクロック信号を複数のクロック信号に分け、複数の各回路に供給する半導体装置において、設計段階で複数の各クロック信号の伝搬遅延時間を完全に固定するのではなく、半導体装置の形成後においてもクロック信号の伝搬遅延時間を適宜変更できるような回路(可変遅延回路)を設けておく。そして該可変遅延回路を用い、可変遅延回路の後段に設けられた回路を所望の条件で正常に動作させることができるように、伝搬遅延時間のばらつきを補正する。具体的には、各クロック信号の位相を制御する。

Description

本発明は、伝搬遅延によるクロック信号の位相のずれを補正する機能を備えた半導体装置及び半導体装置の駆動方法に関する。
近年、フラットパネルディスプレイにおいて集積回路を画素部と同じ安価なガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されており、その流れから、薄膜の半導体膜を用いた、大規模集積回路の形成に関する研究も進められている。CPU等の大規模集積回路の設計には、論理機能のみを評価するシミュレーションだけではなく、配線容量や、トランジスタのゲート電極と活性層の間に形成される容量(ゲート容量)に起因する伝搬遅延などの情報を取り入れたシミュレーションを行なうことが、非常に重要である。特に薄膜の半導体膜を用いて形成された集積回路の場合、単結晶のシリコンウェハに形成された集積回路に比べて集積度が低いため、配線容量が抑えにくく、クロック信号の伝搬遅延時間が長くなる傾向が強い。そのため、設計段階において正確な伝搬遅延時間を割り出し、シミュレーションにより動作を確認しておくことは、歩留まり向上や周波数特性の確保のために必要不可欠である。
しかし、薄膜の半導体膜を用いて形成された半導体素子は、単結品のシリコンウェハを用いて形成された半導体素子に比べ特性がばらつきやすい。そのため、ゲート容量に起因するクロック信号の伝搬遅延時間にもばらつきが生じやすいという問題がある。つまりそのゲート容量に起因するクロック信号の伝搬遅延時間は、実際に集積回路を形成してみるまで正確に把握することができないので、該伝搬遅延時間を正確にシミュレーションで割り出すことができない。そのため、高周波数特性や高歩留まりを実現することが難しい。
一方、単結晶のシリコンウェハを用いた集積回路では、例えば2GHz程度の動作周波数を確保できるCPUが実用化されており、高周波数化が進んでいる。そして将来的には、より高い動作周波数を確保することができる集積回路の実現が期待されているが、このような高周波数動作においては、単結晶のシリコンウェハを用いた場合でも、半導体素子の特性のばらつきに起因する伝搬遅延時間のばらつきが問題になってくる。つまり、動作周波数が高くなると、クロック信号の周期に対する該伝搬遅延時間のばらつきの割合が増大し、薄膜の半導体膜を用いた集積回路と同様に、高周波数特性や高歩留まりを実現することが難しい。
本発明は上記問題に鑑み、クロック信号のばらつきを抑えることができる半導体装置及び半導体装置の駆動方法の提供を課題とする。
本発明では、単一のクロック信号を複数のクロック信号に分け、複数の各回路に供給する半導体装置において、設計段階で複数の各クロック信号の伝搬遅延時間を完全に固定するのではなく、半導体装置の形成後においてもクロック信号の伝搬遅延時間を適宜変更できるような回路(可変遅延回路)を設けておく。そして該可変遅延回路を用い、可変遅延回路の後段に設けられた回路を所望の条件で正常に動作させることができるように、伝搬遅延時間のばらつきを補正する。具体的には、各クロック信号の位相を制御する。
なおクロック信号は、半導体装置の基本的動作のタイミングを決定する制御信号であり、半導体装置は、クロック信号が入力されて初めて、本来の機能を行なうことができる。よって、半導体装置が機能する以前の設定に相当するクロック信号の伝搬遅延のバランスの設定を行なうことは、通常不可能である。本発明の半導体装置が有する可変遅延回路は、基本的動作を行なう回路とは異なる系統で制御することができるので、半導体装置内でクロック信号の伝搬遅延のバランスをとることができる。
可変遅延回路は、クロック信号を遅延させることができる素子(遅延素子)が複数設けられており、また該複数の遅延素子を1つまたは複数選択できるスイッチング素子が備えられた回路(セレクタ)が設けられている。可変遅延回路に入力されたクロック信号は、セレクタによって選択された遅延素子によって伝搬遅延し、位相が後方にずれ、後段の回路に出力される。そして、この伝搬遅延の度合いは、セレクタによって選択された遅延素子の数及び各遅延素子によって生じる伝搬遅延時間で決まる。よって、セレクタの後段に設けられた回路が所望の条件で正常に動作するように、選択するべき遅延素子を決定すれば、設計の段階では把握しきれなかった伝搬遅延時間のばらつきを、実際に半導体装置を形成した後に補正することができる。
なお本発明の半導体装置において、伝搬遅延のばらつきを抑える対象となる信号は、クロック信号に限定されない。クロック信号以外であっても、チップ内の広範な領域で用いられる様々な制御信号に関しても、信号間の遅延によるばらつきを抑えることが重要であり、本発明を適用することができる。
なお選択するべき最適な遅延素子は、実際に選択してみて半導体装置の動作の状態を確認しながら決めることができる。そして選択すべき遅延素子が決まったら、その情報をメモリ等に記憶しておけば、半導体装置を本来の目的のために動作させる際に、最適な遅延素子を選択することができる。
なお本発明では、例えばインバータ、バッファ、抵抗などを遅延素子として用いることができる。なお遅延素子として用いることができる論理素子は上記素子に限定されず、クロック信号の周期を維持したまま、遅延させることができる素子であれば良い。
なお本発明の範疇に含まれる半導体装置には、マイクロプロセッサ、画像処理回路などの集積回路や、半導体表示装置等、ありとあらゆる半導体装置が含まれる。半導体表示装置には、液晶表示装置、有機発光素子(OLED)に代表される発光素子を各画素に備えた発光装置、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置がその範疇に含まれる。
本発明は上記構成により、クロック信号の伝搬遅延による、シミュレーションで割り出すことができないクロック信号の位相のずれを、実際に半導体装置を形成した後で補正することができ、半導体装置の周波数特性を向上したり、歩留まりを高めたりすることができる。
[図1]図1は、本発明の可変遅延回路のブロック図と、クロック信号のタイミングチャートである。
[図2]図2は、可変遅延回路の構成を示すブロック図である。
[図3]図3は、本発明の半導体装置の構成を示すブロック図と、クロック信号のタイミングチャートである。
[図4]図4は、伝搬遅延時間の最適化を行なうためのフローチャートである。
[図5]図5は、本発明の半導体装置の構成を示すブロック図である。
[図6]図6は、可変遅延回路の構成を示すブロック図である。
[図7]図7は、可変遅延回路の構成を示すブロック図である。
[図8]図8は、可変遅延回路の回路図である。
[図9]図9は、本発明の半導体装置の一つである、CPUのブロック図である。
[図10]図10は、本発明の半導体装置を用いた電子機器の図である。
符号の説明
100 可変遅延回路、200 可変遅延回路、201_1 遅延素子、201_2 遅延素子、201_3 遅延素子、201_n 遅延素子、202_1 スイッチング素子、202_2 スイッチング素子、202_3 スイッチング素子、202_4 スイッチング素子、202_(n+1) スイッチング素子、203 セレクタ、204 デコーダ、205 レジスタ、210 バッファ 220_1 インバータ、220_2 インバータ、220_3 インバータ、220_4 インバータ、300 半導体装置、301 内部クロック生成部、302a 回路A、302b 回路B、302c 回路C、303a 可変遅延回路、303b 可変遅延回路、303c 可変遅延回路、500 チップ、501 内部クロック生成部、502a 回路A、502b 回路B、502c 回路C、503a 可変遅延回路、503b 可変遅延回路、503c 可変遅延回路、504 ROM I/F、510チップ、511 ROM、600 可変遅延回路、601_1 遅延素子、601_2 遅延素子、601_3 遅延素子、601_n 遅延素子、602 セレクタ、602_1 スイッチング素子、602_2 スイッチング素子、602_3 スイッチング素子、602_4 スイッチング素子、602_(n+1)スイッチング素子、603 セレクタ、603_1 スイッチング素子、603_2 スイッチング素子、603_3 スイッチング素子、603_4 スイッチング素子、603_(n+1) スイッチング素子、604 デコーダ、605 デコーダ、606 レジスタ、700 可変遅延回路、701_1 遅延素子、701_2 遅延素子、701_3 遅延素子、701_n 遅延素子、702_1 スイッチング素子、702_2 スイッチング素子、702_3 スイッチング素子、702_n スイッチング素子、704 セレクタ、706 レジスタ、900 基板、901 ALU、902 ALU Controller、903 Instruction Decoder、904 Interrupt Controller、905 Timing Controller、906 Register、907 Register Controller、908 Bus I/F、909 ROM、910 可変遅延回路、911 可変遅延回路、912 可変遅延回路、913 可変遅延回路、914 可変遅延回路、915 可変遅延回路、920 ROM I/F、2001 本体、2002 表示部、2003 操作キー、2004 モデム、2101 本体、2102 表示部、2103 音声入力部、2104 音声出力部、2105 操作キー、2106 外部接続ポート、2107 アンテナ、2201 本体、2202 表示部、2203 接続端子、2301 本体、2302 表示部、2303 操作キー、2401 本体、2402 表示部、2403 キーボード、2404 タッチパッド、2405 外部接続ポート、2406電源プラグ
本発明の半導体装置に備えられている可変遅延回路の動作について、図1を用いて説明する。図1(A)に示すように、可変遅延回路100には、遅延素子の選択により伝搬遅延時間を制御することができる選択信号と、補正前のクロック信号CLK(IN)が入力されている。そして可変遅延回路100からは、選択信号によって伝搬遅延時間が制御されたクロック信号CLK(OUT)が出力される。選択信号により制御される伝搬遅延時間は、半導体装置を所望の動作条件で動作させるための理想的な位相を有するクロック信号CLK(IN0)と、半導体装置を形成した後に実際に得られるクロック信号CLK(IN)との間で生じる時間の差、または位相差によって決まる。
理想的なクロック信号CLK(IN0)と、半導体装置を形成した後に実際に得られるクロック信号CLK(IN)と、可変遅延回路100によって補正された後のクロック信号CLK(OUT)との間の時間の差について、図1(B)に示すタイミングチャートを例に挙げて説明する。図1(B)に示すように、半導体装置の設計段階におけるクロック信号CLK(IN0)の周期が、例えば10dであり、クロック信号CLK(IN0)と、半導体装置を形成した後に実際に得られるクロック信号CLK(IN)との間の時間の差が2dであると仮定する。つまり、クロック信号CLK(IN0)のエッジの立ち上がりから、伝搬遅延時間2dが過ぎるタイミングで、クロック信号CLK(IN)のエッジの立ち上がりが生じるものとする。
この場合、可変遅延回路100から出力されるクロック信号CLK(OUT)と、理想的なクロック信号CLK(IN0)との立ち上がりのエッジを同期させるためには、実際に生じた伝搬遅延時間2dを周期10dから差し引いた時間(10d−2d=8d)だけ、入力されたクロック信号CLK(IN)を可変遅延回路100において遅延させれば良い。上記構成により、可変遅延回路100から出力されるクロック信号CLK(OUT)は、理想的なクロック信号CLK(IN0)に比べて丁度1周期分(10d)遅延することになるので、結果的にエッジの立ち上がりが同期することになる。
なおエッジの立ち上がりは、完全に同期させることが最も望ましいが、半導体装置が所望の条件で動作する程度に揃えれば良い。
また設定が可能な伝搬遅延時間の範囲は、例えば、設計段階において半導体装置が確実に動作すると推定される範囲に定めることができる。つまり、製造時の伝搬遅延時間のばらつきをカバーできるように、伝搬遅延時間の範囲を設計すると良い。
可変遅延回路における伝搬遅延時間の制御は、選択信号によって選択される遅延素子によって決まる。図2に、本発明の半導体装置に備えられている、可変遅延回路200のより具体的な構成の一形態を示す。図2に示す可変遅延回路200は、遅延素子201_1〜201_nと、該遅延素子を単数または複数選択するためのスイッチング素子202_1〜202_(n+1)が備えられたセレクタ203と、スイッチング素子202_1〜202_(n+1)の1つを選択するための選択信号をデコードし、セレクタ203に供給するデコーダ204と、選択信号を可変遅延回路200内に記憶しておくためのレジスタ205とを有している。
セレクタ203によって、選択信号に従って遅延素子201_1〜201_nを選択することができる。なお、選択信号を記憶するためのレジスタ205は、必ずしも可変遅延回路200内に設ける必要はなく、可変遅延回路とは別個に設けられたレジスタで代用しても良い。なおレジスタ205に選択信号が入力される前に、リセット信号により、レジスタ205を初期化しておいても良い。
入力された選択信号によってスイッチング素子202_1〜202_(n+1)の1つが選択されオンになると、該スイッチング素子202_1〜202_(n+1)によって選択された遅延素子によってクロック信号(IN)が遅延し、クロック信号CLK(OUT)として可変遅延回路200の後段の回路に供給される。なお遅延素子201_1〜201_nによって得られる伝搬遅延時間を、それぞれσ〜σであると仮定する。
例えば遅延素子201_1の入力側に設けられたスイッチング素子202_1が選択されると、全ての遅延素子は選択されないことになる。よってこの場合、伝搬遅延時間dは理想的には0となり、入力されたクロック信号CLK(IN)が、そのままクロック信号CLK(OUT)として出力される。また、遅延素子201_1の出力側のスイッチング素子202_2が選択されると、遅延素子201_1が選択され、伝搬遅延時間dは理想的にはσとなる。また、遅延素子201_2の出力側のスイッチング素子202_3が選択されると、遅延素子201_1及び遅延素子201_2が選択され、伝搬遅延時間dは理想的にはσ+σとなる。
このように、スイッチング素子202_1〜202_(n+1)の選択を制御することで、下記の表1に示すように、伝搬遅延時間がd〜dとなるように制御することができる。
Figure 2005013107
なお実際には、配線容量やゲート容量に起因する伝搬遅延が多少なりとも発生しているため、表1に示した伝搬遅延時間に誤差が生じる可能性がある。上記誤差を含めて補正を行なう場合も、遅延素子201_1〜201_nの選択を制御することで、ある程度補償することができる。
なお実際の半導体装置では、同一のクロック信号CLKに従って動作する回路が複数設けられており、実際に半導体装置を動作させる際に、該複数の回路間におけるクロック信号CLKの伝搬遅延時間の差が問題となる。図3(A)に、本発明の半導体装置の一形態を、ブロック図で示す。
半導体装置300には、基準となる基準クロック信号CLKが入力されており、内部クロック生成部301において周波数、振幅等が特定の値に変換され、クロック信号CLK(IN)として、回路A302a、回路B302b、回路C302cにそれぞれ供給される。半導体装置300には、回路A302a、回路B302b、回路C302cにそれぞれ対応する可変遅延回路303a、303b、303cが設けられているものとする。
なお図3(A)では、内部クロック生成部301において基準クロックCLKの周波数、振幅等が特定の値に変換されているが、本発明の半導体装置はこの構成に限定されない。入力された基準クロック信号CLKを、そのままクロック信号CLK(IN)として回路A302a、回路B302b、回路C302cにそれぞれ供給しても良い。
そして、内部クロック生成部301から出力されたクロック信号CLK(IN)が、伝搬遅延時間のばらつきにより、互いに位相の異なるクロック信号CLKa(IN)、クロック信号CLKb(IN)、クロック信号CLKc(IN)として、可変遅延回路303a、303b、303cに入力されると仮定する。
図3(B)に、各クロック信号のタイミングチャートを示す。図3(B)に示すように、クロック信号CLK(IN)の周期を10dとし、クロック信号CLK(IN)に対して、クロック信号CLKa(IN)は3d、クロック信号CLKb(IN)は2d、クロック信号CLKc(IN)は5dだけ、伝搬遅延時間が生じていると仮定する。
各回路に入力されるクロック信号CLKa(OUT)、クロック信号CLKb(OUT)、クロック信号CLKc(OUT)の立ち上がりのエッジは、クロック信号CLK(IN)の立ち上がりのエッジと同期させる必要はないが、互いに許容範囲内となるように同期させる必要がある。よって、最も遅延の著しいクロック信号CLKc(IN)に合わせて、クロック信号CLKa(IN)と、クロック信号CLKb(IN)を遅延させれば良い。
従って、可変遅延回路303aは、クロック信号CLKa(IN)を2dだけ遅延させ、クロック信号CLKa(OUT)として後段の回路A302aに供給する。同様に、可変遅延回路303bは、クロック信号CLKb(IN)を3dだけ遅延させ、クロック信号CLKb(OUT)として後段の回路B302bに供給する。可変遅延回路303cでは、クロック信号CLKc(IN)をそのままクロック信号CLKc(OUT)として後段の回路C302cに供給する。
上記構成により、クロック信号CLKa(OUT)と、クロック信号CLKb(OUT)と、クロック信号CLKc(OUT)の立ち上がりのエッジが、全て同期する。上述したように、エッジの立ち上がりは、完全に同期させることが最も望ましいが、半導体装置が所望の条件で動作する程度に揃えれば良い。
次に、可変遅延回路によって制御される、伝搬遅延時間の最適化方法について説明する。
図4に、伝搬遅延時間の最適化の流れを、フローチャートで示す。伝搬遅延時間の最適化が開始され、まず、1つの伝搬遅延時間が選択信号によって選択される。ここでは最も短い伝搬遅延時間dが選択されると仮定する。そして、該伝搬遅延時間dだけ遅延されたクロック信号CLKに従って、半導体装置を所望の動作条件で動作させる。このとき、半導体装置の動作の状態に問題なしと判断された場合は、最適化が終了し、可変遅延回路の伝搬遅延時間はdに決定する。問題がありと判断された場合は、dよりも長い伝搬遅延時間dが選択される。
そして同様に、該伝搬遅延時間dだけ遅延されたクロック信号CLKに従って、半導体装置を所望の動作条件で動作させる。このとき、半導体装置の動作の状態に問題なしと判断された場合は、最適化が終了し、可変遅延回路の伝搬遅延時間はdに決定する。問題がありと判断された場合は、dよりも長い伝搬遅延時間dが選択され、再び上記動作が繰り返される。
全ての伝搬遅延時間を選択してもなお、半導体装置の動作状態に問題がありと判断された場合は、当該動作条件下では動作が不可という判断が下される。この場合、他の可変遅延回路の伝搬遅延時間を最適化してから、再び当該可変遅延回路の伝搬遅延時間の最適化を行なうことで、動作を確認できる場合がある。
最適化によって伝搬遅延時間が得られたら、可変遅延回路において上記伝搬遅延時間を選択するための選択信号を、レジスタなどに記憶しておくことができる。
なお、伝搬遅延時間の最適化は、半導体装置を製品として出荷する前に行なっても良いし、出荷後に行なっても良い。前者の場合、最適な伝搬遅延時間がデータとして記憶された不揮発性メモリを、半導体装置に設けておくことが必要である。後者の場合、電源投入時など定められたタイミングで自動的に行なっても良いし、ユーザーが手動で行なっても良い。
図5に、可変遅延回路において伝搬遅延時間を設定するためのデータを不揮発性メモリから読み出す、本発明の半導体装置の一形態をブロック図で示す。図5において、チップ500には内部クロック生成部501と、回路A502a、回路B502b、回路C502cと、回路A502a、回路B502b、回路C502cにそれぞれ対応する可変遅延回路503a、503b、503cと、ROM用のインターフェース(ROM I/F)504が設けられている。
またチップ510には、ROM511が設けられている。ROM511には、可変遅延回路503a、503b、503cにおいて用いられる伝搬遅延時間のデータ、或いは可変遅延回路503a、503b、503cにおいて選択される遅延素子のデータが記憶されている。
ROM511からの読み込みは、チップ500のリセット動作後、もしくはリセット動作の一環として、自動的に行なわれる。ROM511から、各可変遅延回路503a、503b、503cに対応した選択信号を情報として含むデータを読み出し、ROM I/F504を介して、対応する可変遅延回路503a、503b、503c内のレジスタに書き込む。なおリセット動作時には、ROM511からの読み込み前に可変遅延回路内のレジスタの初期化を行なっても良い。
そして可変遅延回路503a、503b、503cでは、レジスタに記憶されたデータに従ってセレクタが動作し、伝搬遅延時間を設定することができる。
本実施例では、本発明の可変遅延回路の一形態について説明する。図6に、本実施例の可変遅延回路の構成をブロック図で示す。本実施例の可変遅延回路600は、遅延素子601_1〜601_nと、該遅延素子を選択するためのスイッチング素子602_1〜602_(n+1)が備えられたセレクタ602と、同じく該遅延素子を選択するためのスイッチング素子603_1〜603_(n+1)が備えられたセレクタ603とを有している。さらに本実施例の可変遅延回路600は、スイッチング素子602_1〜602_(n+1)の1つを選択するための選択信号をデコードし、セレクタ602に供給するデコーダ604と、スイッチング素子603_1〜603_(n+1)の1つを選択するための選択信号をデコードし、セレクタ603に供給するデコーダ605と、レジスタ606とを有している。
セレクタ602、セレクタ603によって、選択信号に従って遅延素子601_1〜601_nを選択することができる。
なお、選択信号を記憶するためのレジスタ606は、必ずしも可変遅延回路600内に設ける必要はなく、可変遅延回路600とは別個に設けられたレジスタで代用しても良い。
選択信号が可変遅延回路600に入力されると、レジスタ606に該選択信号が書き込まれる。なおレジスタ606に選択信号を書き込む前に、リセット信号によりレジスタ606を初期化しておいても良い。レジスタ606に書き込まれた選択信号は、デコーダ604、605に供給される。デコーダ604、605は該選択信号をデコードし、セレクタ602、603に供給する。セレクタ602、603では、該デコードされた選択信号によって、スイッチング素子が選択される。
このとき、セレクタ602、603において選択されるスイッチング素子は、互いに直列に接続されており、各遅延素子601_1〜601_nを間に挟んでいても良い。例えばスイッチング素子602_1が選択される場合は、直列に接続されているスイッチング素子603_1が選択され、入力されたクロック信号CLK(IN)が、遅延素子を介さずに、直接クロック信号CLK(OUT)として後段の回路に供給される。よってこの場合、伝搬遅延時間dは理想的には0となる。またスイッチング素子602_2が選択される場合は、遅延素子601_1を間に介して直列に接続されているスイッチ603_2が選択され、入力されたクロック信号CLK(IN)が、遅延素子601_1によって伝搬遅延時間dが理想的にはσとなり、σだけ遅延したクロック信号CLK(OUT)が後段の回路に供給される。
このように、スイッチング素子602_1〜602_(n+1)、スイッチング素子603_1〜603_(n−1)の選択を制御することで、下記の表2に示すように、伝搬遅延時間がd〜dとなるように制御することができる。
Figure 2005013107
Figure 2005013107
なお本実施例では、遅延素子601_1〜601_nの入力側と出力側の両方にセレクタを設けているが、出力側にのみセレクタを設けていても良い。
本実施例では、本発明の可変遅延回路の一形態について説明する。図7に、本実施例の可変遅延回路の構成をブロック図で示す。本実施例の可変遅延回路700は、遅延素子701_1〜701_nと、該遅延素子を選択するためのセレクタ704が備えられている。セレクタ704はスイッチング素子702_1〜702_nを有している。さらに本実施例の可変遅延回路700は、スイッチング素子702_1〜702_nを選択するための選択信号を記憶しておくレジスタ706を有している。
なお、選択信号を記憶するためのレジスタ706は、必ずしも可変遅延回路700内に設ける必要はなく、可変遅延回路700とは別個に設けられたレジスタで代用しても良い。
本実施例では、各スイッチング素子702_1〜702_nによって、各遅延素子701_1〜701_nの入力側と出力側のいずれか一方が選択され、後段の遅延素子の入力側或いは可変遅延回路700の出力側と接続される。上記構成により、各遅延素子701_1〜701_nを単独で選択することができる上に、各遅延素子701_1〜701_nを複数選択することもできる。そして複数選択する場合、遅延素子はランダムに選び出すことができ、図2、図6に示す可変遅延回路に比べて、より少ない遅延素子で伝搬遅延時間をより細かく設定することができる。
例えば、全てのスイッチング素子702_1〜702_nが、各遅延素子701_1〜701_nの入力側を選択している場合、全ての遅延素子701_1〜701_nが選択されないことになる。よってこの場合、伝搬遅延時間dは理想的には0となる。また例えば、スイッチング素子702_1のみが対応する遅延素子701_1の出力側を選択している場合、遅延素子701_1のみが選択されるので、伝搬遅延時間dは理想的にはσとなる。また例えば、スイッチング素子702_1、スイッチング素子702_3のみが、対応する遅延素子701_1の出力側、遅延素子701_3の出力側を選択している場合、遅延素子701_1、遅延素子701_3のみが選択されるので、伝搬遅延時間dは理想的にはσ+σとなる。
このように、スイッチング素子702_1〜702_nの選択を制御することで、下記の表3に示すように、伝搬遅延時間がd〜dとなるように制御することができる。なおこの場合、σ:σ:σ:…:σ=2:2:2:…:2n−1とすることで、2段階の伝搬遅延時間の設定が可能になる。
Figure 2005013107
次に、図2に示した可変遅延回路200において、遅延素子が3つ設けられた場合(n=3)の具体的な回路構成の一例を、図8に示す。なお図8では、セレクタ203と遅延素子201_1〜201_3のみを示す。
図8において、遅延素子201_1〜201_3は、バッファ210を3つずつ有している。なお遅延素子201_1〜201_3に用いられるバッファの数は3つに限定されず、単数であっても良いし、3以外の複数であっても良い。また遅延素子201_1〜201_3に用いられる素子はバッファに限定されず、インバータ、抵抗など他の素子であっても良い。そして本実施例では、各遅延素子201_1〜201_3に用いられるバッファの数を全て揃えているが、異なる数のバッファを有していても良い。
またセレクタ203は、トランスミッションゲートを用いたスイッチング素子202_1〜202_4を有しており、さらに各スイッチング素子202_1〜202_4に対応したインバータ220_1〜220_4を有している。デコーダ204からのデコードされた選択信号と、該選択信号がインバータ220_1〜220_4によって反転された信号とによって、スイッチング素子202_1〜202_4のスイッチングが制御され、遅延素子201_1〜201_3が選択される。
なお遅延素子201_1によって生じる伝搬遅延時間をσ、遅延素子201_2によって生じる伝搬遅延時間をσ、遅延素子201_3によって生じる伝搬遅延時間をσとし、各バッファ210によって生じる伝搬遅延時間は全てdであると仮定する。この場合、σ=σ=σ=3dとなる。よって表1に従うと、d=0、d=3d、d=6d、d=9dと、伝搬遅延時間を設定することができる。
本実施例では、本発明の半導体装置の一つであるCPUの構成について説明する。
図9に、本実施例のCPUの構成を示す。図9に示すCPUは、基板900上に、演算回路(ALU:Arithmetic logic unit)901、ALU Controller902、Instruction Decoder903、Interrupt Controller904、Timing Controller905、Register906、Register Controller907、バスインターフェース(Bus I/F)908、書き換え可能なROM909、ROMインターフェース(ROM I/F)920とを主に有している。ROM909及びROM I/F920は、別チップに設けても良い。勿論、図9に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
Bus I/F908を介してCPUに入力された命令は、Instruction Decoder903に入力され、デコードされた後、ALU Controller902、Interrupt Controller904、Register Controller907、Timing Controller905に入力される。
ALU Controller902、Interrupt Controller904、Register Controller907、Timing Controller905は、デコードされた命令に基づき、各種制御を行なう。具体的にALU Controller902は、ALU901の動作を制御するための信号を生成する。また、Interrupt Controller904は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Register Controller907は、Register906のアドレスを生成し、CPUの状態に応じてRegister906の読み出しや書き込みを行なう。
またTiming Controller905は、ALU901、ALU Controller902、Instruction Decoder903、Interrupt Controller904、Register Controller907、Bus I/F908の動作のタイミングを制御する信号を生成する。例えばTiming Controller905は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。
本実施例のCPUでは、Timing Controller905から供給されるクロック信号CLK2の遅延を補正するための可変遅延回路910〜915が、ALU901、ALU Controller902、Instruction Decoder903、Interrupt Controller904、Register Controller907、Bus I/F908に設けられている。
各可変遅延回路の設定は、リセット動作の直後、もしくはリセット動作の一環として、ROM909からROM I/F920によって読み出され、各可変遅延回路内レジスタに書き込まれる。本動作は、CPUが起動する以前の動作であり、CPUは各可変遅延回路の設定終了後に、初期命令の読み込みを開始する。なお、各可変遅延回路内レジスタのリセット信号による初期値として、設計段階に見積もった期待される値に設定しておいても良い。チップ製造時にクロック信号のばらつきが許容値内に抑えられた場合には、リセット信号による初期化のみで動作可能となる。
なお、ROM I/F920による可変遅延回路の設定は、CPUの本来の動作とは独立であるから、ROM I/F920に供給されるクロック信号は、CPUの他のブロックへ供給されるクロック信号と同一である必要はない。例えば、ROM I/F920による可変遅延回路の設定はリセット動作時の初期に一度行なわれるものであるから、設計マージンの狭い高速クロック信号ではなく、確実に動作させるような比較的低速のクロック信号を、Timing Controller905にて生成し、用いても良い。さらに、クロック信号の入力端子を別系統としても構わない。
上記可変遅延回路910〜915を設けることで、内部クロック信号CLK2の伝搬遅延にばらつきが生じても、CPUを所望の条件で動作させることができる。なお、上記可変遅延回路910〜915は全て設ける必要はなく、伝搬遅延のばらつきが大きい回路の前段に設ける構成としても良い。
また本実施例では、CPUを例に挙げて説明したが、本発明の半導体装置はCPUに限定されない。
本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDVD:Digital Versatile Disc)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の具体例を図10に示す。
図10(A)は携帯情報端末であり、本体2001、表示部2002、操作キー2003、モデム2004等を含む。図10(A)ではモデム2004が取り外し可能な形態の携帯情報端末を示しているが、モデムが本体2001に内蔵されていても良い。本発明の半導体装置は、携帯情報端末の信号処理回路に用いることができる。
図10(B)は携帯電話であり、本体2101、表示部2102、音声入力部2103、音声出力部2104、操作キー2105、外部接続ポート2106、アンテナ2107等を含む。なお、表示部2102は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体装置は、携帯電話の信号処理回路に用いることができる。
図10(C)は電子カードであり、本体2201、表示部2202、接続端子2203等を含む。本発明の半導体装置は、電子カードの信号処理回路に用いることができる。なお図10(C)では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非接触型の機能を持ち合わせた電子カードにも、本発明の半導体装置を用いることができる。
図10(D)は電子ブックであり、本体2301、表示部2302、操作キー2303等を含む。またモデムが本体2301に内蔵されていても良い。本発明の半導体装置は、電子ブックの信号処理回路に用いることができる。
図10(E)はシート型のパーソナルコンピュータであり、本体2401、表示部2402、キーボード2403、タッチパッド2404、外部接続ポート2405、電源プラグ2406等を含む。本発明の半導体装置は、シート型のパーソナルコンピュータの信号処理回路に用いることができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1〜4に示したいずれの構成の半導体装置を用いても良い。

Claims (10)

  1. 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
    前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、可変遅延回路によって位相が制御されていることを特徴とする半導体装置。
  2. 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
    可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレクタとを有し、
    前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、前記複数の遅延素子のうち少なくとも1つを前記セレクタが選択することによって、位相が制御されることを特徴とする半導体装置。
  3. 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
    可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレクタとを有し、
    前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、前記複数の遅延素子のうち少なくとも1つを前記セレクタが選択することによって、位相が制御されており、
    前記複数の各回路に供給される前記複数のクロック信号の位相は全て一致していることを特徴とする半導体装置。
  4. 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
    可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレクタとを有し、
    前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、前記複数の遅延素子のうち少なくとも1つを前記セレクタが選択することによって、位相が制御されており、
    前記セレクタのスイッチングを制御するための信号は、不揮発性メモリから読み出されてレジスタに記憶されることを特徴とする半導体装置。
  5. 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
    可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレクタとを有し、
    前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、前記複数の遅延素子のうち少なくとも1つを前記セレクタが選択することによって、位相が制御されており、
    前記セレクタのスイッチングを制御するための信号は、不揮発性メモリから読み出されてレジスタに記憶され、
    前記複数の各回路に供給される前記複数のクロック信号の位相は全て一致していることを特徴とする半導体装置。
  6. 請求項4または請求項5において、
    前記可変遅延回路は、該可変遅延回路の入力信号と出力信号の間に、前記レジスタに書き込まれた値によって制御された位相差を生じさせる機能を有しており、
    前記レジスタへの書き込みは、前記複数の回路の動作とは独立に行なえることを特徴とする半導体装置。
  7. 請求項1乃至請求項6のいずれか1項において、
    薄膜の半導体膜を用いて形成されていることを特徴とする半導体装置。
  8. 請求項1乃至請求項7のいずれか1項において、
    前記遅延素子は、バッファ、インバータまたは抵抗であることを特徴とする半導体装置。
  9. 請求項1乃至請求項8のいずれか1項において、
    前記半導体装置は、リセット動作後、もしくはリセット動作の一部として、該半導体装置が有する不揮発性メモリから前記レジスタにデータを転送する回路を有することを特徴とする半導体装置。
  10. 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
    前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、位相が制御されていることを特徴とする半導体装置の駆動方法。
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