JPWO2005013107A1 - 半導体装置及び半導体装置の駆動方法 - Google Patents
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Abstract
Description
[図2]図2は、可変遅延回路の構成を示すブロック図である。
[図3]図3は、本発明の半導体装置の構成を示すブロック図と、クロック信号のタイミングチャートである。
[図4]図4は、伝搬遅延時間の最適化を行なうためのフローチャートである。
[図5]図5は、本発明の半導体装置の構成を示すブロック図である。
[図6]図6は、可変遅延回路の構成を示すブロック図である。
[図7]図7は、可変遅延回路の構成を示すブロック図である。
[図8]図8は、可変遅延回路の回路図である。
[図9]図9は、本発明の半導体装置の一つである、CPUのブロック図である。
[図10]図10は、本発明の半導体装置を用いた電子機器の図である。
Claims (10)
- 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、可変遅延回路によって位相が制御されていることを特徴とする半導体装置。 - 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレクタとを有し、
前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、前記複数の遅延素子のうち少なくとも1つを前記セレクタが選択することによって、位相が制御されることを特徴とする半導体装置。 - 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレクタとを有し、
前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、前記複数の遅延素子のうち少なくとも1つを前記セレクタが選択することによって、位相が制御されており、
前記複数の各回路に供給される前記複数のクロック信号の位相は全て一致していることを特徴とする半導体装置。 - 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレクタとを有し、
前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、前記複数の遅延素子のうち少なくとも1つを前記セレクタが選択することによって、位相が制御されており、
前記セレクタのスイッチングを制御するための信号は、不揮発性メモリから読み出されてレジスタに記憶されることを特徴とする半導体装置。 - 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレクタとを有し、
前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、前記複数の遅延素子のうち少なくとも1つを前記セレクタが選択することによって、位相が制御されており、
前記セレクタのスイッチングを制御するための信号は、不揮発性メモリから読み出されてレジスタに記憶され、
前記複数の各回路に供給される前記複数のクロック信号の位相は全て一致していることを特徴とする半導体装置。 - 請求項4または請求項5において、
前記可変遅延回路は、該可変遅延回路の入力信号と出力信号の間に、前記レジスタに書き込まれた値によって制御された位相差を生じさせる機能を有しており、
前記レジスタへの書き込みは、前記複数の回路の動作とは独立に行なえることを特徴とする半導体装置。 - 請求項1乃至請求項6のいずれか1項において、
薄膜の半導体膜を用いて形成されていることを特徴とする半導体装置。 - 請求項1乃至請求項7のいずれか1項において、
前記遅延素子は、バッファ、インバータまたは抵抗であることを特徴とする半導体装置。 - 請求項1乃至請求項8のいずれか1項において、
前記半導体装置は、リセット動作後、もしくはリセット動作の一部として、該半導体装置が有する不揮発性メモリから前記レジスタにデータを転送する回路を有することを特徴とする半導体装置。 - 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
前記複数のクロック信号のうち、少なくとも1つのクロック信号は、前記複数の回路の1つに供給される前に、位相が制御されていることを特徴とする半導体装置の駆動方法。
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